TWI804879B - 記憶體儲存裝置及其操作方法 - Google Patents
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Abstract
一種記憶體儲存裝置,包括記憶體電路及記憶體控制器。記憶體電路用以儲存資料。記憶體控制器通過匯流排耦接至記憶體電路。記憶體控制器以匯流排的寬度為單位對記憶體電路進行初始設定。另外,一種記憶體儲存裝置的操作方法亦被提出。
Description
本發明是有關於一種電子裝置及其操作方法,且特別是有關於一種記憶體儲存裝置及其操作方法。
電子裝置通常包括非揮發性記憶體儲存裝置及揮發性記憶體儲存裝置。非揮發性記憶體儲存裝置中儲存有許多重要的系統設定參數。在開機時,記憶體控制器必須將系統設定參數從非揮發性記憶體儲存裝置讀出,並且將系統設定參數儲存週邊的揮發性記憶體儲存裝置中,以利後續的操作。
在現有技術中,為了完成初始設定,記憶體晶胞通常需要包括多個反及閘來接收設定訊號和重置訊號,以進行初始設定。因此,記憶體電路整體的面積較大。
本發明的記憶體儲存裝置包括記憶體電路及記憶體控制器。記憶體電路用以儲存資料。記憶體控制器通過匯流排耦接至記憶體電路。記憶體控制器以匯流排的寬度為單位對記憶體電路進行初始設定。
本發明的記憶體儲存裝置的操作方法包括:通過匯流排接收初始設定資料;以及以匯流排的寬度為單位對記憶體電路進行初始設定。
基於上述,在本發明的實施例中,記憶體控制器以匯流排的寬度為單位對記憶體電路進行初始設定,可提高初始設定的效率且可簡化記憶體晶胞的架構,縮小記憶體電路整體所佔的面積。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。請參考圖1,本實施例之記憶體儲存裝置100包括記憶體控制器110及記憶體電路120。記憶體電路120用以儲存要寫入的資料DIO。記憶體控制器110通過匯流排900耦接至記憶體電路120。記憶體控制器110以匯流排900的寬度為單位對記憶體電路120進行初始設定。
舉例而言,匯流排900的寬度例如為N個位元,其表示可一次將N個位元的資料寫入記憶體電路120,其中N為大於1的整數。在一實施例中,N等於4。因此,記憶體控制器110可一次同時對記憶體電路120中的N個(例如4個)記憶體晶胞進行初始設定。
具體而言,電子裝置通常包括非揮發性記憶體儲存裝置及揮發性記憶體儲存裝置。本實施例的記憶體儲存裝置100例如是電子裝置中的揮發性記憶體儲存裝置。非揮發性記憶體儲存裝置中儲存有許多重要的系統設定參數。在電子裝置的開機過程(power on sequence)執行之前,記憶體儲存裝置100需要系統設定參數作為初始值,以利後續的操作。因此,在電子裝置的開機過程執行之前,最先對記憶體儲存裝置100進行的設定就是初始設定(initial setting)。並且,初始設定是在開機過程執行之前結束。
在初始設定的過程中,記憶體控制器110會將系統設定參數從非揮發記憶體儲存裝置中讀出,並且將系統設定參數儲存在記憶體電路120中。所述系統設定參數包括記憶體儲存裝置100的電壓設定及讀取時間等記憶體操作所需的相關參數。也就是說,初始設定是對記憶體電路120寫入操作所需的參數,而該操作所需的參數例如包括電壓設定及讀取時間。
在本實施例中,記憶體控制器110可以為具運算能力的處理器。或者,記憶體控制器110可以是透過硬體描述語言(Hardware Description Language,HDL)或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計,並透過現場可程式邏輯門陣列(Field Programmable Gate Array,FPGA)、複雜可程式邏輯裝置(Complex Programmable Logic Device,CPLD)或是特殊應用積體電路(Application-specific Integrated Circuit,ASIC)的方式來實現的硬體電路。
圖2繪示本發明另一實施例之記憶體儲存裝置的概要示意圖。請參考圖2,本實施例之記憶體儲存裝置200包括記憶體控制器110、記憶體電路120及解碼器電路230。在本實施例中,記憶體電路120包括多個記憶體晶胞122。舉例而言,匯流排900的寬度例如為4個位元,表示匯流排900一次可並列傳輸4個位元以同時對4個記憶體晶胞122進行讀寫操作。每4個記憶體晶胞122分為一群,記憶體控制器110一次對一群記憶體晶胞(底下稱記憶體晶胞群124)進行初始設定,即每次初始4個位元。每一記憶體晶胞群124都由記憶體控制器110通過匯流排900來對記憶體晶胞群124進行讀寫操作。
解碼器電路230耦接至記憶體電路120。解碼器電路230包括多個解碼器232。解碼器232根據初始設定訊號WB_POR對記憶體電路120進行初始設定。在本實施例中,以解碼器電路230包括8個解碼器232_0至232_7為例。每一記憶體晶胞群124對應一個解碼器232。例如,記憶體晶胞群124_7對應解碼器232_7。由解碼器232_7對初始設定訊號WB_POR進行解碼以輸出控制記憶體晶胞群124_7的讀寫操作的控制訊號。初始設定訊號WB_POR是將記憶體晶胞群以預定週期重置的解碼控制訊號。此重置操作在上電復位操作之前完成。
圖3繪示圖2實施例之解碼器的概要電路圖。請參考圖3,解碼器232包括由多個邏輯閘所形成且具有解碼功能的數位邏輯電路300。在本實施例中,數位邏輯電路300包括多個反及閘(NAND gate)310_1、310_2、310_3及反閘(NOT gate)320_1、320_2、320_3,其耦接關係如圖3所示。
第一反及閘310_1的輸出端耦接至第三反及閘310_3的第一輸入端。第三反及閘310_3的輸出端耦接至第三反閘320_3的輸入端。第二反及閘310_2的第二輸入端及第三輸入端分別耦接至第一反及閘310_1的第二輸入端及第三輸入端。第二反及閘310_2的輸出端耦接至第一反閘320_1的輸入端。第一反閘320_1的輸出端耦接至第二反閘320_2的輸入端。
第一反及閘310_1的第一輸入端、第二輸入端、第三輸入端分別接收第一控制訊號SELIN、第二控制訊號DECA、第三控制訊號DECB,並且對第一控制訊號SELIN、第二控制訊號DECA、第三控制訊號DECB進行反及運算,且將運算結果從第一反及閘310_1的輸出端輸出給第三反及閘310_3。第三反及閘310_3的第一輸入端、第二輸入端分別接收第一反及閘310_1輸出的運算結果及初始設定訊號WB_POR,並且對第一反及閘310_1輸出的運算結果及初始設定訊號WB_POR進行反及運算,且將運算結果從第三反及閘310_3的輸出端輸出作為寫入控制訊號W。此外,第三反及閘310_3也將寫入控制訊號W從第三反及閘310_3的輸出端輸出給第三反閘320_3。第三反閘320_3的輸入端接收寫入控制訊號W,並且對寫入控制訊號W進行反相運算,且從第三反閘320_3的輸出端輸出反相訊號WB。
第二反及閘310_2的第一輸入端、第二輸入端、第三輸入端分別接收第四控制訊號SELOUT、第二控制訊號DECA、第三控制訊號DECB,並且對第四控制訊號SELOUT、第二控制訊號DECA、第三控制訊號DECB進行反及運算,且將運算結果從第二反及閘310_2的輸出端輸出給第一反閘320_1。第一反閘320_1的輸入端接收第二反及閘310_2輸出的運算結果,並且對第二反及閘310_2輸出的運算結果進行反相運算,且將運算結果從第一反閘320_1的輸出端輸出作為讀取控制訊號R。此外,第一反閘320_1也將讀取控制訊號R從第一反閘320_1的輸出端輸出給第二反閘320_2。第二反閘320_2的輸入端接收讀取控制訊號R,並且對讀取控制訊號R進行反相運算,且從第二反閘320_2的輸出端輸出反相訊號RB。
因此,解碼器232根據控制訊號SELIN、SELOUT、DECA、DECB對初始設定訊號WB_POR進行解碼,以輸出讀取控制訊號R及其反相訊號RB以及寫入控制訊號W及其反相訊號WB。讀取控制訊號R及其反相訊號RB用以控制記憶體晶胞122的資料讀取操作。寫入控制訊號W及其反相訊號WB用以控制記憶體晶胞122的資料寫入操作。也就是說,解碼器232根據初始設定訊號WB_POR輸出讀取控制訊號R或寫入控制訊號W以控制記憶體晶胞122的資料讀取操作或資料寫入操作。
圖4繪示圖2實施例之記憶體晶胞的概要電路圖。請參考圖4,記憶體晶胞122包括第一開關410、第二開關420及暫存器電路430。暫存器電路430用以儲存寫入記憶體晶胞122的資料DIO。第一開關410耦接至暫存器電路430。第一開關410受控於寫入控制訊號W及其反相訊號WB,以控制資料DIO寫入記憶體晶胞。第二開關420耦接至暫存器電路430。第二開關420受控於讀取控制訊號R及其反相訊號RB,以控制資料DIO從記憶體晶胞122被讀出。在本實施例中,第一開關410及第二開關420例如是以傳輸閘(Transmission gate)的方式來實施。
在現有技術中,記憶體晶胞通常需要包括多個反及閘,以進行初始設定,因此,記憶體電路的面積較大。在本實施例中,記憶體晶胞122不需額外設計多個反及閘來接收初始設定控制訊號,因此,晶胞結構可加以優化如圖4所示,可減小記憶體電路120的面積。
圖5繪示本發明一實施例之記憶體儲存裝置進行初始設定時各操作訊號的波形示意圖。請參考圖1及圖5,在電子裝置進行開機過程T1之前,記憶體儲存裝置100會在初始設定期間T2進行初始設定。
具體而言,在電子裝置進行開機過程T1之前,記憶體儲存裝置100會接收系統電壓VDD並且據此產生開機過程T1操作所需的電壓訊號V1、V2、V3。當電壓訊號V1、V2、V3產生完成之後,上電復位(power on reset)訊號POR會拉至高準位,以進行開機過程T1。接著,當上電完成(power on done)訊號POD拉至高準位時,表示開機過程T1已完成。因此,開機過程T1由上電復位訊號POR及上電完成訊號POD定義。
圖6繪示本發明一實施例之初始設定資料及初始設定訊號的波形示意圖。請參考圖1及圖6,以具有16筆的初始設定資料DIO為例,每筆資料的寫入時間可達近7微秒(microsecond,us)。在本實施例中,初始設定訊號WB_POR的資料封包在時序上只要對準初始設定資料DIO中對應的每筆資料,所有初始值即可於初始設定期間T2寫入記憶體電路120。在本實施例中,初始設定訊號WB_POR的資料是以16進位來表示的4位元資料。
圖7繪示本發明一實施例之記憶體儲存裝置的操作方法的步驟流程圖。請參考圖1及圖7,本實施例之操作方法至少適用於圖1的記憶體儲存裝置100,惟本發明並不加以限制。以圖1的記憶體儲存裝置100為例,在步驟S100中,記憶體控制器110通過匯流排900接收初始設定資料DIO。在步驟S110中,記憶體控制器110以匯流排900的寬度為單位對記憶體電路120進行初始設定。另外,本實施例之操作方法可以由圖1至圖6實施例之敘述中獲致足夠的教示、建議與實施說明。
綜上所述,在本發明的實施例中,記憶體控制器以匯流排的寬度為單位且在開機過程之前對記憶體電路進行初始設定,可提高初始設定的效率。此外,記憶體晶胞不需額外設計多個反及閘來接收設定訊號和重置訊號,以進行初始設定,可簡化記憶體晶胞的架構,縮小記憶體電路整體所佔的面積。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200:記憶體儲存裝置
110:記憶體控制器
120:記憶體電路
122:記憶體晶胞
124、127_7:記憶體晶胞群
230:解碼器電路
232、232_0、232_7:解碼器
300:數位邏輯電路
310:反及閘
320:反閘
410:第一開關
420:第二開關
430:暫存器電路
900:匯流排
DIO:初始設定資料
POD:上電完成訊號
POR:上電復位訊號
R:讀取控制訊號
RB、WB:反相訊號
T1:開機過程
T2:初始設定期間
V1、V2、V3:電壓訊號
VDD:系統電壓
W:寫入控制訊號
WB_POR:初始設定訊號
圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。
圖2繪示本發明另一實施例之記憶體儲存裝置的概要示意圖。
圖3繪示圖2實施例之解碼器的概要電路圖。
圖4繪示圖2實施例之記憶體晶胞的概要電路圖。
圖5繪示本發明一實施例之記憶體儲存裝置進行初始設定時各操作訊號的波形示意圖。
圖6繪示本發明一實施例之初始設定資料及初始設定訊號的波形示意圖。
圖7繪示本發明一實施例之記憶體儲存裝置的操作方法的步驟流程圖。
100:記憶體儲存裝置
110:記憶體控制器
120:記憶體電路
900:匯流排
DIO:初始設定資料
Claims (10)
- 一種記憶體儲存裝置,包括:一記憶體電路,用以儲存資料;以及一記憶體控制器,通過一匯流排耦接至該記憶體電路,其中該記憶體控制器以該匯流排的寬度為單位對該記憶體電路進行一初始設定,其中該匯流排的寬度為N個位元,該記憶體電路包括多個記憶體晶胞,每N個記憶體晶胞分為一群,且該記憶體控制器一次同時對一群記憶體晶胞進行該初始設定,其中N為大於1的整數,其中該初始設定在一開機過程執行之前結束,且該開機過程由一上電復位訊號及一上電完成訊號定義。
- 如請求項1所述的記憶體儲存裝置,更包括:一解碼器電路,耦接至該記憶體電路,該解碼器電路包括多個解碼器,其中每一群記憶體晶胞對應一個解碼器,且該些解碼器根據一初始設定訊號對該記憶體電路進行該初始設定。
- 如請求項2所述的記憶體儲存裝置,其中該些解碼器根據該初始設定訊號輸出一讀取控制訊號或一寫入控制訊號以控制該些記憶體晶胞的資料讀取操作或資料寫入操作。
- 如請求項3所述的記憶體儲存裝置,其中各該記憶體晶胞包括:一暫存器電路,用以儲存寫入該記憶體晶胞的資料; 一第一開關,耦接至該暫存器電路,其中該第一開關受控於該寫入控制訊號,以控制該資料寫入該記憶體晶胞;以及一第二開關,耦接至該暫存器電路,其中該第二開關受控於該讀取控制訊號,以控制該資料從該記憶體晶胞被讀出。
- 如請求項3所述的記憶體儲存裝置,其中各該解碼器包括一第一反及閘、一第二反及閘、一第三反及閘、一第一反閘、一第二反閘、以及一第三反閘,其中該第一反及閘的第一輸入端、第二輸入端、第三輸入端分別接收一第一控制訊號、一第二控制訊號及一第三控制訊號,並且對該第一控制訊號、該第二控制訊號及該第三控制訊號進行反及運算,且將運算結果從該第一反及閘的輸出端輸出給該第三反及閘;該第三反及閘的第一輸入端、第二輸入端分別接收該第一反及閘輸出的運算結果及該初始設定訊號,並且對該第一反及閘輸出的運算結果及該初始設定訊號進行反及運算,且將運算結果從該第三反及閘的輸出端輸出作為該寫入控制訊號,該第三反及閘亦將該寫入控制訊號從該第三反及閘的輸出端輸出給該第三反閘;以及該第三反閘的輸入端接收該寫入控制訊號,並且對該寫入控制訊號進行反相運算,且從該第三反閘的輸出端輸出該寫入控制訊號的一反相訊號。
- 如請求項5所述的記憶體儲存裝置,其中該第二反及閘的第一輸入端、第二輸入端、第三輸入端分別 接收一第四控制訊號、該第二控制訊號及該第三控制訊號,並且對該第四控制訊號、該第二控制訊號及該第三控制訊號進行反及運算,且將運算結果從該第二反及閘的輸出端輸出給該第一反閘;該第一反閘的輸入端接收該第二反及閘輸出的運算結果,並且對該第二反及閘輸出的運算結果進行反相運算,且將運算結果從該第一反閘的輸出端輸出作為該讀取控制訊號,該第一反閘亦將該讀取控制訊號從該第一反閘的輸出端輸出給該第二反閘;以及該第二反閘的輸入端接收該讀取控制訊號,並且對該讀取控制訊號進行反相運算,且從該第二反閘的輸出端輸出該讀取控制訊號的一反相訊號。
- 如請求項1所述的記憶體儲存裝置,其中該初始設定是對該記憶體電路寫入操作所需的參數,且該操作所需的參數包括電壓設定及讀取時間。
- 一種記憶體儲存裝置的操作方法,其中該記憶體儲存裝置包括一記憶體電路,所述操作方法包括:通過一匯流排接收一初始設定資料;以及以該匯流排的寬度為單位對該記憶體電路進行一初始設定,其中該匯流排的寬度為N個位元,且該記憶體電路包括多個記憶體晶胞,以該匯流排的寬度為單位對該記憶體電路進行該初始設定的步驟包括: 將每N個記憶體晶胞分為一群,其中N為大於1的整數;以及一次同時對一群記憶體晶胞進行該初始設定,其中該初始設定在一開機過程執行之前結束,且該開機過程由一上電復位訊號及一上電完成訊號定義。
- 如請求項8所述的記憶體儲存裝置的操作方法,其中,在以該匯流排的寬度為單位對該記憶體電路進行該初始設定的步驟中是根據一初始設定訊號,對該記憶體電路進行該初始設定。
- 如請求項9所述的記憶體儲存裝置的操作方法,更包括:根據該初始設定訊號輸出一讀取控制訊號或一寫入控制訊號以控制該些記憶體晶胞的資料讀取操作或資料寫入操作。
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