JPS6172440A

JPS6172440A - デ−タ転送方式

Info

Publication number: JPS6172440A
Application number: JP19531884A
Authority: JP
Inventors: Toshiyuki Ozawa; 小沢　利行
Original assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1984-09-18
Filing date: 1984-09-18
Publication date: 1986-04-14
Also published as: JPH0520017B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、オーディオ分野において、システムコントロ
ーラと各種周辺ＩＣとの間で行なわれるデータ転送方式
に関する。

（ロ）従来の技術東芝レビュー（３８巻１３号）の第１１４５頁〜第１１
４８頁に示されているように、オーデイォ分野において
も、システムコントローラとしてマイクロコンビエータ
を用い、ＰＬＬＩＣＪＰ表示用ＩＣ１あるいは、グラフ
インクイコライザや電子ボリューム等の各種周辺ＩＣと
の間でデータ転送を行ない、トータル的な制御をするこ
とが、近年、開発されるようＫなった。

従来、このような転送方式においては、第６図（イ）Ｋ
示すように、周辺Ｉ　Ｃ（１）（２１の内部にはデータ
転送用のインターフェース＋３＋（４）が設けられてお
り、システムコントローラ（５）と周辺ＩＣ（１）との
間でデータのやり取りを行なう場合は４本のシリアルラ
インで、そして、周辺ＩＣ（２）へデータを一方的に転
送する場合は３本のシリアルラインで、システムコント
ローラ（５）とインターフェース＋３）ｆ４）　トカ接
続され、このインターフェース＋３１（４）とＰＬＬ回
路（６）や表示用回路（７）がデータバス（８）を介し
て接続されていた。そして、コントローラ側からデータ
を、４転送する際には、第７図（イ）〜（／−１に示すように
、先ず、アドレスコードＣ１〜Ｃ４であるシリアルデー
タＳＩとクロック信号ＣＫを送出し、次にデータＤ１〜
Ｄ４であるシリアルデータＳＩとクロック信号ＣＫを送
出し、これらコード及びデータの転送後にパルス状のス
トローブ信号ＳＴＢを送出していた。又、コントローラ
側へデータを取込む際は、第７図に）〜（ト）に示すよ
うに、同様に、先ず、クロック信号ＣＫとアドレスコー
ドＣ１〜Ｃ４を送出し、ストローブ信号ＳＴＢを送出し
た後、データＤ１〜Ｄ４であるシリアルデータＳＯを取
込むため、クロック信号ＣＫを送出し、更にストローブ
信号ＳτＢを送出していた。

インターフェース（３）は、第６図（ロ）に示すように
、クロック信号ＣＫをシフトパルスとしてシリアルデー
タＳＩを取込み且つシリアルデータＳＯを送出するシフ
トレジスタ（９）と、クロック信号ＣＫとストローブ信
号ＳＴＢをデコードするコードデコーダ（２）とシフト
レジスタ（９）に取込まれたアドレスコードＣ１〜Ｃ４
をコードデコーダの出力信号、即ち、ストローブ信号Ｓ
ＴＢに応じてラッチするコードラッチαωと、コントロ
ーラからのデータＤ１〜Ｄ４あるいはＰＬＬ回路（６）
からのデータＤＴ１〜ＤＴ４をラッチする複数のラッチ
回路（１１ａ）〜（ＩＩＣ）と、コードラッチ（ｉｏ）
の内容をデコードしアドレスコードＣ１〜Ｃ４に応じて
ラッチ回路（ｌｌａ）〜（ｌｌｃ）のいずれか１つをア
ドレス指定するデコーダ（１２とを備えており、ラッチ
回路（ｌｌａ）〜（ｌｌｃ）のいずれか１つにデータＤ
１〜Ｄ４を書込む際は、先ずシフトレジスタ（９）にク
ロック信号ＣＫに基づきアドレスコードＣ１〜Ｃ４を取
込み、このアドレスコードに応じてラッチ回路をアドレ
ス指定し、次に、シフトレジスタ（９）にクロック信号
に基づきデータＤ　Ｉ　−Ｄ　４を取込み、このデータ
Ｄ１〜Ｄ４をアドレス指定されたラッチ回路にストロー
ブ信号ＳＴＢに応じて書込んでいた。

ｅ→　発明が解決しようとする問題点一般に、データ転送中のノイズについては、誤り訂正処
理等を行なわなくてはならないが、データを転送してい
る時間に比べ静止状態の方が時間的には遥かに長く、こ
の間のノイズ対策を行なえばシステムの誤動作は大幅に
減少できる。ところが、上記した従来の技術においては
、データ伝送中以外に、ストローブ信号ＳτＢやクロッ
ク信号ＣＫにノイズが乗ると、誤データがラッチ回路に
書込まれてしまい、ＰＬＬ回路等の周辺回路には誤デー
タが転送されて誤動作を行なうという問題があった。

更に、従来の技術においては、データ入力用のシフトレ
ジスタとデータ出力用のシフトレジスタが同一であり、
更に、アドレスコードを受は取るシフトレジスタをも同
一としていたため、入力と出力とを同時に行なうことは
不可能であった。

に）問題点を解決するための手段本発明は、システムコ、ントローラ側から制御信号とク
ロック信号、そして、アドレスコード及び入力データよ
り成るシリアルデータを送出し、制御信号の第１状態に
おいて、アドレスコード及びクロック信号を送出し、送
出後、制御信号を第２状態とし、第２状態の期間に入力
データ及びクロック信号を送出すると共に、周辺回路側
には、クロック信号に基づいてアドレスコードを取込む
第１シフトレジスタと、第１シフトレジスタの出力をデ
コードするデコーダと、デコーダの特定出力に応じてア
ドレス指定されクロック信号に基づいて入力データを取
込む第２シフトレジスタと、デコーダの前記特定出力に
応じてアドレス指定され、クロック信号に基づいてデー
タの転出を行なう第３シフトレジスタと、制御信号が第
２状態である期間の入にクロック信号を第２シフトレジ
スタに印加せしめる第１制御回路と、制御信号が第１状
態であるとき並列出力データの第３シフトレジスタへの
誉込みを可能とし、制御信号が第２状態に変化した後、
並列出力データの第３シフトレジスタへの書込みを禁止
し、更に、第３シフトレジスタからのデータの転出を可
能とする第２制御回路とを設けたものである。

（ホ）　作用本発明では、データ入力用の第２シフトレジス４　　　
　　　夕に、制御信号が第２状態の期間のみクロック信
号が印加され、第１状態の期間はクロック信号の印加が
禁止されるので、伝送中以外Ｋ、制御信号やクロック信
号にノイズが乗っても、第２シフトレジスタの内容は変
化せず、このため、伝送中以外においては、ノイズによ
り誤データがラッチ回路に転送されることがほとんどな
くなる。

更に、デコーダの特定出力に対応するアドレスコードを
送出すれば、システムコントローラ側から第２シフトレ
ジスタへの入力データのシリアル転送と、第３シフトレ
ジスタによる並列出力データのシステムコントローラ側
へのシリアル転出を同時に行なうことが可能となる。

（へ）実施例第１図〜第３図は本発明の一実施例を示すブロック図、
第４図及び第５図は動作を説明するためのタイミングチ
ャートであり、従来技術におけるインターフェースに相
当する回路構成を示している。

この転送方式においては、システムコントローラ（図示
せず）から、制御信号ＣＥ、クロック信号ＣＫ、シリア
ルデータＳＩを送出し、シリアルデータＳＯを入力する
ようにしており、コントローラ側からデータを転送する
際は、第４図に示すように、制御信号ＣＥがｒＬＪのと
きにアドレスコードＣ１〜Ｃ４と４つのクロック信号Ｃ
Ｋを送出し、送出後、制御信号ＣＥをｒＨＪとし、この
「Ｈ」の期間に、データＤ１〜Ｄ４と４個のクロック信
号を送出するようにしている。

第１　図にオイ”ｔｃ、（１３）、Ｃ４１，（１５は、
各々、シリアルデータＳＩ、クロック信号ＣＫ、制御信
号ＣＥを入力する入力端子、ａＯはクロック信号ＣＫを
シフトクロックとしてシリアルデータＳＩのアドレスコ
ードＣ１〜Ｃ４を取込むための４ビツトのシフトレジス
タ、住ηはＡＮＤゲート（１７ａ）　〜（１７ｅ）より
成りシフトレジスタＱ６１の内容をデコードするデコー
ダ、ｔｔａは制御信号ＣＥをデータ端子りに、そして、
クロックパルスφをクロック端子ＣＬに入力し信号ＣＨ
Ｄを出力するＤフリップフロップ、ｌは信号ＣＥＤをク
ロックパルスφの１周期遅延させた信号ＣＥＤＣＬを発
生するＤフリップフロップ、（２１１Ｎは書込み信号Ｗ
を生成するＮＯＲゲート、（２Ｉ）はリセット信号Ｒ８
Ｔを生成するＮＯＲゲート、（２２ａ）　〜（２２ｅ）
はデコーダａηの各出力信号ＬＩＳ、Ｌ２Ｓ、ＴＳ、Ｏ
ＵＴ、工０を各々データ端子に入力し、信号ＣＥＤＣＬ
をクロック端子ＣＬに入力し、更に、信号Ｒ３Ｔをリセ
ット端子■に入力し、各々、アドレス指定信号ＬＩＳＤ
、Ｌ２ＳＤ、ＴＳＤ、０ＵＴＤ、ＩＯＤを出力するＤフ
リップフロップである。

次に、第２図において、＠及び伽）はシリアルデータＳ
Ｉ中のデータＤ１〜Ｄ４をクロック信号ＣＫに基づいて
取込むためのデータ入力用の４ビツトのシフトレジスタ
、（ハ）及び＠はシフトレジスタ（ハ）及び（２４１に
各々接続され、書込み信号Ｗをラッチパルスとして各シ
フトレジスタの内容をラッチするラッチ回路、□□□は
信号ＣＥＤとクロック信号ＣＫ−Ｙ入力するＡＮＤゲー
ト、田はアドレス指定信号ＬＩＳＤ及びＴＳＤを入力す
るＯＲゲート、の゛はアドレス指定信号Ｌ２ＳＤとＴＳ
Ｄ、更に、ＩＯＤを入力するＯＲゲート、（７）及び１
３１）はＡ　Ｎ　Ｄゲート（５）の出力を一端に入力し
、他端に各々ＯＲゲ−１及び四の出力を入力し、その出
力を各々シフトレジスタの及びＣ４１のクロック端子Ｃ
Ｌに入力するＡＮＤゲート、（３ｚはＡＮＤゲート（至
）（至）とＯＲゲート（至）とインバータ（至）より成
り、アドレス指定信号ＴＳＤＫ応じてシフトレジスタ（
財）へ、コントローラからのデータＤ１〜Ｄ４もしくは
シフトレジスタ（至）の出力を選択的に入力するデータ
選択回路、国及び（至）は一端に書込入信号Ｗを入力し
、他端に各々ＯＲゲート（至）及び翰の出力を入力し、
その出力を各々ラッチ回路（ハ）及び弼のラッチパルス
入力端子ＬＫ入力するＡＮＤゲートであり、各ラッチ回
路（ハ）及び（イ）の出力は出力端子（３９ａ）〜（３
９ｄ）及び（４０ａ）　〜（４０ｄ）を介して、ＰＬＬ
回路等の周辺回路に接続されている。

更に、第３図において、（４１ａ）　〜（４１ｄ）はＰ
ＬＬ回路等の周辺回路に接続され、周辺回路からのデー
タＤＴＩ〜ＤＴ４を入力する入力端子、（４２はデータ
ＤＴＩ〜ＤＴ４を取込みクロック信号をシ・シ　　　　
　　フトクロンクとして出力端子（ｄからデータＤＴＩ
〜ＤＴ４をシリアルデータＳＯとしてシステムコントロ
ーラへ送出するデータ出力用の４ビツトのシフトレジス
タ、（財）はアドレス指定信号０ＵＴＤ及びＩＯＤを入
力するＯＲゲート、（ハ）は信号ＣＥＤ及びＯＲゲート
（４４の出力を入力するＡＮＤゲート、嗜はＡＮＤゲー
ト（ハ）の出力を反転するインバータ、（４７ａ）　〜
（４７ｄ）はデータＤＴＩ　〜ＤＴ４の各ビット信号Ｄ
ＴＩ、ＤＴ２、ＤＴ３、ＤＴ４を各々一端に入力し、他
端にインバータ１４Ｂの出力を入力し、その出力がシフ
トレジスタ（４２を構成する各フリップフロップ（４２
ａ）〜（４２ｄ）のセット端子■に接続されたＡＮＤゲ
ート、（４８ａ）　〜（４８ｄ）はデータＤＴＩ〜ＤＴ
４の各ビット信号の反転信号を一端に入力し、他端にイ
ンバータ＋４５１の出力を入力し、その出力が各フリッ
プフロップ（４２ａ）〜（４２ｄ）のリセット端子■に
接続されたＡＮＤゲートであり、クロック信号ＣＫはイ
ンバータ（４Ｃ４を介してフリップフロップ（４２ａ）
〜（４２ｄ）の各クロック端子に印加されている。又、
出力端子（４３と接地間にはＮＭＯ８）ランジスタ印及
び６υが縦続接続されており、ＮＭＯＳトランジスタ艷
のゲートにはシフトレジスタ（４２の出力をインバータ
６２で反転した信号が印加され、ＮＭＯＳトランジスタ
５１１にはＡＮＤゲート（ハ）の出力が印加されている
。そして、出力端子（４３は他の周辺ＩＣの出力端子５
階と共通接続されシステムコントローラのデータ入力端
子に接続されており、共通接続ラインはプルアップ抵抗
５４）を介して電源電位■６Ｉ）Ｋ接続されている。

ところで、アドレスコードＣ１〜Ｃ４はシフトレジスタ
（ハ）、（至）、Ｑ２のアドレス指定を行なうコードで
あるが、本実施例では、シフトレジスタ圏、（２叡（４
３を各々単独にアドレス指定するコードを「０」、「１
」、「２」と定めると共に、シフトレジスタ脅及び（２
）を共にアドレス指定するコードとして「３」、そして
、シフトレジスタ（至）及び（６）を共にアドレス指定
するコードとして「４」を割り合てている。

次に、本実施例の動作をタイミングチャートを参照しな
がら説明する。

今、ラッチ回路内にデータを転送するため、アドレスコ
ードｒＯＪとデータＤ１〜Ｄ４をシステムコントローラ
から送出したとする。すると、クロック信号ＣＫに基づ
いてシフトレジスタ（ｌＥ９にはアドレスコードＣ１〜
Ｃ４として（０，０，０゜０）が取込まれ、ＡＮＤゲー
ト（１７ａ）のデコード出力ＬＩＳのみが第４図（ホ）
に示すようＫ　ｒＨＪとなる。制御信号ＣＥがｒＬＪの
ときは信号ＣＥＤ及びＣＥＤＣＬは共にｒＬＪなので、
リセット信号Ｒ８ＴはｒＨＪとなっており、この信号に
よりフリップフロップ（Ｚａ）〜（２２ｅ）はリセット
状態にある。アドレスコードＣ１〜Ｃ４及び４つのクロ
ック信号ＣＫの送出後、制御信号ＣＥを所定期間ｒＨＪ
とすると、第４図（ホ）Ｋ示すように信号ＣＥＤがｒＨ
Ｊとなり、このためリセット信号Ｒ８ＴがｒＬＪとなっ
て、フリップフロップ（２２ａ　）〜（２２ｅ）のリセ
ットが解除される。次いで、！４図（へ）に示すように
信号ＣＥＤＣＬがｒＨＪとなり、その立ち上がりで、Ａ
ＮＤゲート（１７ａ）　〜（１７ｅ）の各出力は、各フ
リップフロップ（２２ａ）〜（２２ｅ）にラッチされる
。この場合、デコード出力ＬＩＳが「Ｈ」なので、第４
図（ワ）に示すようにアドレス指定信号ＬＩＳＤがｒＨ
Ｊとなる。

制御信号ＣＥがｒＨＪとなって信号ＣＥＤがｒＨＪとな
ると、クロック信号ＣＫはＡＮＤグーＨ額を通過して、
ＡＮＤゲートＣ３０１及び６１）に印加されるようにな
るが、この場合、ＬＩＳＤのみが「■（」なので、クロ
ック信号ＣＫはＡＮＤゲート（７）を介してシフトレジ
スタ（２）に印加されるようになり、シフトレジスタ（
２４Ｊにはクロック信号ＣＫが印加されない。即ち、シ
フトレジスターのみがアドレス指定されることとなる。

そこで、制御信号ＣＥがｒＨＪの期間に、４つのクロッ
ク信号ＣＫとデータＤＩ−Ｄ４が送出されると、このク
ロック信号ＣＫに基づいてシフトレジスタ（ハ）はデー
タＤＩ−Ｄ４を取込む。データＤ１〜Ｄ４の送出後、制
御信号ＣＥはｒＬＪにされるので、これに応じて、先ず
信号ＣＥＤがｒＬＪとなり、クロックパルスφの１周期
遅れて信号ＣＥＤＣＬが「Ｌ」となるので、第４図（ト
）に示すように、信号ＣＥＤの−立下りに応じて書込信
号Ｗは「Ｈ」となり、クロックパルスの１周期経過後「
Ｌ」となる。ＡＮＤゲートｃ３ηにはｒＨＪのＬ　Ｉ　
Ｓ　Ｄが入力されているので、書込信号ＷがｒＨＪとな
ると、その出力によりシフトレジスタ（ハ）の内容Ｄ１
〜Ｄ４がラッチ回路（ハ）にラッチされる。即ち、ラッ
チ回路（ハ）へのデータ転送が終了する。

ここで、信号ＣＥＤＣＬは制御信号ＣＥカ叩Ｈ」の後ｒ
ＨＪとなり、書込信号ＷがｒＬＪとなるときｒＬＪとな
るので、データＤ　Ｉ　−Ｄ　４をシフトレジスタ□□
□に取込み始めてからラッチ回路（ハ）Ｋ書込まれるま
での間、アドレス指定信号ＬＩＳＤ〜ＩＯＤの状態が変
化することはない。

ところで、シフトレジスタ（４りは、上述の例の場合ア
ドレス指定されていないので、信号ＣＥＤがｒＨＪとな
ってもＡＮＤゲート（ハ）の出力はｒＬＪとなり、この
信号によりＮＭＯＳトランジスタ５υがオフされるので
、シフトレジスタ（４ａの内容がシリアルデータＳＯと
して送出されることはない。

次に、システムコントローラからアドレスコード「ｌ」
とデータＤ１〜Ｄ４を送出したとすると、同様にしてデ
コード出力Ｌ２Ｓのみが「Ｈ」となり、これに応じてア
ドレス指定信号Ｌ２ＳＤがｒＨＪとなってシフトレジス
タ（２）がアドレス指定される。データ選択回路Ｃ３ａ
においては、アドレス指定信号ＴＳＤがｒＬＪなので、
ＡＮＤゲート曽及びＯＲゲート（至）を介してシフトレ
ジスタ（財）Ｋ、システムコントローラからの転送デー
タＤ１〜Ｄ４が入力され、クロック信号に基づいてこの
データが取込まれる。そして、同様に、書込入信号ＷＫ
よりデータＤ１〜Ｄ４がラッチ回路翰にラッチされる。

上述においては、データ転送中の動作を説明したが、デ
ータの転送を行なっていない状態において、クロック信
号ＣＫ及び制御信号ＣＥにノイズが乗ったとする。

この場合、制御信号ＣＥがノイズによりｒＨＪとなって
いる期間にクロック信号ＣＫにノイズが乗ることは非常
に稀であり、このようなケースを除いては、ＡＮＤゲー
ト＠罠より、クロック信号ＣＫのシフトレジスタ（ハ）
及び（２滲への印加が禁止されるので、誤データはシフ
トレジスタ＠及び（２４）Ｋ取込まれることがなく、依
って一ラッチ回路（ハ）及び（イ）に誤データがラッチ
されてしまうことがない。

従って、ＰＬＬ回路等の周辺回路が誤動作することはな
い。

次に、２つのシフトレジスタ（至）及びＣＩ！４１　Ｋ
　、各々、データＤ１〜Ｄ４及びＤ５〜Ｄ８を転送する
場合について説明する。

この場合、システムコントローラからアドレスコードＣ
１−Ｃ４として「２」を送出し、制御信号ＣＥをｒＨＪ
とした後、このｒＨＪの期間にデータＤ　Ｉ　−Ｄ　４
とＤ５〜Ｄ８を連続して送出し、且つ、クロック信号Ｃ
Ｋを８つ送出する。

すると、デコード出力ＴＳの入がｒＨＪとなり、制御信
号ＣＥがｒＨＪになると、アドレス指定信号ＴＳＤがｒ
ＨＪとなる。アドレス指定信号ＴＳＤが共に「Ｈ］とな
ると、ＯＲゲート（至）及び（ハ）の出力がｒＨＪとな
り、ＡＮＤゲート圓及びＣ３１＋を介して、クロック信
号ＣＫがシフトレジスタ（ハ）及びＣ２４１の双方に印
加可能となる。即ち、２つのシフトレジスタの及び（２
）がアドレス指定されること罠なる。又、データ選択回
路０２ではＡＮＤゲート（至）の一方の入力信号がｒＨ
Ｊとなるため、シフトレジスタ［有］の出力がＡＮＤゲ
ート（３４）及びＯＲゲート（ト）を介してシフトレジ
スタ（２４１に入力されるようＫなり、シフトレジスタ
（２３）と２４）とは縦続接続されることとなる。従っ
て、クロック信号ＣＫが制御信号ＣＥのｒＨＪの期間に
印加されると、データＤ１〜Ｄ８をクロック信号に基づ
いて順次取込入、その結果、データＤ１〜Ｄ４がシフト
レジスタ（２，１に、そして、データＤ５〜Ｄ８がシフ
トレジスタ／２４）に取込まれる。依って、ラッチ回路
−にはデータＤ１〜Ｄ４が、ラッチ回路（２印にはデー
タＤ５〜Ｄ８がランチされる。例えば、データＤ１〜Ｄ
４が分局数データ、データＤ５〜Ｄ８がバンドデータで
あるときは、ＰＬＬ回路には、１回のアドレス指定で、
分周数データとバンドデータが転送されることとなる。

更Ｋ、次には、ＰＬＬ回路等の周辺回路から入１１・１
　　　　　　　刃端子（４１ａ）　〜（４１ｄ）を介し
てデータＤＴ１〜ＤＴ４を取込み、システムコントロー
ラへシリアルデータＳＯとして転送する場合について説
明する。

この場合は、第５図に示すように、先ず、システムコン
トローラからデータを転送する場合と同様、制御信号が
ｒＬＪのときにアドレスコードＣ１〜Ｃ４と４つのクロ
ック信号ＣＫを送出し、送出後、制御信号ＣＥをｒＨＪ
とし、このｒＨＪの期間にクロック信号ＣＫの入を４つ
送出する。このとき、アドレスコードＣ１〜Ｃ４として
は「３」を送出する。

この場合、制御信号ＣＥがｒＬＪの期間にシフトレジス
タ（４２にアドレスコード（１、１、Ｏ，Ｏ）が取込ま
れ、デコード出力ＯＵ　ＴのみがｒＨＪとなるが、制御
信号ＣＥが「Ｌ」のときは信号ＣＨＤがｒＬＪであり、
このため、インバータ（イ）の出力はｒＨＪとなり、Ａ
ＮＤゲート（４７ａ）　〜（４７ｄ）及び（４８ａ）　
〜（４８ｄ）は開かれ、シフトレジスタ（４′！Ｊを構
成する各７リツプフロツプは、各々、データＤＴＩ、Ｄ
Ｔ２、ＤＴ３、ＤＴ４によりセットあるいはリセットさ
れる。即ち、データＤＴＩ〜ＤＴ４がシフトレジスタ（
４つに書込まれる。そして、制御信号ＣＥがｒＨＪとな
ると信号ＣＥＤカ叩Ｈ」Ｋなると共に、アドレス指定信
号０ＵＴＤがｒＨＪとなり、このため、ＡＮＤゲート（
佃の出力はｒＨＪに、又、インバータ（４６）の出力は
「Ｌ」となり、ＡＮＤゲート（４７ａ）〜（４７ｄ）及
び（４８ａ）　〜（４８ｄ）が閉じられ、データＤＴＩ
〜ＤＴ４のシフトレジスタ（４２への畜込入が禁止され
ると共に、ＮＭＯＳトランジスタ６υをオンとしデータ
の出力を可能とする。クロック信号ＣＫが印加されると
、シフトレジスタ（４２はシフト動作を開始し、ＮＭＯ
Ｓトランジスタ６０１をデータＤＴＩ〜ＤＴ４に応じて
オンオフさせることにより、出力端子（４３からデータ
ＤＴ１〜ＤＴ４をシリアルデータＳＯとして７ステムコ
ントローラへ転送する。

更に、本実施例においては、１回のアドレス指定で、デ
ータ入力用のシフトレジスタｔ２４）にシステムコント
ローラからデータＤ１〜Ｄ４を転送し、同時に、データ
出力用のシフトレジスタ（４ａからシステムコントロー
ラへデータＤＴＩ−ＤＴ４を転送することができる。こ
の場合は、システムコントローラからデータＤ１〜Ｄ４
を転送する場合と同様に、第４図に示すように、制御信
号ＣＥ、クロック信号ＣＫ、シリアルデータＳＩを送出
し、アドレスコードＣ１〜Ｃ４としては、「４」を送出
する。

このようにすれば、シフトレジスタ叫にアドレスコード
（ｏ、ｏ、ｔ、ｏ）が取込まれ、デコード出力ＩＯのみ
がｒＨＪとなると共に、制御信号ＣＥがｒＬＪのときに
ＡＮＤゲート（４７ａ）　〜（４７ｄ）及び（４８ａ　
）　〜（４８ｄ）が開かれ、データＤＴＩ〜ＤＴ４がシ
フトレジスタ（６）に書込まれる。そして、制御信号Ｃ
ＥがｒＨＪとなると、信号ＣＥＤ及びＣＥＤＣＬがｒＨ
Ｊとなり、アドレス信号ＩＯＤが「Ｈ」となる。このた
め、シフトレジスタ（財）にはクロック信号ＣＫが印加
できるようになると共に、シフトレジスタ（４２におい
てはデータＤＴＩ〜ＤＴ４の書込みが禁止され、更に、
ＮＭＯ３）ランジスタ５１）がオンする。従って、クロ
ック信号ＣＫが印加されると、シフトレジスタ＠にはデ
ータＤ１〜Ｄ４が取込まれ、一方、シフトレジスタ（４
２からはデータＤ１〜ＤＴ４が送出されることとなる。

（ト）発明の効果本発明に依れば、データ転送中風外において、クロック
信号や制御信号にノイズが乗っても、第２シフトレジス
タ罠誤データが転送されることはほとんどなくなる。

更Ｋ、第２シフトレジスタへの入力データのシリアル転
送と、第３シフトレジスタによる並列出力データのシリ
アル転出を同時罠行なえるので、システムコントローラ
側と周辺回路との間で、データの入力及び出力を同時に
行なえ、従って、転送時間が短縮される。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示すブロック図、
第４図はシステムコントローラから周辺回路にデータを
転送する場合のタイミングチャート、第５図は周辺回路
からシステムコントローラ□４　　　　　　ヘデータを
転送する場合のタイミングチャート、第６図は従来のデ
ータ転送方式を示すブロック図、第７図は従来例の動作
を示すタイミングチャートである。主な図番の説明ａｅｔｎａｉ；１ｔａｒ−・・シフトレジスタ、　αＤ
・・・デコーダ、（支）（２）・・・ラッチ回路、　Ｇ
カ・・データ選択回路。出願人　三洋電機株式会社　外１名代理人　弁理士　　佐　野　靜　夫第６図第７図

Claims

【特許請求の範囲】

（１）アドレス指定用のアドレスコード及び入力データ
をシリアルデータとし、制御信号の第１状態において、
前記アドレスコード及びクロック信号を送出し、送出後
、前記制御信号を第２状態とし、該第２状態の期間に前
記入力データ及び前記クロック信号を送出すると共に、
前記クロック信号に基づいて前記アドレスコードを取込
む第１シフトレジスタと、該第１シフトレジスタの出力
をデコードするデコーダと、該デコーダの特定出力に応
じてアドレス指定され前記クロック信号に基づいて前記
入力データを取込む第２シフトレジスタと、前記デコー
ダの前記特定出力に応じてアドレス指定され前記クロッ
ク信号に基づいてデータの転出を行なう第３シフトレジ
スタと、前記制御信号が第１状態から第２状態へ変化し
たことに応答して前記クロック信号を前記第２シフトレ
ジスタへ印加せしめ、前記制御信号が第２状態から第１
状態へ変化したことに応答して前記第２シフトレジスタ
への前記クロック信号の印加を禁止する第１制御回路と
、前記制御信号が第１状態であるとき並列出力データの
第３シフトレジスタへの書込みを可能とし、前記制御信
号が第２状態に変化した後、前記並列出力データの第３
シフトレジスタへの書込みを禁止し、更に、前記第３シ
フトレジスタからのデータの転出を可能とする第２制御
回路とを設け、前記第２シフトレジスタへの入力データ
のシリアル転送と前記第３レジスタによる前記並列出力
データのシリアル転出を同時に行なえるようにしたこと
を特徴とするデータ転送方式。