JPS62146008A - 選択回路 - Google Patents
選択回路Info
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- JPS62146008A JPS62146008A JP60288195A JP28819585A JPS62146008A JP S62146008 A JPS62146008 A JP S62146008A JP 60288195 A JP60288195 A JP 60288195A JP 28819585 A JP28819585 A JP 28819585A JP S62146008 A JPS62146008 A JP S62146008A
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- signal
- circuit
- output
- selection circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、選択回路に関し、特に選択同期時刻に入力信
号を選択する制御信号が確定していなくても、誤動作す
ることなく、高速動作が可能な選択回路に関するもので
ある。
号を選択する制御信号が確定していなくても、誤動作す
ることなく、高速動作が可能な選択回路に関するもので
ある。
多数の入力線から導入されてくるデータをコントロール
信号により選択し、１本の出力線に送り出す選択回路（
あるいは、マルチプレクサ）は、従来より処理装置等の
種々の場所に設けられている（例えば、１９６３年１０
月１日産報出版（株）発行、渡辺弘之著［やさしい電子
計算機（ハードウェア編）」ＰＰ、 １３０参照）。こ
のように２複数個の外部入力信号から１つの信号を選択
して出力する選択回路には、外部入力信号から１つを選
択するモードの他に、何も選択しない（無選択）という
モードを持っていることがある。その場合、選択回路の
出力の先にラッチ回路等の前周期のデータを保持する回
路が存在し、そのデータを出力しているような回路形態
が多数存在している。
信号により選択し、１本の出力線に送り出す選択回路（
あるいは、マルチプレクサ）は、従来より処理装置等の
種々の場所に設けられている（例えば、１９６３年１０
月１日産報出版（株）発行、渡辺弘之著［やさしい電子
計算機（ハードウェア編）」ＰＰ、 １３０参照）。こ
のように２複数個の外部入力信号から１つの信号を選択
して出力する選択回路には、外部入力信号から１つを選
択するモードの他に、何も選択しない（無選択）という
モードを持っていることがある。その場合、選択回路の
出力の先にラッチ回路等の前周期のデータを保持する回
路が存在し、そのデータを出力しているような回路形態
が多数存在している。
第１０図は、従来の選択回路とその周辺回路の構成図で
あり、第１１図は第１０図において、誤動作する可能性
があるタイミングチャート、第１２図は第１Ｏ図におい
て、誤動作を防止するためのタイミングチャー１−であ
る、第１０図において、１０４は選択回路、１０５は選
択回路の出力５ｔ０８の先に設けられたデータ保持回路
を含む回路、１０６は入力信号群Ｃｌｌ０．Ｃ１１ｌ、
・・・・・Ｃ１ｎをデコードして、選択回路１０４
の制御信号Ｃ１０９をクロック信号ＣＬＫで同期して出
力するための論理回路である。
あり、第１１図は第１０図において、誤動作する可能性
があるタイミングチャート、第１２図は第１Ｏ図におい
て、誤動作を防止するためのタイミングチャー１−であ
る、第１０図において、１０４は選択回路、１０５は選
択回路の出力５ｔ０８の先に設けられたデータ保持回路
を含む回路、１０６は入力信号群Ｃｌｌ０．Ｃ１１ｌ、
・・・・・Ｃ１ｎをデコードして、選択回路１０４
の制御信号Ｃ１０９をクロック信号ＣＬＫで同期して出
力するための論理回路である。
第１０図においては、第１１図に示すように、入力信号
Ｃ１１０，Ｃ１１１，・・・Ｃ１ｎの入力時期がクロッ
ク信号ＣＬＫと同じ時期であるとき１回路遅延等の要因
によるハザードが制御信号Ｃ１０９に生じ、これによっ
て選択回路１０４は同期の初期に一時的な誤動作を起こ
す可能性がある。そのために、短期間であるが、誤った
出力２０ｆ、２０２が選択出力８１０８と、出力信号Ｑ
■に現われることになる。この誤った出力は、制御信号
Ｃ１０９が安定した時点２０４で、正しい出力によって
通常は打ち消される。しかし、ｆｉ選択のモードを持つ
選択回路では、正しい制御モードが無選択であった場合
には、上述のような同期初期の誤出力を打ち消す出力が
ないため、誤ったデータが保持されたままとなり、前周
期の状態を回復することができな・い。
Ｃ１１０，Ｃ１１１，・・・Ｃ１ｎの入力時期がクロッ
ク信号ＣＬＫと同じ時期であるとき１回路遅延等の要因
によるハザードが制御信号Ｃ１０９に生じ、これによっ
て選択回路１０４は同期の初期に一時的な誤動作を起こ
す可能性がある。そのために、短期間であるが、誤った
出力２０ｆ、２０２が選択出力８１０８と、出力信号Ｑ
■に現われることになる。この誤った出力は、制御信号
Ｃ１０９が安定した時点２０４で、正しい出力によって
通常は打ち消される。しかし、ｆｉ選択のモードを持つ
選択回路では、正しい制御モードが無選択であった場合
には、上述のような同期初期の誤出力を打ち消す出力が
ないため、誤ったデータが保持されたままとなり、前周
期の状態を回復することができな・い。
そこで、従来の選択回路においては、第１２図に示すよ
うに、論理回路１０６への入力信号群Ｃ１１０、Ｃ１１
ｌ、 ・・・、ＣｌＩｎをクロックＣＬＫの同期時期
より前に入力し、論理回路１０６の遷移が終了してから
クロックＣＬＫで同期し。
うに、論理回路１０６への入力信号群Ｃ１１０、Ｃ１１
ｌ、 ・・・、ＣｌＩｎをクロックＣＬＫの同期時期
より前に入力し、論理回路１０６の遷移が終了してから
クロックＣＬＫで同期し。
ハザードの発生を防ぐことにより１選択回路の誤動作を
防止して、無選択モード時も正しい動作を確保している
。
防止して、無選択モード時も正しい動作を確保している
。
しかし、第１２図に示す対策をとることにより。
次のような問題が発生する。その第１は、前述の対策を
実現するため、入力信号群Ｃ１ｔｏ、Ｃ１１１、・・・
ＣｌＩｎをクロックＣＬＫより前に確定させようとする
と、これらの入力信号群を生成する回路を高速に動作さ
せる必要があり、従ってこれらの部分の回路設計の負担
が非常に大きくなることである。また、第２は、クロッ
ク信号ＣＬＫの方を入力信号群より遅延させることで対
処しようとすると、他の回路部との信号周期の関係上、
全体のクロックもそれに合せて発生させなければならず
、クロックの遅延が不要な回路部もクロックの遅延をさ
せなければならないという不都合が生ずることである。
実現するため、入力信号群Ｃ１ｔｏ、Ｃ１１１、・・・
ＣｌＩｎをクロックＣＬＫより前に確定させようとする
と、これらの入力信号群を生成する回路を高速に動作さ
せる必要があり、従ってこれらの部分の回路設計の負担
が非常に大きくなることである。また、第２は、クロッ
ク信号ＣＬＫの方を入力信号群より遅延させることで対
処しようとすると、他の回路部との信号周期の関係上、
全体のクロックもそれに合せて発生させなければならず
、クロックの遅延が不要な回路部もクロックの遅延をさ
せなければならないという不都合が生ずることである。
第３は、入力信号群Ｃ１１０〜Ｃ１１ｎとクロック信号
ＣＬＫとの間の時間差は、プロセス、素子等の遅延のバ
ラツキも見込んで十分な余裕を持たせて設計する必要の
あることである。これらの問題によって、従来の選択回
路では、高速動作を目標とした回路設計が非常に困難と
なり、設計上の障害となっている。
ＣＬＫとの間の時間差は、プロセス、素子等の遅延のバ
ラツキも見込んで十分な余裕を持たせて設計する必要の
あることである。これらの問題によって、従来の選択回
路では、高速動作を目標とした回路設計が非常に困難と
なり、設計上の障害となっている。
本発明の目的は、このような従来の問題を改善し、どん
な場合にも必ず正しい選択信号を出力させることができ
、制御のためのデコード信号が確定するための時間を特
に設定する必要がなく、高速動作が可能な選択回路を提
供することにある。
な場合にも必ず正しい選択信号を出力させることができ
、制御のためのデコード信号が確定するための時間を特
に設定する必要がなく、高速動作が可能な選択回路を提
供することにある。
上記目的を達成するため、本発明の選択回路は、ｎ個の
入力信号と各入力信号を制御する信号を有し、上記ｎ個
の入力信号のうちの１個を毎周期必ず選択するように制
御する選択回路において、外部から取り込まれるｎ−１
個の入力信号と、該選択回路の出力、あるいは該選択回
路の後段に接続された論理回路の前周期の出力を帰還さ
せた残り１個の入力信号の中から、毎周期１個の信号を
選択することに特徴がある。
入力信号と各入力信号を制御する信号を有し、上記ｎ個
の入力信号のうちの１個を毎周期必ず選択するように制
御する選択回路において、外部から取り込まれるｎ−１
個の入力信号と、該選択回路の出力、あるいは該選択回
路の後段に接続された論理回路の前周期の出力を帰還さ
せた残り１個の入力信号の中から、毎周期１個の信号を
選択することに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す選択回路の概略構成
図である。第１図において、４０９は（ｎ−１）個の外
部からの入力信号群５４０１．５４０２，５４０３．Ｍ
・５ｎ−１および帰還用論理回路４０７の出力信号Ｑ
ｎ＋＋−ｘ（またはＱｎｎ −ｔ ）を入力し、制御信
号群Ｃ４１０によリ上記ｎ個の入力のうちの１つを毎周
期ごとに必す選択し、出力信号４０５を供給する選択回
路である。ただし、出力信号Ｑ ｒｒａ −ｔは、出力
信号Ｑ１の反転信号である。４１１は外部から入力され
る信号群Ｃ４１５をデコードし、クロックＣＬＫ４１３
で同期して制御信号群Ｃ４１０を出力する論理回路であ
る。また、４０６は、選択回路４０９からの出力信号Ｑ
ｍ＋および帰還用論理回路４０７への入力信号４１２を
出力する論理回路である。
図である。第１図において、４０９は（ｎ−１）個の外
部からの入力信号群５４０１．５４０２，５４０３．Ｍ
・５ｎ−１および帰還用論理回路４０７の出力信号Ｑ
ｎ＋＋−ｘ（またはＱｎｎ −ｔ ）を入力し、制御信
号群Ｃ４１０によリ上記ｎ個の入力のうちの１つを毎周
期ごとに必す選択し、出力信号４０５を供給する選択回
路である。ただし、出力信号Ｑ ｒｒａ −ｔは、出力
信号Ｑ１の反転信号である。４１１は外部から入力され
る信号群Ｃ４１５をデコードし、クロックＣＬＫ４１３
で同期して制御信号群Ｃ４１０を出力する論理回路であ
る。また、４０６は、選択回路４０９からの出力信号Ｑ
ｍ＋および帰還用論理回路４０７への入力信号４１２を
出力する論理回路である。
４０８は、論理回路４０６の出力をスタテックに保持す
るために必要な信号であるが、これが不要な場合もある
。また、論理回路４０７への入力信号１１１２と出力信
号Ｑ ｎｕとが同一の場合もあり、さらに選択回路４０
９の出力４０５も同じ場合がある。４１２，４０５．出
力信号Ｑｒｒａがすべて同一の場合には、論理回路４０
６は実際には配線で通過する機能だけしか持たないこと
もある。論理回路４０７は、論理回路４０６の出力信号
４１２を遅延させて４選択回路４０９への帰還入力信号
ＱｒｒＤ−１（または、Ｑｍ−ｔ）を出力する遅延回路
である。また、この論理回路４０７は、論理回路４０６
の前周期の状態を選択回路４０９に帰還させる他、選択
回路４０９で出力信号Ｑ ｌｒｏ −ｔ（または出力４
ｆ、号Ｑｒｒｎ−ｔ）が選択された時、４０９→４０６
→４０７→４０９の経路で信号のレーシングを起こさせ
ない機能も持っている。
るために必要な信号であるが、これが不要な場合もある
。また、論理回路４０７への入力信号１１１２と出力信
号Ｑ ｎｕとが同一の場合もあり、さらに選択回路４０
９の出力４０５も同じ場合がある。４１２，４０５．出
力信号Ｑｒｒａがすべて同一の場合には、論理回路４０
６は実際には配線で通過する機能だけしか持たないこと
もある。論理回路４０７は、論理回路４０６の出力信号
４１２を遅延させて４選択回路４０９への帰還入力信号
ＱｒｒＤ−１（または、Ｑｍ−ｔ）を出力する遅延回路
である。また、この論理回路４０７は、論理回路４０６
の前周期の状態を選択回路４０９に帰還させる他、選択
回路４０９で出力信号Ｑ ｌｒｏ −ｔ（または出力４
ｆ、号Ｑｒｒｎ−ｔ）が選択された時、４０９→４０６
→４０７→４０９の経路で信号のレーシングを起こさせ
ない機能も持っている。
このように１本実施例においては１選択回路４０９の出
力、あるいはその先にある論理回路４０６の前周期の状
態を外部信号とともに選択回路４０９の入力信号の１つ
として、従来の無選択モードの代りにこの前周期の状態
入力を選択するように制御することにより、実質的に無
選択モードをを解消するものである。すなわち、ｎ個の
選択されるべき入力信号のうち、ｎ−１個を外部からの
入力信号とし、残り１個は選択回路４０９の出力。
力、あるいはその先にある論理回路４０６の前周期の状
態を外部信号とともに選択回路４０９の入力信号の１つ
として、従来の無選択モードの代りにこの前周期の状態
入力を選択するように制御することにより、実質的に無
選択モードをを解消するものである。すなわち、ｎ個の
選択されるべき入力信号のうち、ｎ−１個を外部からの
入力信号とし、残り１個は選択回路４０９の出力。
あるいはその先にある論理回路４０６の出力を帰還させ
た信号とする。これらｎ個の入力信号は、各々選択のた
めの制御信号Ｃ４１０により制御される。この制御信号
Ｃ４１０は、ｎ−１個の外部入力信号のいずれも選択さ
れない場合、必ず前周期状態の帰還信号を選択する。帰
還信号を選択することにより、無選択モードをなくすこ
とができ、そ九により１選択回路４０９の出力は毎周期
必ず出力されることになるため、たとえ同期初期に一時
的に誤った４３号が選択されても、直ちに正しい選択信
号により先の誤った選択信号出力を打ち消すことができ
る。
た信号とする。これらｎ個の入力信号は、各々選択のた
めの制御信号Ｃ４１０により制御される。この制御信号
Ｃ４１０は、ｎ−１個の外部入力信号のいずれも選択さ
れない場合、必ず前周期状態の帰還信号を選択する。帰
還信号を選択することにより、無選択モードをなくすこ
とができ、そ九により１選択回路４０９の出力は毎周期
必ず出力されることになるため、たとえ同期初期に一時
的に誤った４３号が選択されても、直ちに正しい選択信
号により先の誤った選択信号出力を打ち消すことができ
る。
第２図は、第１図の回路をダイナミック回路により構成
した具体的な論理接続図である。第２図におイテ、ＡＮ
Ｄ回路ＡＤ１〜５１ＮＯＲ回路ＮＲ１，デコーダ５０１
が、第１図における論理回路４１１に、またトランスフ
ァーゲートＴＲＩ〜５が第１図における選択回路４０９
に、否定論理回路Ｎ１〜Ｎ２がｆ、 １図における論理
回路４０６に、トランスファーゲートＴＲ６，否定論理
回路Ｎ３が第１図における論理回路４０７に、それぞれ
相当している。デコード回路５０１の出力Ｃ５０２〜Ｃ
５０５が全てｔｒ Ｏ！＋の場合には、Ｃ５０６が１１
１ ｇｇとなり、前周期の帰還入力が必ず選ばれるよう
になっている。
した具体的な論理接続図である。第２図におイテ、ＡＮ
Ｄ回路ＡＤ１〜５１ＮＯＲ回路ＮＲ１，デコーダ５０１
が、第１図における論理回路４１１に、またトランスフ
ァーゲートＴＲＩ〜５が第１図における選択回路４０９
に、否定論理回路Ｎ１〜Ｎ２がｆ、 １図における論理
回路４０６に、トランスファーゲートＴＲ６，否定論理
回路Ｎ３が第１図における論理回路４０７に、それぞれ
相当している。デコード回路５０１の出力Ｃ５０２〜Ｃ
５０５が全てｔｒ Ｏ！＋の場合には、Ｃ５０６が１１
１ ｇｇとなり、前周期の帰還入力が必ず選ばれるよう
になっている。
第３図は、第２図の回路の動作タイミングチャートであ
る。第３図において、時刻６０１でクロックＣＬＫ５０
１はイネーブル状態（Ｅ）に遷移する。第１２図の従来
例では、時刻６０１以前にクロックＣＬ Ｋ ５ Ｑ
ｌが入力され、入力信号Ｃ５０２〜Ｃ５０６も時刻６０
１以前に確立していなければならなかったが１本実施例
においては、第２図に示すように、クロックＣＬＫ５０
１は時刻ｆ３０１の時点で入力されてもよよいことにな
る。
る。第３図において、時刻６０１でクロックＣＬＫ５０
１はイネーブル状態（Ｅ）に遷移する。第１２図の従来
例では、時刻６０１以前にクロックＣＬ Ｋ ５ Ｑ
ｌが入力され、入力信号Ｃ５０２〜Ｃ５０６も時刻６０
１以前に確立していなければならなかったが１本実施例
においては、第２図に示すように、クロックＣＬＫ５０
１は時刻ｆ３０１の時点で入力されてもよよいことにな
る。
その結果、同期初期には入力信号Ｃ５０２〜Ｃ５０５や
出力信号ＱｒｒＩｌには６０３．６０４で示すような不
安定な状態が現われる場合があるが、本実施例では、厄
周期ごとに必ず入力信号Ｃ５０２〜Ｃ５０６のうちの１
つが選択されるので、安定出力状態になれば必・ず正し
いテークが出力されることになる。
出力信号ＱｒｒＩｌには６０３．６０４で示すような不
安定な状態が現われる場合があるが、本実施例では、厄
周期ごとに必ず入力信号Ｃ５０２〜Ｃ５０６のうちの１
つが選択されるので、安定出力状態になれば必・ず正し
いテークが出力されることになる。
出力信号Ｑ ｎｕが安定した後、クロックＣＬＫ５０２
が６０２の時点でイネーブル状態となり、次周期の選択
回路入力としてフィードバックされる。
が６０２の時点でイネーブル状態となり、次周期の選択
回路入力としてフィードバックされる。
クロックＣＬ Ｋ ５０２がイネーブルとなる時点６０
２では、出力信号Ｑ、Ｔｎが安定した後のどの時点でも
よく、次の周期で再びクロックＣＬＫ５０１がイネーブ
ル状態になる時、クロックＣＬＫ５０２がディスイネー
ブル状態になっていれば、レーシングを引き起こす心配
はない。
２では、出力信号Ｑ、Ｔｎが安定した後のどの時点でも
よく、次の周期で再びクロックＣＬＫ５０１がイネーブ
ル状態になる時、クロックＣＬＫ５０２がディスイネー
ブル状態になっていれば、レーシングを引き起こす心配
はない。
このような回路構成により、前周期の状態をそのまま保
持する場合でも、選択回路でＱ ｒｒｎ −ｔ（または
、Ｑｎｎ −１）が選択されるため、改めて前周期と同
じ信号が出力されるので、同時期に選択回路の制御信号
群がまだ確定しておらず、誤って他の信号が一時的に選
択されても、元の状態に回復させることができる。その
結果、従来のように、同期前に制御信号のデコードを完
了させ、確定させるための時間を別に設定する必要がな
く。
持する場合でも、選択回路でＱ ｒｒｎ −ｔ（または
、Ｑｎｎ −１）が選択されるため、改めて前周期と同
じ信号が出力されるので、同時期に選択回路の制御信号
群がまだ確定しておらず、誤って他の信号が一時的に選
択されても、元の状態に回復させることができる。その
結果、従来のように、同期前に制御信号のデコードを完
了させ、確定させるための時間を別に設定する必要がな
く。
入力信号Ｃ５０１とクロックＣ５０１の同期時期を同時
にすることができ、高速な回路を実現できる。また、回
路設計上でも、入力選択信号とクロック信号の時間差を
考慮する必要がなくなるという利点がある。
にすることができ、高速な回路を実現できる。また、回
路設計上でも、入力選択信号とクロック信号の時間差を
考慮する必要がなくなるという利点がある。
第４図は、第１図の回路をスタティック回路で構成した
場合の実施例図である。この回路においては、第２図の
１−ランスファーゲー１− Ｔ Ｒ１〜６の代りに、ト
ライステート出力を持つインバータＣＧ１〜８を用いて
いる。
場合の実施例図である。この回路においては、第２図の
１−ランスファーゲー１− Ｔ Ｒ１〜６の代りに、ト
ライステート出力を持つインバータＣＧ１〜８を用いて
いる。
第７図は、茅４図に示すトライステート出力を持つイン
バータＣＧ１〜８の論理記号が意味する回路を示す図で
あり、第８図は第７図の回路の真理値テーブルの図であ
る。第８図における「ｚ」は、出力がハイ・インピーダ
ンス状態であることを意味している。第７図に示すよう
に、このインバータはクロックＣＬＫが入力するＣＭＯ
ＳトランジスタＴＲ１３，１４の外鍔に、それぞれ入力
信号ＩＮに結合されたＣＭＯＳトランジスタＴＲ１２，
１５が接続された構成を有している。クロックＣＬＫが
ｔｔ １ ｅ＋のとき、トランジスタＴＲ１３゜１４が
オンするため、入力ＩＮが１′″のとき、トランジスタ
ＴＲ１５がオンして出力ＯＵＴはＧＮＤレベルとなり、
また入力ＩＮが１１０ Ｈｌのとき、！・ランジスタＴ
Ｒ１２がオンして出力ＯＵＴはＶｃＣレベルとなる。
バータＣＧ１〜８の論理記号が意味する回路を示す図で
あり、第８図は第７図の回路の真理値テーブルの図であ
る。第８図における「ｚ」は、出力がハイ・インピーダ
ンス状態であることを意味している。第７図に示すよう
に、このインバータはクロックＣＬＫが入力するＣＭＯ
ＳトランジスタＴＲ１３，１４の外鍔に、それぞれ入力
信号ＩＮに結合されたＣＭＯＳトランジスタＴＲ１２，
１５が接続された構成を有している。クロックＣＬＫが
ｔｔ １ ｅ＋のとき、トランジスタＴＲ１３゜１４が
オンするため、入力ＩＮが１′″のとき、トランジスタ
ＴＲ１５がオンして出力ＯＵＴはＧＮＤレベルとなり、
また入力ＩＮが１１０ Ｈｌのとき、！・ランジスタＴ
Ｒ１２がオンして出力ＯＵＴはＶｃＣレベルとなる。
第５図は、本発明の他の実施例を示す選択回路の構成図
であって、第４図の回路と機能は同一であるが５構成要
素を変更したものである。すなわち、トライステート出
力を有するインバータＣＧ１〜８の代りに、トランスフ
ァーゲートＴＲ７〜１１およびＡＮＤゲートＡＤ１６〜
１９とＮＯＲゲートＮＲ４〜７の組合せによるブリップ
フロップを使用している。
であって、第４図の回路と機能は同一であるが５構成要
素を変更したものである。すなわち、トライステート出
力を有するインバータＣＧ１〜８の代りに、トランスフ
ァーゲートＴＲ７〜１１およびＡＮＤゲートＡＤ１６〜
１９とＮＯＲゲートＮＲ４〜７の組合せによるブリップ
フロップを使用している。
第６図は、本発明のさらに他の実施例を示す選択回路の
構成図であって、第４図において、トライステート出力
を持つインバータＣＧ６の機能をトライステート出力を
持つインバータＣＧ１３に持たせて、素子の数を低減さ
せている。
構成図であって、第４図において、トライステート出力
を持つインバータＣＧ６の機能をトライステート出力を
持つインバータＣＧ１３に持たせて、素子の数を低減さ
せている。
第９図は、第４図、第５図および第６図の動作タイミン
グチャートである。第４＠においては、トライステート
出力を持つインバータＣＧ６がクロックＣＬＫの反転周
期に出力Ｑ１ｒ１１をフィードバックさせて、Ｑｒｒｎ
をスタティックに保持しているが、第６図においては、
第９図に示すように、クロックＣＬＫ７０１の反転同期
以前に、１００２の時点で、出力Ｑｒｒ１１が素子ＣＧ
１５．Ｎｉｌを通過して素子ＣＧ１３の入力Ｑ ｘｒｎ
−１に到達していれば、クロックＣＬＫ７０１の反転
周期の期間にＣＧ１３をオンさせることにより、Ｑｍ＋
がスタティックに保持される。なお、第５図の回路につ
いても、第４図、第６図の関係と同じような変更ができ
ることは勿論である。
グチャートである。第４＠においては、トライステート
出力を持つインバータＣＧ６がクロックＣＬＫの反転周
期に出力Ｑ１ｒ１１をフィードバックさせて、Ｑｒｒｎ
をスタティックに保持しているが、第６図においては、
第９図に示すように、クロックＣＬＫ７０１の反転同期
以前に、１００２の時点で、出力Ｑｒｒ１１が素子ＣＧ
１５．Ｎｉｌを通過して素子ＣＧ１３の入力Ｑ ｘｒｎ
−１に到達していれば、クロックＣＬＫ７０１の反転
周期の期間にＣＧ１３をオンさせることにより、Ｑｍ＋
がスタティックに保持される。なお、第５図の回路につ
いても、第４図、第６図の関係と同じような変更ができ
ることは勿論である。
第４図、第５図および第６図の回路は１周期が長くダイ
ナミック回路では不安が残る場合や、動作の途中で一時
的にクロック信号が停止するような機能を持つ回路内に
も使用できる。例えば、プロセッサが基本クロックごと
に信号を選択する際に１次のクロック時は前と同じ信号
のままに保持することがある場合等には、本実施例の選
択回路を有効に利用できる。
ナミック回路では不安が残る場合や、動作の途中で一時
的にクロック信号が停止するような機能を持つ回路内に
も使用できる。例えば、プロセッサが基本クロックごと
に信号を選択する際に１次のクロック時は前と同じ信号
のままに保持することがある場合等には、本実施例の選
択回路を有効に利用できる。
ここまでの実施例では、第１図の遅延回路１ｌＯ７とし
て、第２のクロック信号により出力信号Ｑｍを遅延させ
てフィードバックする例について述べたが、このような
第２のクロック信号を用いなくても、出力Ｑｒｒｎが安
定してからフィードバックできれば、どのような回路構
成でもよい。例えば、インバータの従層接続、抵抗と容
量の絹合せによる遅延回路等を用いることもできる。ま
た、第２のクロック信号を用いて遅延回路を構成する場
合でも、選択回路の同期に用いられている第１のクロッ
ク信号の反転信号を第２のクロック信号として泪いるこ
とも可能である。
て、第２のクロック信号により出力信号Ｑｍを遅延させ
てフィードバックする例について述べたが、このような
第２のクロック信号を用いなくても、出力Ｑｒｒｎが安
定してからフィードバックできれば、どのような回路構
成でもよい。例えば、インバータの従層接続、抵抗と容
量の絹合せによる遅延回路等を用いることもできる。ま
た、第２のクロック信号を用いて遅延回路を構成する場
合でも、選択回路の同期に用いられている第１のクロッ
ク信号の反転信号を第２のクロック信号として泪いるこ
とも可能である。
以上説明したように、本発明によれば、選択される入力
信号に、前周期の状態の帰還信号を加えることにより、
無選択モードをなくしたので、どの場合にも必ず正しい
選択信号が出力され、制御のためのデコード信号が確定
するための時間を設定する必要がなく、制御信号デコー
ド回路の入力時点と出力の同期時点を同時にすることが
できるので、高速動作が可能である。
信号に、前周期の状態の帰還信号を加えることにより、
無選択モードをなくしたので、どの場合にも必ず正しい
選択信号が出力され、制御のためのデコード信号が確定
するための時間を設定する必要がなく、制御信号デコー
ド回路の入力時点と出力の同期時点を同時にすることが
できるので、高速動作が可能である。
第１図は本発明の一実施例を示す選択回路の構成図、第
２図は第１図をダイナミック回路で構成した場合の実施
例を示す選択回路の図、第３図は第２図の動作タイムチ
ャート、第４図、第５図および第６図はいずれもスタテ
ィック回路で構成した場合の実施例を示す選択回路の図
、第７図は第４図、第６図のトライステート出力を持つ
インバータＣＧ１〜１７の論理記号が表わす回路図、第
８図は第７図の真理値を示す図、第９図は第４図。 第５図および第６図の動作タイミングチャート。 第１０図は従来の選択回路と周辺回路の構成図、第１１
図、第１２図は第１０図で誤動作する可能性がある場合
と、誤動作を防止する場合のタイミングチャートである
。 ４０９．１０４：選択回路、４０６：出力信号保持論理
回路、４０７：帰還用論理回路、１０６゜４１１：デコ
ーダ、 ５１０１〜１０３．Ｓｎ、５４０１〜４０３．
Ｓ１□−□、５５０１〜５０４゜５７０１〜７１２：選
択回路への入力信号、Ｃ１１０９、Ｃ４１０，Ｃ５０２
〜５０６．Ｃ７０２〜７０６．Ｃ７０８〜７１２．Ｃ７
１４〜７１７：選択回路の制御入力信号、Ｑｍ＋：出力
信号、ＣＬＫ、ＣＬＫ４１３〜４１４．ＣＬＫ５０１，
５０２、ＣＬＫ７０１〜７０４：クロック信号。 特許出願人 株式会社日立製作所（ほか２名）第
１ シ１ （シ。 第 １０ 図１ 第 ２ 図 次αμｓξ℃選穴０１ 第 ３ 図 第４図 第 ５ 図 （’１１ぐ［有］ Ｑ□ 第６図 第 ７ 図 第 ８ 図 第 ９ 図 ＩＣ０Ｉ ＩＣＸ）２ １α川用α２第１１
図 第 １２ 因 、ＩＣ２面 ５２圓 手続補正書（自発） ４□６１工１２□２５ヨ
２図は第１図をダイナミック回路で構成した場合の実施
例を示す選択回路の図、第３図は第２図の動作タイムチ
ャート、第４図、第５図および第６図はいずれもスタテ
ィック回路で構成した場合の実施例を示す選択回路の図
、第７図は第４図、第６図のトライステート出力を持つ
インバータＣＧ１〜１７の論理記号が表わす回路図、第
８図は第７図の真理値を示す図、第９図は第４図。 第５図および第６図の動作タイミングチャート。 第１０図は従来の選択回路と周辺回路の構成図、第１１
図、第１２図は第１０図で誤動作する可能性がある場合
と、誤動作を防止する場合のタイミングチャートである
。 ４０９．１０４：選択回路、４０６：出力信号保持論理
回路、４０７：帰還用論理回路、１０６゜４１１：デコ
ーダ、 ５１０１〜１０３．Ｓｎ、５４０１〜４０３．
Ｓ１□−□、５５０１〜５０４゜５７０１〜７１２：選
択回路への入力信号、Ｃ１１０９、Ｃ４１０，Ｃ５０２
〜５０６．Ｃ７０２〜７０６．Ｃ７０８〜７１２．Ｃ７
１４〜７１７：選択回路の制御入力信号、Ｑｍ＋：出力
信号、ＣＬＫ、ＣＬＫ４１３〜４１４．ＣＬＫ５０１，
５０２、ＣＬＫ７０１〜７０４：クロック信号。 特許出願人 株式会社日立製作所（ほか２名）第
１ シ１ （シ。 第 １０ 図１ 第 ２ 図 次αμｓξ℃選穴０１ 第 ３ 図 第４図 第 ５ 図 （’１１ぐ［有］ Ｑ□ 第６図 第 ７ 図 第 ８ 図 第 ９ 図 ＩＣ０Ｉ ＩＣＸ）２ １α川用α２第１１
図 第 １２ 因 、ＩＣ２面 ５２圓 手続補正書（自発） ４□６１工１２□２５ヨ
Claims (3)
- （１）ｎ個の入力信号と各入力信号を制御する信号を有
し、上記ｎ個の入力信号のうちの１個を毎周期必ず選択
するように制御する選択回路において、外部から取り込
まれるｎ−１個の入力信号と、該選択回路の出力、ある
いは該選択回路の後段に接続された論理回路の前周期の
出力を帰還させた残り１個の入力信号の中から、毎周期
１個の信号を選択することを特徴とする選択回路。 - （２）上記前周期の出力を帰還させた入力信号は、各入
力信号を制御する全ての信号が“０”の場合に、必ず選
ばれることを特徴とする特許請求の範囲第１項記載の選
択回路。 - （３）上記前周期の出力を帰還させた入力信号は、該選
択回路の出力信号が安定した後の任意の時点でイネーブ
ルされることを特徴とする特許請求の範囲第１項または
第２項記載の選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288195A JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
| US07/304,878 US4910466A (en) | 1985-12-20 | 1989-01-31 | Selecting means for selecting a plurality of information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288195A JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146008A true JPS62146008A (ja) | 1987-06-30 |
| JP2546228B2 JP2546228B2 (ja) | 1996-10-23 |
Family
ID=17727041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288195A Expired - Lifetime JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4910466A (ja) |
| JP (1) | JP2546228B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023483A (en) * | 1989-06-27 | 1991-06-11 | Chips And Technologies, Incorporated | Apparatus and method for decoding four states with one pin |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5416367A (en) * | 1991-03-06 | 1995-05-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| KR930008655B1 (ko) * | 1991-07-02 | 1993-09-11 | 삼성전자 주식회사 | 누화방지 스위치회로 |
| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
| JP3778993B2 (ja) * | 1995-05-16 | 2006-05-24 | ヒューレット・パッカード・カンパニー | 最小論理マルチプレクサ・システム |
| US5744995A (en) * | 1996-04-17 | 1998-04-28 | Xilinx, Inc. | Six-input multiplexer wtih two gate levels and three memory cells |
| US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
| JP3504088B2 (ja) * | 1996-10-30 | 2004-03-08 | 株式会社東芝 | 論理回路 |
| US5959466A (en) * | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| JP3533357B2 (ja) | 2000-02-29 | 2004-05-31 | 株式会社東芝 | 論理演算機能を備えた半導体集積回路 |
| JP2008042343A (ja) * | 2006-08-02 | 2008-02-21 | Nec Electronics Corp | スイッチ回路およびスイッチ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317044A (en) * | 1976-07-30 | 1978-02-16 | Sharp Corp | Random number generating unit |
| JPS5884321A (ja) * | 1981-11-13 | 1983-05-20 | Omron Tateisi Electronics Co | 正負両用電源回路 |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922641A (en) * | 1974-12-11 | 1975-11-25 | Jr William A Gates | Automatic video and audio source selector for entertainment center |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| US4280212A (en) * | 1979-08-15 | 1981-07-21 | Solid State Scientific, Inc. | Multiplexing system for a solid state timing device |
| DE3002018C2 (de) * | 1980-01-21 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Einrichtung zur digitalen Frequenzselektion |
| US4544854A (en) * | 1983-08-04 | 1985-10-01 | Motorola, Inc. | Analog switch structure having low leakage current |
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
-
1985
- 1985-12-20 JP JP60288195A patent/JP2546228B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-31 US US07/304,878 patent/US4910466A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317044A (en) * | 1976-07-30 | 1978-02-16 | Sharp Corp | Random number generating unit |
| JPS5884321A (ja) * | 1981-11-13 | 1983-05-20 | Omron Tateisi Electronics Co | 正負両用電源回路 |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
| JPS6210920A (ja) * | 1985-05-10 | 1987-01-19 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | デイジタルマルチプレクサモジユ−ルおよびこのモジユ−ルを具えるマルチプレクサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4910466A (en) | 1990-03-20 |
| JP2546228B2 (ja) | 1996-10-23 |
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Legal Events
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