JP2901579B2 - パイプライン制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパイプライン回路に
関し、特にデータパス回路等多段、多ビット構成による
命令処理、演算処理系回路に関する。

【０００２】

【従来の技術】マイクロプロセッサ等の演算処理部にお
いて複数段、複数ビットのレジスタ回路と組合わせ論理
回路にて構成され、命令フェッチ、ＡＬＵ操作、メモリ
へのアクセス、結果の書き込み等の各ステージにおける
データ処理を時系列に実行するパイプライン処理回路に
おける、従来の回路例について以下に説明する。なお、
パイプライン処理に関しては例えば、「パターソン＆ヘ
ネシー，コンピュータ・アーキテクチャ」 David A.Pat
terson, John L.Hennessy （日経ＢＰ出版センター刊）
に記載されている。

【０００３】（従来例の構成）従来のパイプライン制御
回路は、同一のクロック信号ＣＬＫを入力とする複数段
のマスタースレーブ型のレジスタ回路と前記レジスタ回
路の各段間に挿入される組合わせ論理回路により構成さ
れる複数ビット、複数段の構成によって作られていた。
以下は従来例の説明のため４ビット、３段構成のパイプ
ライン回路を例にして説明する。図６において、クロッ
ク信号ＣＬＫを図７に示す構成のバッファ回路ＣＢａ、
ＣＢｂ、ＣＢｃにより正負の２相のクロック信号を、そ
の出力信号および反転信号１０１と１０２、１０３と１
０４、１０５と１０６を生成する。

【０００４】入力信号１１０、１１１、１１２、１１３
は図８に示す２段のラッチ回路で実現されるマスタ−ス
レーブ型フリップフロップ回路で構成されるレジスタ回
路ＲＧａ（０）〜ＲＧａ（３）の各々のビットに入力す
る。このレジスタ回路の出力１２０、１２１、１２２、
１２３はその他の入力信号Ｌａｄ（０）、Ｌａｄ
（１）、Ｌａｄ（２）、Ｌａｄ（３）とともに任意の組
合わせ論理回路Ｌａ（０）、Ｌａ（１）、Ｌａ（２）、
Ｌａ（３）に入力され、出力１２４、１２５、１２６、
１２７として出力される。これら各々の信号はレジスタ
回路ＲＧｂ（０）、ＲＧｂ（１）、ＲＧｂ（２）、ＲＧ
ｂ（３）に入力する。その出力信号１３０、１３１、１
３２、１３３はその他の入力信号Ｌｂｄ（０）、Ｌｂｄ
（１）、Ｌｂｄ（２）、Ｌｂｄ（３）とともに任意の組
合わせ論理回路Ｌｂ（０）、Ｌｂ（１）、Ｌｂ（２）、
Ｌｂ（３）に入力され、出力１３４、１３５、１３６、
１３７として出力される。その出力信号はレジスタ回路
ＲＧｃ（０）、ＲＧｃ（１）、ＲＧｃ（２）、ＲＧｃ
（３）に入力し出力１４０、１４１、１４２、１４３と
して出力される。また、レジスタ回路ＲＧａ（０）〜Ｒ
Ｇａ（３）は出力信号，反転信号である１０１および１
０２、レジスタ回路ＲＧｂ（０）〜ＲＧｂ（３）は出力
信号，反転信号である１０３および１０４、レジスタ回
路ＲＧｃ（０）〜ＲＧｃ（３）は出力信号，反転信号で
ある１０５および１０６により制御されるよう各々の端
子に接続されている。

【０００５】（従来例の動作）この回路における動作を
図９に示すタイムチャートを用いて説明する。尚、各ビ
ットの回路動作においてはほぼ０ビット目と同様である
ことより、０ビット目の回路についてのみ説明する。

【０００６】クロック信号ＣＬＫに対し、信号１０１は
同相、信号１０２は逆相の信号として出力される。パイ
プラインへの入力信号１１０はクロック信号がＬｏｗの
期間、すなわち信号１０１がＬｏｗ、信号１０２がＨｉ
ｇｈの期間に変化する。クロック信号ＣＬＫがＨｉｇ
ｈ、信号１０１の立上がりで入力信号１１０は第１のレ
ジスタ回路のマスタ側ラッチＲＧａ（０）のＭＬＡＴに
書込み遅延ｔｗ後に書込まれる。次にクロック信号ＣＬ
ＫがＬｏｗ、信号１０２の立上がりでレジスタ回路ＲＧ
ａ（０）のＳＬＡＴにｔｗ後に書込まれると同時に出力
１２０として出力される。この出力１２０は任意の組合
わせ論理回路Ｌａ（０）に入力される。この信号は論理
回路Ｌａ（０）を通過後、出力１２０に対しｔｌａ分遅
れて出力１２４として出力される。１段目と同様に出力
１２４は信号１０３の立上がりｔｗ後に第２のレジスタ
回路ＲＧｂ（０）のＭＬＡＴに書込まれ、信号１０４の
立上がりｔｗ後にレジスタ回路ＲＧｂ（０）のＳＬＡＴ
に書込まれ同時に出力１３０として出力される。また出
力１３０は、組合わせ論理回路Ｌｂ（０）により遅延ｔ
ｌｂ分遅れて出力１３４として出力される。この信号は
信号１０５の立上がりからｔｗ分遅れて第３のレジスタ
回路ＲＧｃ（０）のＭＬＡＴに書込まれ、信号１０６の
立上がりからｔｗ後にレジスタ回路ＲＧｃ（０）のＳＬ
ＡＴに書込まれ、かつ出力１４０として出力される。す
なわち図６に示す各ノードを信号１′、信号２′、信号
３′、信号４′の順にデータが時系列にシフトし出力端
に出力される。

【０００７】

【発明が解決しようとする課題】ところで、近年のマイ
クロコンピュータ、画像、音声処理用集積回路の分野で
はマルチメディア関連等の高速命令処理対応への要求か
ら、クロックスピードの高速化、パイプライン処理ステ
ージ段数の多段化や多ビット化、また割り込み、分岐処
理やバイパス処理など演算処理機能の複雑化が著しく進
化している。これに対応し演算、制御等の命令が増加、
複雑化するとともにこれらの処理回路が大規模化するた
め、これらの演算処理を行う回路が著しく増大してい
る。

【０００８】前述したような従来の回路を用いた回路を
集積回路で実現する場合、まず第１の問題点は、レイア
ウト面積の拡大、すなわちチップサイズの増大を招くこ
とである。

【０００９】その理由は、従来例で述べた回路動作を保
証する（誤動作防止）のため、マスタ−スレーブ型のラ
ッチを使用することになるからである。例えば、３２ビ
ット系の回路では１段６４個のラッチが、６４ビット系
の回路では１２８個のラッチが必要となる。ＤＦＦ構成
する回路の１個あたりの面積が約５００μｍ² 程度であ
ると、１５段程度のレジスタ回路の追加により約０．５
ｍｍ² 程度のサイズの増加が起こり得る。

【００１０】第２の問題点は、回路の大規模化により消
費電力が増大することである。

【００１１】その理由は、レジスタ部は毎クロックで動
作する回路であり、毎クロックで素子がスイッチングす
る。パイプラインステージ段数の多段化や多ビット化に
よりクロックに接続する回路が増加すると、それにより
動作する素子が増加する。スタティック構成のＤＦＦを
用いた場合、１つのラッチにつき１０個程度のトランジ
スタを使用する。このうちの半数の素子がクロック毎に
切り替わることとなるため、その部分での消費電力が増
加する。また特に、この回路を制御するクロックスピー
ドの高速化により消費電力が増大する。

【００１２】第３の問題点は、上記した問題点を解決す
るためにレジスタ部分を半ラッチ構成にした場合、命令
の実行時においてデータ筒抜けを起こし、回路が誤動作
することである。

【００１３】その理由はパイプラインを構成する回路に
おいては、その命令処理において動作する回路が変わる
からである。すなわち、命令によりパイプライン各段で
の遅延値にばらつきが生じるため、その遅延値がクロッ
クの半分、半クロック以内の場合には次段のラッチがオ
ンしており、データが次段回路へ筒抜けて、誤った値を
書き込んでしまう。例えば、図６においてレジスタ回路
を半ラッチ構成にした場合、図９において２ｔｗ＋ｔｌ
ａ＜Ｔ／２となるとデータ１′はＲＧａでの書込み時に
ＲＧｂに書込まれ１３０の信号まで到達してしまい、誤
動作を起こすことになる。

【００１４】

【課題を解決するための手段】複数ビットのレジスタ回
路を複数段有し、そのレジスタ回路の各段間に任意の組
合わせ論理回路を有する構成のパイプライン制御回路に
おいて、ラッチ構成の前記レジスタ回路とそのレジスタ
回路と同一回路、同一遅延を持つラッチと、クロックの
Ｌｏｗ期間毎にＨｉｇｈ、Ｌｏｗが交互に切りかわる信
号を入力とし、クロックにより制御されるラッチ回路
と、そのラッチの入力信号および出力信号を入力する排
他論理和の反転（ＥＮＯＲ）回路を持つパルス生成回路
により、この出力信号とクロック信号のＡＮＤ信号およ
びその反転信号を、作成し遅延幅のパルスを出力する遅
延検出回路によりパイプライン制御用の複数ビット構成
のレジスタの書込みクロックとして使用し、また前記遅
延検出回路および制御信号生成回路をパイプライン処理
に応じ各段の制御を行うレジスタ部段数毎に配置し、複
数ビット構成の各段レジスタに個別に入力することを特
徴とするパイプライン制御回路を用いることにより、任
意の組合わせ論理回路における遅延を考慮することなく
パイプラインを構成することができ、上記問題点を解決
する。

【００１５】

【実施例】本発明の実施例について、従来例での構成と
同様に４ビット、３段構成のパイプライン回路に本発明
を実施した場合につき図１、図２、図３、図４、および
図５を用いて説明する。

【００１６】（実施例の構成）図１に示すように、本実
施例では、パイプライン制御信号生成部に遅延検出回路
ＤＤ、制御信号生成回路（制御信号発生回路となる。）
ＰＧ、ＣＬＫ反転用バッファ、パイプライン構成部に半
ラッチ型のレジスタ回路ＲＥＧおよび組合わせ論理回路
Ｌを持つ。

【００１７】遅延検出回路ＤＤおよび制御信号生成回路
ＰＧは段数構成によって各段に各１個づつの回路を有
し、１段目より遅延検出回路ＤＤａ，ＤＤｂ，ＤＤｃ、
制御信号生成回路ＰＧａ，ＰＧｂ，ＰＧｃが設けられて
いる。また、レジスタ回路ＲＥＧおよび組合わせ論理回
路Ｌは、段数構成およびビット構成により１段目０ビッ
ト目よりレジスタ回路ＲＥＧａ（０）〜ＲＥＧａ
（３），ＲＥＧｂ（０）〜ＲＥＧｂ（３），ＲＥＧｃ
（０）〜ＲＥＧｃ（３），ＲＥＧｃ′（０）〜ＲＥＧ
ｃ′（３）、組合わせ論理回路Ｌａ（０）〜Ｌａ
（３），Ｌｂ（０）〜Ｌｂ（３）を順番毎に配列する。
また、ＲＥＧｃ′（０）〜ＲＥＧｃ′（３）は出力部調
整用でパイプライン構成部最終段に配列する。

【００１８】パイプライン制御信号生成部において、遅
延検出回路ＤＤａは外部信号００（第１のクロックとな
る。）、クロック信号ＣＬＫ（メインクロックとな
る。）を入力信号とし、その出力０１はＰＧａに、他方
の出力は端子０２に接続される。ＤＤｂは外部信号０
０、クロック信号ＣＬＫを入力、その出力０３はＰＧｂ
に、他方の出力は端子０４に接続される。ＤＤｃは外部
信号００、クロック信号ＣＬＫを入力、その出力０５は
ＰＧｃに、他方の出力は端子０６に接続されている。各
段の遅延検出回路ＤＤの出力０１、０３、０５（第２の
クロックとなる。）はそれぞれにおいて、遅延検出回路
ＤＤａの出力０１はクロック信号ＣＬＫおよび入力信号
５１とともに制御信号生成回路ＰＧａに入力され出力０
７を出力し、遅延検出回路ＤＤｂの出力０３はクロック
信号ＣＬＫおよび入力信号５２とともに制御信号生成回
路ＰＧｂに入力され出力０８を出力し、遅延検出回路Ｄ
Ｄｃの出力０５はクロック信号ＣＬＫおよび入力信号５
３とともに制御信号生成回路ＰＧｃに入力され出力０９
を出力するように接続されている。

【００１９】パイプライン構成部において、４ビットの
入力信号１０、１１、１２、１３は１段目のレジスタ回
路ＲＥＧａ（０）、ＲＥＧａ（１）、ＲＥＧａ（２）、
ＲＥＧａ（３）の入力となる。それらの各々の出力２
０、２１、２２、２３は組合わせ論理回路Ｌａ（０）、
Ｌａ（１）、Ｌａ（２）、Ｌａ（３）の入力信号とな
る。組合わせ論理回路Ｌａの他の入力信号Ｌａｄ
（０）、Ｌａｄ（１）、Ｌａｄ（２）、Ｌａｄ（３）は
本回路内、外部からの任意の信号である。組合わせ論理
回路Ｌａの出力２４、２５、２６、２７はそれぞれ次段
のレジスタ回路ＲＥＧｂ（０）、ＲＥＧｂ（１）、ＲＥ
Ｇｂ（２）、ＲＥＧｂ（３）の入力となる。１段目と同
様にその出力３０、３１、３２、３３は組合わせ論理回
路Ｌｂ（０）、Ｌｂ（１）、Ｌｂ（２）、Ｌｂ（３）に
対し他の任意の信号Ｌｂｄ（０）、Ｌｂｄ（１）、Ｌｂ
ｄ（２）、Ｌｂｄ（３）とともに入力される。組合わせ
論理回路Ｌｂの出力３４、３５、３６、３７はそれぞれ
ＲＥＧｃ（０）、ＲＥＧｃ（１）、ＲＥＧｃ（２）、Ｒ
ＥＧｃ（３）に入力され、出力４０、４１、４２、４３
として出力される。また、パイプライン構成部の各段、
各ビットのレジスタ回路ＲＥＧａ（０）〜ＲＥＧａ
（３）、ＲＥＧｂ（０）〜ＲＥＧｂ（３）、ＲＥＧｃ
（０）〜ＲＥＧｃ（３）はそれぞれパイプライン制御信
号生成部からの出力信号０７、０８、０９に接続され、
制御される。出力４０、４１、４２、４３はそれぞれＲ
ＥＧｃ′（０）、ＲＥＧｃ′（１）、ＲＥＧｃ′
（２）、ＲＥＧｃ′（３）の入力として接続され、その
出力は４５、４６、４７、４８の端子に接続されてい
る。また、ＲＥＧｃ′（０）〜ＲＥＧｃ′（３）はパイ
プライン制御信号生成部においてクロック信号ＣＬＫを
入力とするインバータ回路の出力ＣＬＫＢにより制御さ
れるよう接続されている。尚、ＲＥＧｃ′（０）、ＲＥ
Ｇｃ′（１）、ＲＥＧｃ′（２）、ＲＥＧｃ′（３）は
従来例との出力タイミングを一致させる目的で、他と同
一レジスタ回路を配置している。

【００２０】次に遅延検出回路ＤＤ、制御信号生成回路
ＰＧおよびレジスタ回路ＲＥＧの個々の回路について説
明する。

【００２１】遅延検出回路ＤＤは、図２に示すようにラ
ッチ回路と排他論理和の反転回路（ＥＮＯＲ）を持つ。
初段のラッチ回路は第１および第２の入力端子からの信
号を入力とし第１の出力端子に信号を出力する。第２の
出力端子には第１の入力信号と第１の出力信号のＥＮＯ
Ｒの出力となるよう接続されている。

【００２２】ここで、遅延検出回路ＤＤａでの第１の入
力端子は図１における００に、第２の入力端子はＣＬＫ
に、第１の出力端子は０２に、第２の出力端子は０１に
接続される。遅延検出回路ＤＤｂ、ＤＤｃも図２におい
て遅延検出回路ＤＤａと同一の回路であり、遅延検出回
路ＤＤｂでの第１の入力端子は図１における００に、第
２の入力端子はＣＬＫに、第１の出力端子は０４に、第
２の出力端子は０３に接続される。遅延検出回路ＤＤｃ
での第１の入力端子は図１における００に、第２の入力
端子はＣＬＫに、第１の出力端子は０６に、第２の出力
端子は０５にそれぞれ接続されている。

【００２３】制御信号生成回路ＰＧは、図３に示すよう
に論理積（ＡＮＤ）回路を持つ。第１と第２の入力端子
から２つの信号をＮＡＮＤ入力とし、出力端子に信号を
出力する。

【００２４】制御信号生成回路ＰＧａでの第１の入力端
子は図１におけるＣＬＫに、第２の入力端子は０１に、
出力端子は０７に接続される。制御信号生成回路ＰＧ
ｂ、ＰＧｃも図３において制御信号生成回路ＰＧａと同
一の回路であり、制御信号生成回路ＰＧｂでの第１の入
力端子は図１におけるＣＬＫに、第２の入力端子は０３
に、出力端子は０８に接続される。制御信号生成回路Ｐ
Ｇｃでの第１の入力端子は図１におけるＣＬＫに、第２
の入力端子は０５に、出力端子は０９にそれぞれ接続さ
れている。

【００２５】レジスタ回路ＲＥＧは、図４に示すように
ラッチ回路と否定（ＮＯＴ）回路を持つ。初段のラッチ
回路は第１および第２の入力端子からの信号を入力と
し、ラッチ回路の出力はＮＯＴ回路に接続され、ＮＯＴ
回路の出力が出力端子に接続される。

【００２６】ここで、レジスタ回路ＲＥＧａ（０）、Ｒ
ＥＧａ（１）、ＲＥＧａ（２）、ＲＥＧａ（３）の各第
１の入力端子は図１における１０、１１、１２、１３に
それぞれ接続され、各第２の入力端子は０７に接続され
る。レジスタ回路ＲＥＧａ（０）、ＲＥＧａ（１）、Ｒ
ＥＧａ（２）、ＲＥＧａ（３）の各出力端子は２０、２
１、２２、２３にそれぞれ接続される。レジスタ回路Ｒ
ＥＧｂ、ＲＥＧｃもレジスタ回路ＲＥＧａと同一の回路
であり、レジスタ回路ＲＥＧｂ（０）、ＲＥＧｂ
（１）、ＲＥＧｂ（２）、ＲＥＧｂ（３）の各第１の入
力端子は図１における２４、２５、２６、２７にそれぞ
れ接続され、各第２の入力端子は０８に接続される。レ
ジスタ回路ＲＥＧｂ（０）、ＲＥＧｂ（１）、ＲＥＧｂ
（２）、ＲＥＧｂ（３）の各出力端子は３０、３１、３
２、３３にそれぞれ接続される。またレジスタ回路ＲＥ
Ｇｃ（０）、ＲＥＧｃ（１）、ＲＥＧｃ（２）、ＲＥＧ
ｃ（３）の各第１の入力端子は図１における３４、３
５、３６、３７にそれぞれ接続され、各第２の入力端子
は０９に接続される。レジスタ回路ＲＥＧｃ（０）、Ｒ
ＥＧｃ（１）、ＲＥＧｃ（２）、ＲＥＧｃ（３）の各出
力端子は４０、４１、４２、４３にそれぞれ接続され
る。さらに、レジスタ回路ＲＥＧｃ′（０）、ＲＥＧ
ｃ′（１）、ＲＥＧｃ′（２）、ＲＥＧｃ′（３）の各
第１の入力端子は図１における４０、４１、４２、４３
にそれぞれ接続され、各第２の入力端子はクロック信号
ＣＬＫの反転信号であるＣＬＫＢに接続される。レジス
タ回路ＲＥＧｃ′（０）、ＲＥＧｃ′（１）、ＲＥＧ
ｃ′（２）、ＲＥＧｃ′（３）の各出力端子は４５、４
６、４７、４８にそれぞれ接続される。

【００２７】（実施例の動作）上記回路における動作を
図５に示すタイムチャートを用いて説明する。尚、各ビ
ットの回路動作においてはほぼ０ビット目と同様である
ことより、０ビット目の回路についてのみ説明する。

【００２８】図５において、クロック信号ＣＬＫがＬｏ
ｗ期間、Ｈｉｇｈ，Ｌｏｗが交互に切り替わる外部信号
００を入力する。遅延検出回路ＤＤａにおいて、外部信
号００がクロック信号ＣＬＫのＬｏｗ期間にＬｏｗから
Ｈｉｇｈへと変化すると、出力０１は外部信号００の立
上がりに対しＥＮＯＲ回路の遅延ｔｅｎ分遅れてＬｏｗ
からＨｉｇｈへと変化する。

【００２９】制御信号生成回路ＰＧａ、ＰＧｂ、ＰＧｃ
の入力信号５１、５２、５３がともにＨｉｇｈである、
すなわちレジスタ回路ＲＥＧａ、ＲＥＧｂ、ＲＥＧｃへ
の書き込み許可時において、クロック信号ＣＬＫがＬｏ
ｗからＨｉｇｈへと変化すると、その立上がりに対しラ
ッチ分の遅延ｔｗ分遅れて出力０２がＨｉｇｈからＬｏ
ｗへと変化する。出力０１はこの出力０２の立下がりを
受けて、出力０２よりｔｅｎ分遅れてＨｉｇｈからＬｏ
ｗへと立下がる。この信号はＰＧａに入力され、その出
力０７は、クロック信号ＣＬＫの立上がりに対しＡＮＤ
回路の遅延ｔｃｇ分遅れてＬｏｗからＨｉｇｈへと立上
がり、出力０１の立下がりに対しｔｃｇだけ遅れて立下
がる。すなわち、出力０７は立上がりにおいてクロック
信号ＣＬＫ、立下がりにおいて出力０１に対しｔｃｇ分
遅れて、Ｈｉｇｈ期間ｔｎｃ分のパルスを発生する。

【００３０】次にクロック信号ＣＬＫのＬｏｗ期間に外
部信号００がＨｉｇｈからＬｏｗへ変化すると、出力０
１は外部信号００の立下がりに対しｔｅｎ遅れて立上が
り、出力０２はクロック信号ＣＬＫの立上がり後ｔｗ遅
れて立上がるため、出力０１は出力０２に対しｔｅｎ遅
れて立下がる。この時も出力０７は立上がりにおいてク
ロック信号ＣＬＫ、立下がりにおいて出力０１に対しｔ
ｃｇ分遅れてＨｉｇｈ期間ｔｎｃの同一パルスを発生す
る。その後もクロック信号ＣＬＫの周期毎に同一の遅延
を持つ、同一幅のパルスを生成する。これは遅延検出回
路ＤＤｂと制御信号生成回路ＰＧｂ、遅延検出回路ＤＤ
ｃと制御信号生成回路ＰＧｃも同一の回路を用いている
ことから、出力０８および出力０９においても同一のパ
ルスが生成される。

【００３１】パイプライン構成部において０ビット目の
入力信号１０はクロック信号ＣＬＫのＬｏｗ期間に変化
する。図５に示すように、１０の端子に信号１が入力す
ると、信号１は出力０７がＨｉｇｈとなると半ラッチ構
成のレジスタ回路ＲＥＧの遅延ｔｗ後にＲＥＧａ（０）
に取込まれ、ｔｉ後に出力２０として出力される。出力
２０は任意の組合わせ論理回路Ｌａ（０）を通過した
後、その回路遅延ｔｌａ分遅れて出力２４として出力さ
れる。この信号１は次の出力０８の立上がりからｔｗ後
にＲＥＧｂ（０）に取込まれ、ｔｉ後に出力３０として
出力される。出力３０は任意の組合わせ回路Ｌｂ（０）
を通過した後、その回路遅延ｔｌｂ分遅れて出力３４と
して出力される。この信号１は次の出力０９の立上がり
からｔｗ後にＲＥＧｃ（０）に取込まれ、ｔｉ後に出力
４０として出力される。出力４０はクロック信号ＣＬＫ
の反転信号ＣＬＫＢの立上がり後ｔｗ分遅れてＲＥＧ
ｃ′（０）に書込まれ、ｔｉ後に端子４５に出力され
る。すなわちクロック信号ＣＬＫの立下がりに対しＲＥ
Ｇｃ′（０）の遅延ｔｗ＋ｔｉだけ遅れて端子４５に出
力する。端子１０に対しては信号１以降クロック信号Ｃ
ＬＫのＬｏｗ期間毎に信号２、信号３、信号４とデータ
が次々と入力される。これらの場合も信号１同様、信号
２、信号３、信号４は各ステージで処理され入力から３
番目のクロック信号ＣＬＫに同期して信号２、信号３、
信号４と順序どおり端子４５に出力される。ここで、レ
ジスタ書き込み許可信号５１がＬｏｗの場合、ＰＧａの
出力０７はＬｏｗとなりＲＥＧａへの書き込みはでき
ず、前クロック時のデータを保持する。５２、５３がＬ
ｏｗの場合も同様にＰＧｂ、ＰＧｃの出力０８、０９は
それぞれＬｏｗとなりＲＥＧｂ、ＲＥＧｃへの書き込み
はできず、それぞれ前クロック時のデータを保持する。
また、５１、５２、５３はそれぞれ独立してＨｉｇｈ、
Ｌｏｗが変化し、ＲＥＧａ、ＲＥＧｂ、ＲＥＧｃのレジ
スタ列の書き込みを許可あるいは不許可にすることによ
り、パイプライン動作を制御している。

【００３２】次に上記本実施例による効果について説明
する。本実施例における第１の効果は、半ラッチ構成レ
ジスタ回路の使用した場合のデータ筒抜け防止である。

【００３３】その理由は、実施例にて説明したような回
路構成により動作する本件の回路について、図１、図
２、図３、図４、図５および図６においてレジスタ書込
み時間ｔｗ、ＥＮＯＲ回路遅延ｔｅｎ、ＡＮＤ回路遅延
ｔｃｇ、レジスタ回路出力インバータ遅延ｔｉ、遅延検
出信号幅ｔｎｃおよび任意の組合わせ論理回路遅延ｔｌ
ａ（またはｔｌｂ）には以下のような関係がある。

【００３４】 ｔｎｃ＝ｔｗ＋ｔｅｎ（＋ｔｃｇ−ｔｃｇ） ・・・（１） ここで、この回路について２つの条件について考える。
１点はレジスタ回路への書込み条件で、書込み遅延値に
対し制御信号幅が広くなければならない。すなわち、 ｔｎｃ＞ｔｗ ・・・（２） となる。もう一方が、データ筒抜け条件である。図１に
おいて、端子１０に入力したデータが、ｔｎｃのＨｉｇ
ｈ期間に３０の端子に達する場合である。つまり、１０
の変化と同時間に同じ値が３０に現れる。しかし、実際
にはｔｎｃの期間にＲＥＧｂ（０）のラッチの出力が変
化すると筒抜けとなるため、これが起こらないための条
件は ｔｎｃ≦ｔｌａ＋２ｔｗ＋ｔｉ ・・・（３） である。このことから、 ｔｗ＋ｔｅｎ≦ｔｌａ＋２ｔｗ＋ｔｉ ｔｅｎ≦ｔｌａ＋ｔｗ＋ｔｉ ここで、組合わせ論理回路の遅延ｔｌａ及びラッチによ
る遅延ｔｗを考慮しなくても良いためには、 ｔｅｎ≦ｔｉ ・・・（４） であればよい。

【００３５】また、動作スピードを向上させるためには
回路上の遅延値を最小に押さえたいことから、ｔｉは
（４）の条件での最小値が望ましい。すなわち、レジス
タ回路中のインバータ遅延ｔｉを遅延検出回路中のＥＮ
ＯＲ回路遅延ｔｅｎと同じ値（ｔｉ＝ｔｅｎ）にするこ
とにより、上記筒抜け条件を回避でき、半ラッチ構成の
レジスタ回路を用いた場合でも誤動作を防止することが
できる。

【００３６】第２の効果は、レイアウト（チップ）面積
を削減することができることである。その理由は、パイ
プライン構成部において、半ラッチ構成のレジスタ回路
を用いることができるため、従来例で示したようなマス
タ−スレーブ型のレジスタ回路に比べて素子数を減らす
ことができる。従来例に示したレジスタ回路の素子数が
１６トランジスタであるのに対し、本実施例におけるレ
ジスタ回路は１０個であり、約３７％の削減となる。例
えば前述した従来例でのレジスタ回路の面積は１００μ
ｍ² であるのに対し、本実施例での回路では６５０μｍ
² となる。これがそのパイプライン制御を受けるレジス
タ段数×データパスビット数分削減されることとなる。
仮に、６段パイプライン構成の回路において、パイプラ
イン制御を受けるレジスタが２０段、このデータパス部
のビット幅が６４ビットであるとすると０．４５ｍｍ²
の面積削減となる。この構成では大規模になるに従い、
面積削減比効果が向上する。

【００３７】第３の効果は、消費電力を削減することが
できることである。その理由は、クロック変化時毎に動
作するレジスタ部の素子を削減することによりスイッチ
ング時の電流を低減できる。例えば第２の効果であげた
例での回路構成の場合の電源電圧を５Ｖ、削減分の素子
の総容量を２．５ｐＦ、クロック周波数を１００ＭＨｚ
であるとすると削減分消費電流∂Ｉ＝ｆｃｖ＝１．２５
ｍＡの削減となる。それによると電力の低減∂Ｐ＝７．
５ｍＷ程度の低減ができる。この効果はクロック周波数
に比例して大きくなる。

【００３８】第４の効果はクロックスキューの低減によ
り安定した回路動作を実現できることである。その理由
は、各レジスタ制御段毎に遅延検出回路および制御信号
生成回路を用いていること、また同一のレジスタ回路を
パイプライン構成部内の回路に使用していることから、
配線遅延のバラツキやファンアウト数の均一化を行う。
このことにより各回路の相関的なレイアウト特性の相違
や容量負荷等のバラツキを押さえることが可能となり、
より安定した回路遅延の作り込みが可能となるためであ
る。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
半ラッチ構成レジスタ回路の使用した場合のデータ筒抜
けを防止することができる。また、レイアウト（チッ
プ）面積を削減することができる。また、消費電力を削
減することができる。さらに、クロックスキューの低減
により安定した回路動作を実現できる。

【図面の簡単な説明】

【図１】本発明の実施例でのパイプライン回路構成図で
ある。

【図２】実施例での遅延検出回路を示す図である。

【図３】実施例での制御信号生成回路を示す図である。

【図４】実施例でのレジスタ回路を示す図である。

【図５】実施例での回路動作を示すタイムチャートであ
る。

【図６】従来例でのパイプライン回路構成図である。

【図７】従来例でのバッファ回路を示す図である。

【図８】従来例でのレジスタ回路を示す図である。

【図９】従来例での回路動作を示すタイムチャートであ
る。

【符号の説明】

ＣＬＫ クロック信号 ＣＬＫＢ クロック反転信号 １，２，３，４ パイプライン実行データ ００ 遅延検出回路制御用信号 ０１，０３，０５ 遅延検出回路信号 ０２，０４，０６ 遅延検出回路ＥＮＯＲ入力信号 ０７〜０９ レジスタ回路制御信号 １０〜１３ パイプライン回路入力端子 ２０〜２３ ＲＥＧａ出力信号 ２４〜２７ Ｌａ出力信号 ３０〜３３ ＲＥＧｂ出力信号 ３４〜３７ Ｌｂ出力信号 ４０〜４３ ＲＥＧｃ出力信号 ４５〜４８ パイプライン回路出力端子 ５１，５２，５３ レジスタ回路への書き込み許可信
号 ＤＤａ，ＤＤｂ，ＤＤｃ 遅延検出回路 ＰＧａ，ＰＧｂ，ＰＧｃ 制御信号生成回路 ＲＥＧａ，ＲＥＧｂ，ＲＥＧｃ レジスタ回路 ｔｗ ラッチ書込み遅延時間 ｔｉ インバータ回路遅延時間 ｔｅｎ ＥＮＯＲ回路遅延時間 ｔｃｇ 制御信号生成回路遅延時間 ｔｎｃ 制御信号パルス幅 ｔｌａ，ｔｌｂ 組合わせ論理回路遅延時間 １０１〜１０６ レジスタ回路制御信号 １１０〜１１３ パイプライン入力端子 １２０〜１２３ ＲＧａ出力信号 １２４〜１２７ Ｌａ出力信号 １３０〜１３３ ＲＧｂ出力信号 １３４〜１３７ Ｌｂ出力信号 １４０〜１４３ パイプライン回路出力端子 ＣＧａ，ＣＧｂ，ＣＧｃ ＣＬＫバッファ回路 ＲＧａ，ＲＧｂ，ＲＧｃ レジスタ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38 G06F 1/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは整数）ビットのレジスタ回路を
   ｍ（ｍは整数）段有し、前記ｎビットのレジスタ回路の
   各段間を任意の組合せ論理回路を介し接続するか又は直
   接接続してなるパイプライン制御回路において、 第１のクロックとメインクロックとを入力し前記レジス
   タ回路を構成するラッチ回路と同等な遅延値のパルスを
   出力する遅延検出回路と、 前記遅延検出回路の出力である第２のクロックと前記メ
   インクロックとを入力とする制御信号発生回路と、を有
   し、 前記制御信号発生回路の出力を前記ｎビットのレジスタ
   回路のｍ段のうち上位段のｍ−１段に供給し、最下位段
   のｎビットのレジスタ回路は前記メインクロックの反転
   信号を供給することを特徴とするパイプライン制御回
   路。
2. 【請求項２】 請求項１記載のパイプライン制御回路に
   おいて、前記遅延検出回路および前記制御信号発生回路
   を、前記ｎビットのレジスタ回路ｍ段のうち上位段のｍ
   −１段に対しおのおの設け、前記制御信号発生回路の出
   力をレジスタ回路の書き込み制御信号として用いること
   を特徴とするパイプライン制御回路。
3. 【請求項３】 請求項１記載のパイプライン制御回路に
   おいて、 前記遅延検出回路は、前記レジスタを構成するラッチと
   同一の遅延値を持つラッチに、前記メインクロックのＬ
   ｏｗ期間毎に立ち上がりと立ち下がりを交互に繰り返す
   前記第１のクロックを入力し、前記メインクロックをラ
   ッチ信号とし、 前記第１のクロックと前記ラッチの出力とを入力とする
   排他的論理和の反転（Ｅ−ＮＯＲ）回路によりパルス生
   成する回路であることを特徴とするパイプライン制御回
   路。
4. 【請求項４】 請求項１記載のパイプライン制御回路に
   おいて、前記制御信号発生回路は前記第２のクロックと
   前記メインクロックとを論理合成し、かつイネーブル信
   号により制御され、前記レジスタ回路ｍ−１段のうち任
   意のレジスタ回路の書き込みを禁止できることを特徴と
   するパイプライン制御回路。