JP3063694B2 - ステートマシン制御回路 - Google Patents
ステートマシン制御回路Info
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- JP3063694B2 JP3063694B2 JP9219884A JP21988497A JP3063694B2 JP 3063694 B2 JP3063694 B2 JP 3063694B2 JP 9219884 A JP9219884 A JP 9219884A JP 21988497 A JP21988497 A JP 21988497A JP 3063694 B2 JP3063694 B2 JP 3063694B2
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Description
【０００１】
【発明の属する技術分野】本発明はステートマシン制御
回路に関し、特にメモリを除くＬＳＩ（Ｌａｒｇｅ Ｓ
ｃａｌｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）におけるステー
トマシン制御回路に関する。
回路に関し、特にメモリを除くＬＳＩ（Ｌａｒｇｅ Ｓ
ｃａｌｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）におけるステー
トマシン制御回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩの設計では、一般的に、Ｌ
ＳＩをいくつかの機能ブロックに分割し、各機能ブロッ
クをさらにデータパス部とステートマシン制御回路とに
分割して設計を行っている。このＬＳＩ設計におけるス
テートマシン制御回路としては、例えば、特開平２−２
８７６３２号公報に記載されているようなものがすでに
公知である。この公報に記載されたステートマシン制御
回路では、図４に示すように、現在のステート番号およ
び入力信号を論理回路２３に入力すると、論理回路２３
にインプリメントされた論理式により次のステート信号
およびそのステートでアクティブにすべき出力信号が計
算されて信号線ｇに出力される。クロック信号ＣＬＫが
印加され時間が１Ｔ進むと、信号線ｇは出力信号ラッチ
回路２４にラッチされ外部へ出力される。また、次のス
テート信号Ｓ２は、ステート番号ラッチ回路２５にラッ
チされ、現在のステートを示すステート番号Ｓ１として
出力される。
ＳＩをいくつかの機能ブロックに分割し、各機能ブロッ
クをさらにデータパス部とステートマシン制御回路とに
分割して設計を行っている。このＬＳＩ設計におけるス
テートマシン制御回路としては、例えば、特開平２−２
８７６３２号公報に記載されているようなものがすでに
公知である。この公報に記載されたステートマシン制御
回路では、図４に示すように、現在のステート番号およ
び入力信号を論理回路２３に入力すると、論理回路２３
にインプリメントされた論理式により次のステート信号
およびそのステートでアクティブにすべき出力信号が計
算されて信号線ｇに出力される。クロック信号ＣＬＫが
印加され時間が１Ｔ進むと、信号線ｇは出力信号ラッチ
回路２４にラッチされ外部へ出力される。また、次のス
テート信号Ｓ２は、ステート番号ラッチ回路２５にラッ
チされ、現在のステートを示すステート番号Ｓ１として
出力される。
【０００３】このようにしてステートマシン制御回路が
構成されるわけであるが、論理回路２３は、アンドゲー
ト，オアゲート等の基本素子の組合せで構成され、ＬＳ
Ｉにインプリメントされると、その論理を変更すること
はできない。
構成されるわけであるが、論理回路２３は、アンドゲー
ト，オアゲート等の基本素子の組合せで構成され、ＬＳ
Ｉにインプリメントされると、その論理を変更すること
はできない。
【０００４】
【発明が解決しようとする課題】第１の問題点は、ＬＳ
Ｉの設計にバグはつきものであり、データパス部および
ステートマシン制御回路に分割して設計した場合、ステ
ートマシン制御回路にバグが集中する傾向があるにもか
かわらず、論理回路２３はＬＳＩにインプリメントされ
た後は変更できないということである。このため、ＬＳ
Ｉにバグが出た場合、再設計（リワーク）が必要となっ
てしまう。
Ｉの設計にバグはつきものであり、データパス部および
ステートマシン制御回路に分割して設計した場合、ステ
ートマシン制御回路にバグが集中する傾向があるにもか
かわらず、論理回路２３はＬＳＩにインプリメントされ
た後は変更できないということである。このため、ＬＳ
Ｉにバグが出た場合、再設計（リワーク）が必要となっ
てしまう。
【０００５】第２の問題点は、ＬＳＩのリワークは費用
が高く、再設計開始からサンプル入手までの期間が数ヶ
月かかるということである。
が高く、再設計開始からサンプル入手までの期間が数ヶ
月かかるということである。
【０００６】本発明の目的は、ＬＳＩに内蔵されるステ
ートマシン制御回路を変更可能（フィールドプログラマ
ブル）とし、ステートマシン制御回路にバグが出た場合
でも、ＬＳＩの再設計（リワーク）の必要なしに論理を
変更し、ＬＳＩの設計期間を短縮できるようにしたステ
ートマシン制御回路を提供することにある。
ートマシン制御回路を変更可能（フィールドプログラマ
ブル）とし、ステートマシン制御回路にバグが出た場合
でも、ＬＳＩの再設計（リワーク）の必要なしに論理を
変更し、ＬＳＩの設計期間を短縮できるようにしたステ
ートマシン制御回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のステートマシン
制御回路は、次のステート番号およびそのステートで出
力すべき出力信号からなる状態遷移情報を格納するレジ
スタ群と、現在のステート番号および入力信号を入力し
前記レジスタ群のうちの次のステート番号の状態遷移情
報を格納するレジスタを選択するセレクト信号を出力す
る組合せ論理回路と、この組合せ論理回路からのセレク
ト信号に基づいて前記レジスタ群のうちの１つのレジス
タを選択し、その状態遷移情報を出力するセレクタと、
外部からの前記レジスタ群のレジスタに状態遷移情報を
書き込む書き込み手段とを備え、外部から前記レジスタ
群のうちの１つ以上のレジスタに状態遷移情報を書き込
むことによりインプリメントされる状態遷移を変更でき
ることを特徴とする。前記書き込み手段が、前記レジス
タ群の各レジスタに接続されたデータバス、あるいは前
記レジスタ群のうちの１つのレジスタに接続されたデー
タバスと、前記レジスタ群の各レジスタ間を接続するス
キャンパスとからなっていてもよい。
制御回路は、次のステート番号およびそのステートで出
力すべき出力信号からなる状態遷移情報を格納するレジ
スタ群と、現在のステート番号および入力信号を入力し
前記レジスタ群のうちの次のステート番号の状態遷移情
報を格納するレジスタを選択するセレクト信号を出力す
る組合せ論理回路と、この組合せ論理回路からのセレク
ト信号に基づいて前記レジスタ群のうちの１つのレジス
タを選択し、その状態遷移情報を出力するセレクタと、
外部からの前記レジスタ群のレジスタに状態遷移情報を
書き込む書き込み手段とを備え、外部から前記レジスタ
群のうちの１つ以上のレジスタに状態遷移情報を書き込
むことによりインプリメントされる状態遷移を変更でき
ることを特徴とする。前記書き込み手段が、前記レジス
タ群の各レジスタに接続されたデータバス、あるいは前
記レジスタ群のうちの１つのレジスタに接続されたデー
タバスと、前記レジスタ群の各レジスタ間を接続するス
キャンパスとからなっていてもよい。
【０００８】次のステート番号およびそのステートで出
力すべき出力信号からなる状態遷移情報を記憶するレジ
スタ群を有する。現在のステート番号および入力信号を
組合せ論理回路に入力すると、次にどのステートに進む
べきかを示すセレクト信号が出力され、セレクタにより
レジスタ群のうちの１つのレジスタが選択される。選択
されたレジスタの状態遷移情報は出力レジスタにラッチ
され、ステートマシン制御回路は次のステートに遷移す
る。ステートマシン制御回路にバグが発見された場合、
ＣＰＵからのライト命令によりレジスタ群のうちのいく
つかのレジスタをバグを回避する所望の状態遷移情報に
書き換えることにより、ＬＳＩのリワークなしにステー
トマシン制御回路の動作を変更することができる。
力すべき出力信号からなる状態遷移情報を記憶するレジ
スタ群を有する。現在のステート番号および入力信号を
組合せ論理回路に入力すると、次にどのステートに進む
べきかを示すセレクト信号が出力され、セレクタにより
レジスタ群のうちの１つのレジスタが選択される。選択
されたレジスタの状態遷移情報は出力レジスタにラッチ
され、ステートマシン制御回路は次のステートに遷移す
る。ステートマシン制御回路にバグが発見された場合、
ＣＰＵからのライト命令によりレジスタ群のうちのいく
つかのレジスタをバグを回避する所望の状態遷移情報に
書き換えることにより、ＬＳＩのリワークなしにステー
トマシン制御回路の動作を変更することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１０】図１は、本発明の第１の実施の形態に係る
ステートマシン制御回路の構成を示す回路ブロック図で
ある。本実施の形態に係るステートマシン制御回路は、
入力信号Ｓ１および現在のステート番号Ｓ２を入力しセ
レクト信号Ｓ３を出力する組合せ論理回路１と、セレク
ト信号Ｓ３に応じた入力を選択して出力するセレクタ２
と、セレクタ２の１１個の入力にそれぞれ接続された１
１個のレジスタ＃１〜＃１１からなるレジスタ群３と、
セレクタ２の出力に接続され現在のステート番号Ｓ２お
よび出力信号Ｓ４を出力する出力レジスタ４と、レジス
タ群３の各レジスタ＃１〜＃１１にＣＰＵ（図示せず）
からの状態遷移情報Ｓ５を書込み可能とするデータバス
５とから構成されている。
ステートマシン制御回路の構成を示す回路ブロック図で
ある。本実施の形態に係るステートマシン制御回路は、
入力信号Ｓ１および現在のステート番号Ｓ２を入力しセ
レクト信号Ｓ３を出力する組合せ論理回路１と、セレク
ト信号Ｓ３に応じた入力を選択して出力するセレクタ２
と、セレクタ２の１１個の入力にそれぞれ接続された１
１個のレジスタ＃１〜＃１１からなるレジスタ群３と、
セレクタ２の出力に接続され現在のステート番号Ｓ２お
よび出力信号Ｓ４を出力する出力レジスタ４と、レジス
タ群３の各レジスタ＃１〜＃１１にＣＰＵ（図示せず）
からの状態遷移情報Ｓ５を書込み可能とするデータバス
５とから構成されている。
【００１１】図２は、第１の実施の形態に係るステート
マシン制御回路を用いて実現する状態遷移の一例を示す
状態遷移図である。この状態遷移図では、ＩＤＬＥ，Ｔ
ＲＡＮＳ，ＦＬＵＳＨ，ＩＮＶ，Ｐ２ＭＥＲおよびＣ２
ＭＲＤの６つのステートがあり、各ステートで図示のよ
うな条件式が成立した場合または無条件に、他のステー
トに遷移するようになっている。なお、図１および図２
におけるステート名および条件式は、説明のために適宜
選定されたものである。
マシン制御回路を用いて実現する状態遷移の一例を示す
状態遷移図である。この状態遷移図では、ＩＤＬＥ，Ｔ
ＲＡＮＳ，ＦＬＵＳＨ，ＩＮＶ，Ｐ２ＭＥＲおよびＣ２
ＭＲＤの６つのステートがあり、各ステートで図示のよ
うな条件式が成立した場合または無条件に、他のステー
トに遷移するようになっている。なお、図１および図２
におけるステート名および条件式は、説明のために適宜
選定されたものである。
【００１２】出力レジスタ４は、８ビットのレジスタで
なり、現在のステート番号Ｓ２をビットフィールド０〜
２に格納し、出力信号Ｓ４をビットフィールド３〜７に
格納する。出力信号Ｓ４は、ＴＲＡＮＳ，ＦＬＵＳＨ，
ＩＮＶ，Ｐ２ＭＥＲおよびＣ２ＭＲＤの５本から構成さ
れ、出力レジスタ４のビット３はＴＲＡＮＳ、ビット４
はＦＬＵＳＨ、ビット５はＩＮＶ、ビット６はＰ２ＭＥ
Ｒ、ビット７はＣ２ＭＲＤにそれぞれアサインされてい
る。
なり、現在のステート番号Ｓ２をビットフィールド０〜
２に格納し、出力信号Ｓ４をビットフィールド３〜７に
格納する。出力信号Ｓ４は、ＴＲＡＮＳ，ＦＬＵＳＨ，
ＩＮＶ，Ｐ２ＭＥＲおよびＣ２ＭＲＤの５本から構成さ
れ、出力レジスタ４のビット３はＴＲＡＮＳ、ビット４
はＦＬＵＳＨ、ビット５はＩＮＶ、ビット６はＰ２ＭＥ
Ｒ、ビット７はＣ２ＭＲＤにそれぞれアサインされてい
る。
【００１３】出力信号ＴＲＡＮＳは、ステートマシンが
ＴＲＡＮＳステートになった場合にアクティブになる信
号である。
ＴＲＡＮＳステートになった場合にアクティブになる信
号である。
【００１４】出力信号ＦＬＵＳＨは、ステートマシンが
ＦＬＵＳＨステートになった場合にアクティブになる信
号である。
ＦＬＵＳＨステートになった場合にアクティブになる信
号である。
【００１５】出力信号ＩＮＶは、ステートマシンがＩＮ
Ｖステートになった場合にアクティブになる信号であ
る。
Ｖステートになった場合にアクティブになる信号であ
る。
【００１６】出力信号Ｐ２ＭＥＲは、ステートマシンが
Ｐ２ＭＥＲステートになった場合にアクティブになる信
号である。
Ｐ２ＭＥＲステートになった場合にアクティブになる信
号である。
【００１７】出力信号Ｃ２ＭＲＤは、ステートマシンが
Ｃ２ＭＲＤステートになった場合にアクティブになる信
号である。
Ｃ２ＭＲＤステートになった場合にアクティブになる信
号である。
【００１８】現在のステート番号Ｓ２については、ＩＤ
ＬＥステートのときに”０００”、ＴＲＡＮＳステート
のときに”００１”、ＦＬＵＳＨステートのときに”０
１０”、ＩＮＶステートのときに”０１１”、Ｐ２ＭＥ
Ｒステートのときに”１００”、Ｃ２ＭＲＤステートの
ときに”１０１”がそれぞれアサインされる。
ＬＥステートのときに”０００”、ＴＲＡＮＳステート
のときに”００１”、ＦＬＵＳＨステートのときに”０
１０”、ＩＮＶステートのときに”０１１”、Ｐ２ＭＥ
Ｒステートのときに”１００”、Ｃ２ＭＲＤステートの
ときに”１０１”がそれぞれアサインされる。
【００１９】組合せ論理回路１０１には、以下のような
論理がインプリメントされている。
論理がインプリメントされている。
【００２０】（１） 現在のステート信号Ｓ２が”００
０”でかつ条件式Ｃ２ＭＲＱが成立した場合、レジスタ
＃１を選択するセレクト信号Ｓ３を出力する。
０”でかつ条件式Ｃ２ＭＲＱが成立した場合、レジスタ
＃１を選択するセレクト信号Ｓ３を出力する。
【００２１】（２） 現在のステート信号Ｓ２が”００
０”でかつ条件式
０”でかつ条件式
【外１】 が成立した場合、レジスタ＃２を選択するセレクト信号
Ｓ３を出力する。
Ｓ３を出力する。
【００２２】（３） 現在のステート信号Ｓ２が”００
１”でかつ条件式（ＯＰＡＨＩＴ＋ＦＩＬＬＨＩＴ）＊
ＯＭＨＩＴが成立した場合、レジスタ＃３を選択するセ
レクト信号Ｓ３を出力する。
１”でかつ条件式（ＯＰＡＨＩＴ＋ＦＩＬＬＨＩＴ）＊
ＯＭＨＩＴが成立した場合、レジスタ＃３を選択するセ
レクト信号Ｓ３を出力する。
【００２３】（４） 現在のステート信号Ｓ２が”００
１”でかつ条件式（ＯＰＡＨＩＴ＋ＦＩＬＬＨＩＴ）＊
１”でかつ条件式（ＯＰＡＨＩＴ＋ＦＩＬＬＨＩＴ）＊
【外２】 が成立した場合、レジスタ＃４を選択するセレクト信号
Ｓ３を出力する。
Ｓ３を出力する。
【００２４】（５） 現在のステート信号Ｓ２が”００
１”でかつ条件式
１”でかつ条件式
【外３】 が成立した場合、レジスタ＃５を選択するセレクト信号
Ｓ３を出力する。
Ｓ３を出力する。
【００２５】（６） 現在のステート信号Ｓ２が”０１
０”でかつ条件式Ｐ２ＭＥＲＲＯＲ＊Ｐ２ＭＲＤが成立
した場合、レジスタ＃６を選択するセレクト信号Ｓ３を
出力する。
０”でかつ条件式Ｐ２ＭＥＲＲＯＲ＊Ｐ２ＭＲＤが成立
した場合、レジスタ＃６を選択するセレクト信号Ｓ３を
出力する。
【００２６】（７） 現在のステート信号Ｓ２が”０１
０”でかつ条件式
０”でかつ条件式
【外４】 ＊Ｐ２ＭＲＤ＊ＭＣＯＵＮＴＥＲ（０）＊ＭＣＯＵＮＴ
ＥＲ（１）が成立した場合、レジスタ＃７を選択するセ
レクト信号Ｓ３を出力する。
ＥＲ（１）が成立した場合、レジスタ＃７を選択するセ
レクト信号Ｓ３を出力する。
【００２７】（８） 現在のステート信号Ｓ２が”０１
０”でかつ条件式
０”でかつ条件式
【外５】 （＝その他）が成立した場合、レジスタ＃８を選択する
セレクト信号Ｓ３を出力する。
セレクト信号Ｓ３を出力する。
【００２８】（９） 現在のステート信号Ｓ２が”０１
１”の場合、レジスタ＃９を選択するセレクト信号Ｓ３
を出力する。
１”の場合、レジスタ＃９を選択するセレクト信号Ｓ３
を出力する。
【００２９】（１０） 現在のステート信号Ｓ２が”１
００”の場合、レジスタ＃１０を選択するセレクト信号
Ｓ３を出力する。
００”の場合、レジスタ＃１０を選択するセレクト信号
Ｓ３を出力する。
【００３０】（１１） 現在のステート信号Ｓ２が”１
０１”の場合、レジスタ＃１１を選択するセレクト信号
Ｓ３を出力する。
０１”の場合、レジスタ＃１１を選択するセレクト信号
Ｓ３を出力する。
【００３１】次に、レジスタ＃１〜１１について説明す
る。
る。
【００３２】レジスタ＃１は、条件式Ｃ２ＭＲＱが成立
した場合に、次に遷移すべきステートのステート番号お
よびそのステートで出力する出力信号からなる状態遷移
情報が記憶される。したがって、リセット時に”００１
１００００”がセットされる。
した場合に、次に遷移すべきステートのステート番号お
よびそのステートで出力する出力信号からなる状態遷移
情報が記憶される。したがって、リセット時に”００１
１００００”がセットされる。
【００３３】レジスタ＃２は、条件式
【外６】 が成立した場合に、次に遷移すべきステートのステート
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
００００００００”がセットされる。
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
００００００００”がセットされる。
【００３４】レジスタ＃３は、条件式（ＯＰＡＨＩＴ＋
ＦＩＬＬＨＩＴ）＊ＯＭＨＩＴが成立した場合に、次に
遷移すべきステートのステート番号およびそのステート
で出力する出力信号からなる状態遷移情報が記憶され
る。したがって、リセット時に”０１００１０００”が
セットされる。
ＦＩＬＬＨＩＴ）＊ＯＭＨＩＴが成立した場合に、次に
遷移すべきステートのステート番号およびそのステート
で出力する出力信号からなる状態遷移情報が記憶され
る。したがって、リセット時に”０１００１０００”が
セットされる。
【００３５】レジスタ＃４は、条件式（ＯＰＡＨＩ＋Ｆ
ＩＬＬＨＩＴ）＊
ＩＬＬＨＩＴ）＊
【外７】 が成立した場合に、次に遷移すべきステートのステート
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
０１１００１００”がセットされる。
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
０１１００１００”がセットされる。
【００３６】レジスタ＃５は、条件式
【外８】 が成立した場合に、次に遷移すべきステートのステート
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
００００００００”がセットされる。
番号およびそのステートで出力する出力信号からなる状
態遷移情報が記憶される。したがって、リセット時に”
００００００００”がセットされる。
【００３７】レジスタ＃６は、条件式Ｐ２ＭＥＲＲＯＲ
＊Ｐ２ＭＲＤが成立した場合に、次に遷移すべきステー
トのステート番号およびそのステートで出力する出力信
号からなる状態遷移情報が記憶される。したがって、リ
セット時に”１０００１００１０”がセットされる。
＊Ｐ２ＭＲＤが成立した場合に、次に遷移すべきステー
トのステート番号およびそのステートで出力する出力信
号からなる状態遷移情報が記憶される。したがって、リ
セット時に”１０００１００１０”がセットされる。
【００３８】レジスタ＃７は、条件式
【外９】 ＊Ｐ２ＭＲＤ＊ＭＣＯＵＮＴＥＲ（０）＊ＭＣＯＵＮＴ
ＥＲ（１）が成立した場合に、次に遷移すべきステート
のステート番号およびそのステートで出力する出力信号
からなる状態遷移情報が記憶される。したがって、リセ
ット時に”０１１００１００”がセットされる。
ＥＲ（１）が成立した場合に、次に遷移すべきステート
のステート番号およびそのステートで出力する出力信号
からなる状態遷移情報が記憶される。したがって、リセ
ット時に”０１１００１００”がセットされる。
【００３９】レジスタ＃８は、条件式
【外１０】 （＝その他）が成立した場合に、次に遷移すべきステー
トのステート番号およびそのステートで出力する出力信
号からなる状態遷移情報が記憶される。したがって、リ
セット時に”０１００１０００”がセットされる。
トのステート番号およびそのステートで出力する出力信
号からなる状態遷移情報が記憶される。したがって、リ
セット時に”０１００１０００”がセットされる。
【００４０】レジスタ＃９は、無条件に、次に遷移すべ
きステートのステート番号およびそのステートで出力す
る出力信号からなる状態遷移情報が記憶される。したが
って、リセット時に”００００００００”がセットされ
る。
きステートのステート番号およびそのステートで出力す
る出力信号からなる状態遷移情報が記憶される。したが
って、リセット時に”００００００００”がセットされ
る。
【００４１】レジスタ＃１０は、無条件に、次に遷移す
べきステートのステート番号およびそのステートで出力
する出力信号からなる状態遷移情報が記憶される。した
がって、リセット時に”１０１００００１”がセットさ
れる。
べきステートのステート番号およびそのステートで出力
する出力信号からなる状態遷移情報が記憶される。した
がって、リセット時に”１０１００００１”がセットさ
れる。
【００４２】レジスタ＃１１は、無条件に、次に遷移す
べきステートのステート番号およびそのステートで出力
する出力信号からなる状態遷移情報が記憶される。した
がって、リセット時に”００００００００”がセットさ
れる。
べきステートのステート番号およびそのステートで出力
する出力信号からなる状態遷移情報が記憶される。した
がって、リセット時に”００００００００”がセットさ
れる。
【００４３】次に、このように構成された第１の実施の
形態に係るステートマシン制御回路の動作について説明
する。
形態に係るステートマシン制御回路の動作について説明
する。
【００４４】電源投入時およびリセット時には、リセッ
ト信号ＲＥＳＥＴがアクティブになり、出力レジスタ４
はオール”０”にセットされ、レジスタ＃１〜レジスタ
＃１１はすでに説明した値にセットされる。
ト信号ＲＥＳＥＴがアクティブになり、出力レジスタ４
はオール”０”にセットされ、レジスタ＃１〜レジスタ
＃１１はすでに説明した値にセットされる。
【００４５】したがって、現在のステート番号Ｓ２は、
ＩＤＬＥステート”０００”を示すことになる。この状
態において、入力信号Ｃ２ＭＲＱが”０”の場合、状態
遷移図では、次のステートもＩＤＬＥステート”００
０”となることがわかる。このとき、ステートマシン制
御回路では、組合せ論理回路１内の論理（２）が有効と
なり、セレクト信号Ｓ３にはレジスタ＃２を選択する信
号が出力される。
ＩＤＬＥステート”０００”を示すことになる。この状
態において、入力信号Ｃ２ＭＲＱが”０”の場合、状態
遷移図では、次のステートもＩＤＬＥステート”００
０”となることがわかる。このとき、ステートマシン制
御回路では、組合せ論理回路１内の論理（２）が有効と
なり、セレクト信号Ｓ３にはレジスタ＃２を選択する信
号が出力される。
【００４６】セレクタ２は、セレクト信号Ｓ３に基づき
レジスタ＃２の状態遷移情報”００００００００”を出
力し、出力レジスタ４の入力に伝える。
レジスタ＃２の状態遷移情報”００００００００”を出
力し、出力レジスタ４の入力に伝える。
【００４７】出力レジスタ４は、クロック信号ＣＬＫの
立ち上がりエッジでセレクタ２の出力信号”０００００
０００”をラッチし、現在のステート番号Ｓ３および出
力信号Ｓ４に伝える。このように、ラッチ動作により、
次のステートがＩＤＬＥステート”０００”に遷移した
ことが理解できる。
立ち上がりエッジでセレクタ２の出力信号”０００００
０００”をラッチし、現在のステート番号Ｓ３および出
力信号Ｓ４に伝える。このように、ラッチ動作により、
次のステートがＩＤＬＥステート”０００”に遷移した
ことが理解できる。
【００４８】ＩＤＬＥステート”０００”において、入
力信号Ｃ２ＭＲＱが”１”の場合、状態遷移図では、次
のステートはＴＲＡＮＳステート”００１”となること
がわかる。このとき、ステートマシン制御回路では、組
合せ論理回路１内の論理（１）が有効となり、セレクト
信号Ｓ３にはレジスタ＃１を選択する信号が出力され
る。
力信号Ｃ２ＭＲＱが”１”の場合、状態遷移図では、次
のステートはＴＲＡＮＳステート”００１”となること
がわかる。このとき、ステートマシン制御回路では、組
合せ論理回路１内の論理（１）が有効となり、セレクト
信号Ｓ３にはレジスタ＃１を選択する信号が出力され
る。
【００４９】セレクタ２は、セレクト信号Ｓ３に基づき
レジスタ＃１の状態遷移情報”００１１００００”を出
力し、出力レジスタ４に伝える。
レジスタ＃１の状態遷移情報”００１１００００”を出
力し、出力レジスタ４に伝える。
【００５０】出力レジスタ４は、クロック信号ＣＬＫの
立ち上がりエッジでセレクタ２の出力信号”００１１０
０００”をラッチし、現在のステート番号Ｓ２”００
１”および出力信号Ｓ４”００００”に伝える。このよ
うに、ラッチ動作により、次のステートがＴＲＡＮＳス
テート”００１”に遷移したことが理解できる。
立ち上がりエッジでセレクタ２の出力信号”００１１０
０００”をラッチし、現在のステート番号Ｓ２”００
１”および出力信号Ｓ４”００００”に伝える。このよ
うに、ラッチ動作により、次のステートがＴＲＡＮＳス
テート”００１”に遷移したことが理解できる。
【００５１】図２の他のステートにおける状態遷移も全
く同様であるので、その詳しい説明を省略する。
く同様であるので、その詳しい説明を省略する。
【００５２】以上が通常動作の説明であるが、第１の実
施の形態に係るステートマシン制御回路の特徴であるバ
グ発生時のバグ回避メカニズムを、以下に説明する。
施の形態に係るステートマシン制御回路の特徴であるバ
グ発生時のバグ回避メカニズムを、以下に説明する。
【００５３】例えば、図２の状態遷移図においてバグが
発見され、ＩＤＬＥステートからＴＲＡＮＳステートに
遷移するところを、ＩＤＬＥステートからＣ２ＭＲＤス
テートに遷移させるように変更したいと仮定する。
発見され、ＩＤＬＥステートからＴＲＡＮＳステートに
遷移するところを、ＩＤＬＥステートからＣ２ＭＲＤス
テートに遷移させるように変更したいと仮定する。
【００５４】この場合、ＣＰＵで走行するソフトウェア
からデータバス５を経由してレジスタ＃１に状態遷移情
報Ｓ５”１０１００００１”を書き込む。
からデータバス５を経由してレジスタ＃１に状態遷移情
報Ｓ５”１０１００００１”を書き込む。
【００５５】こうすると、ＩＤＬＥステート”０００”
において条件式Ｃ２ＭＲＱが”１”の場合、組合せ論理
回路１内の論理（１）によりセレクト信号Ｓ３にレジス
タ＃１を選択する信号が出力される。
において条件式Ｃ２ＭＲＱが”１”の場合、組合せ論理
回路１内の論理（１）によりセレクト信号Ｓ３にレジス
タ＃１を選択する信号が出力される。
【００５６】セレクタ２は、セレクト信号Ｓ３に基づい
てレジスタ＃１の状態遷移情報”１０１００００１”を
出力し、出力レジスタ４の入力に伝える。
てレジスタ＃１の状態遷移情報”１０１００００１”を
出力し、出力レジスタ４の入力に伝える。
【００５７】出力レジスタ４は、クロック信号ＣＬＫの
立ち上がりエッジでセレクタ２の出力信号”１０１００
００１”をラッチし、現在のステート番号Ｓ２”１０
１”および出力信号Ｓ４”００００１”に伝える。この
ように、ラッチ動作により、次のステートがＣ２ＭＲＤ
ステート”１０１”に遷移したことが理解できる。
立ち上がりエッジでセレクタ２の出力信号”１０１００
００１”をラッチし、現在のステート番号Ｓ２”１０
１”および出力信号Ｓ４”００００１”に伝える。この
ように、ラッチ動作により、次のステートがＣ２ＭＲＤ
ステート”１０１”に遷移したことが理解できる。
【００５８】次に、本発明の第２の実施の形態につい
て、図３を参照して詳細に説明する。
て、図３を参照して詳細に説明する。
【００５９】図３は、本発明の第２の実施の形態に係る
ステートマシン制御回路の構成を示す回路ブロック図で
ある。第２の実施の形態に係るステートマシン制御回路
において、組合せ論理回路１，セレクタ２および出力レ
ジスタ４の構成および動作は、図１に示した第１の実施
の形態に係るステートマシン制御回路における対応する
部分と全く同様であるので、対応する部分には同一符号
を付してその詳しい説明を省略する。
ステートマシン制御回路の構成を示す回路ブロック図で
ある。第２の実施の形態に係るステートマシン制御回路
において、組合せ論理回路１，セレクタ２および出力レ
ジスタ４の構成および動作は、図１に示した第１の実施
の形態に係るステートマシン制御回路における対応する
部分と全く同様であるので、対応する部分には同一符号
を付してその詳しい説明を省略する。
【００６０】第１の実施の形態に係るステートマシン制
御回路では、レジスタ群３の各レジスタ＃１〜レジスタ
＃１１にＣＰＵからのデータバス５がそれぞれ接続され
ていたが、第２の実施の形態に係るステートマシン制御
回路では、ＣＰＵからのデータバス５がレジスタ＃１に
のみ接続され、その他のレジスタ＃１〜レジスタ＃１１
は１ビット幅のスキャンパス６により接続されている。
御回路では、レジスタ群３の各レジスタ＃１〜レジスタ
＃１１にＣＰＵからのデータバス５がそれぞれ接続され
ていたが、第２の実施の形態に係るステートマシン制御
回路では、ＣＰＵからのデータバス５がレジスタ＃１に
のみ接続され、その他のレジスタ＃１〜レジスタ＃１１
は１ビット幅のスキャンパス６により接続されている。
【００６１】通常、スキャンパスは、ＬＳＩテスト時の
故障検出率を向上させるために採用されることが多い
が、第２の実施の形態に係るステートマシン制御回路で
は、これを流用し、ＣＰＵからレジスタ＃１〜レジスタ
＃１１へのライトにも使用している。
故障検出率を向上させるために採用されることが多い
が、第２の実施の形態に係るステートマシン制御回路で
は、これを流用し、ＣＰＵからレジスタ＃１〜レジスタ
＃１１へのライトにも使用している。
【００６２】次に、このように構成された第２の実施の
形態に係るステートマシン制御回路の動作について説明
する。
形態に係るステートマシン制御回路の動作について説明
する。
【００６３】レジスタ＃１〜レジスタ＃１１への書き込
み以外の動作については、第１の実施の形態に係るステ
ートマシン制御回路の場合と全く同様であるので、その
詳しい説明を省略する。
み以外の動作については、第１の実施の形態に係るステ
ートマシン制御回路の場合と全く同様であるので、その
詳しい説明を省略する。
【００６４】次に、ＣＰＵからレジスタ＃１〜レジスタ
＃１１へ状態遷移情報Ｓ５を書き込む際の動作を、レジ
スタ＃５への書き込み動作を一例として説明する。
＃１１へ状態遷移情報Ｓ５を書き込む際の動作を、レジ
スタ＃５への書き込み動作を一例として説明する。
【００６５】まず、スキャン動作によりスキャンパス６
を通してレジスタ＃５の状態遷移情報をレジスタ＃１に
シフトする。次に、ＣＰＵからデータバス５を用いてレ
ジスタ＃１にレジスタ＃５に書き込むべき状態遷移情報
Ｓ５を書き込む。最後に、スキャン動作によりスキャン
パス６を通してレジスタ＃１の状態遷移情報をレジスタ
＃５にシフトする。
を通してレジスタ＃５の状態遷移情報をレジスタ＃１に
シフトする。次に、ＣＰＵからデータバス５を用いてレ
ジスタ＃１にレジスタ＃５に書き込むべき状態遷移情報
Ｓ５を書き込む。最後に、スキャン動作によりスキャン
パス６を通してレジスタ＃１の状態遷移情報をレジスタ
＃５にシフトする。
【００６６】以上の動作により、レジスタ＃１〜４，レ
ジスタ＃６〜１１は元の状態遷移情報のままで、レジス
タ＃５の状態遷移情報が新しい値に書き換えられる。
ジスタ＃６〜１１は元の状態遷移情報のままで、レジス
タ＃５の状態遷移情報が新しい値に書き換えられる。
【００６７】なお、上記第１および第２の実施の形態で
は、状態遷移情報Ｓ５を８ビット（現在のステート番号
Ｓ２を３ビット、出力信号Ｓ４を５ビット）としたが、
これらのビット幅が適宜変更可能であることはいうまで
もない。
は、状態遷移情報Ｓ５を８ビット（現在のステート番号
Ｓ２を３ビット、出力信号Ｓ４を５ビット）としたが、
これらのビット幅が適宜変更可能であることはいうまで
もない。
【００６８】また、レジスタ群３のレジスタ数をレジス
タ＃１〜＃１１の１１個としたが、レジスタの数は状態
遷移図のステート数等に応じて適宜選定可能であること
はいうまでもない。
タ＃１〜＃１１の１１個としたが、レジスタの数は状態
遷移図のステート数等に応じて適宜選定可能であること
はいうまでもない。
【００６９】
【発明の効果】第１の効果は、ステートマシン制御回路
をＬＳＩにインプリメントした場合、ＬＳＩをリワーク
せずにＣＰＵからのライト命令のみで状態遷移を変更す
ることが可能となることである。このため、従来はＬＳ
Ｉのリワークには１ヶ月以上の時間がかかっていたが、
リワーク回数を大幅に減らすことが可能となり、ＬＳＩ
の開発期間を短縮できる。
をＬＳＩにインプリメントした場合、ＬＳＩをリワーク
せずにＣＰＵからのライト命令のみで状態遷移を変更す
ることが可能となることである。このため、従来はＬＳ
Ｉのリワークには１ヶ月以上の時間がかかっていたが、
リワーク回数を大幅に減らすことが可能となり、ＬＳＩ
の開発期間を短縮できる。
【図１】本発明の第１の実施の形態に係るステートマシ
ン制御回路の構成を表す回路ブロック図である。
ン制御回路の構成を表す回路ブロック図である。
【図２】第１の実施の形態に係るステートマシン制御回
路を用いて実現する状態遷移の一例を示す状態遷移図で
ある。
路を用いて実現する状態遷移の一例を示す状態遷移図で
ある。
【図３】本発明の第２の実施の形態に係るステートマシ
ン制御回路の構成を表す回路ブロック図である。
ン制御回路の構成を表す回路ブロック図である。
【図４】従来のステートマシン制御回路の説明図であ
る。
る。
１ 組合せ論理回路 ２ セレクタ ３ レジスタ群 ４ 出力レジスタ ５ データバス ６ スキャンパス Ｓ１ 入力信号 Ｓ２ 現在のステート番号 Ｓ３ セレクト信号 Ｓ４ 出力信号 Ｓ５ 状態遷移情報 ＃１〜＃１１ レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 9/30 - 9/355 G05B 19/04 - 19/05
Claims (4)
- 【請求項１】 次のステート番号およびそのステートで
出力すべき出力信号からなる状態遷移情報を格納するレ
ジスタ群と、 現在のステート番号および入力信号を入力し前記レジス
タ群のうちの次のステート番号の状態遷移情報を格納す
るレジスタを選択するセレクト信号を出力する組合せ論
理回路と、 この組合せ論理回路からのセレクト信号に基づいて前記
レジスタ群のうちの１つのレジスタを選択し、その状態
遷移情報を出力するセレクタと、 外部からの前記レジスタ群のレジスタに状態遷移情報を
書き込む書き込み手段とを備え、 外部から前記レジスタ群のうちの１つ以上のレジスタに
状態遷移情報を書き込むことによりインプリメントされ
る状態遷移を変更できることを特徴とするステートマシ
ン制御回路。 - 【請求項２】 前記書き込み手段が、前記レジスタ群の
各レジスタに接続されたデータバスでなる請求項１記載
のステートマシン制御回路。 - 【請求項３】 前記書き込み手段が、前記レジスタ群の
うちの１つのレジスタに接続されたデータバスと、前記
レジスタ群の各レジスタ間を接続するスキャンパスとか
らなる請求項１記載のステートマシン制御回路。 - 【請求項４】 前記状態遷移情報が８ビットでなり、そ
のうちの３ビットがステート番号で、残り５ビットが出
力信号である請求項１ないし３記載のステートマシン制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219884A JP3063694B2 (ja) | 1997-07-31 | 1997-07-31 | ステートマシン制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219884A JP3063694B2 (ja) | 1997-07-31 | 1997-07-31 | ステートマシン制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153216A JPH1153216A (ja) | 1999-02-26 |
| JP3063694B2 true JP3063694B2 (ja) | 2000-07-12 |
Family
ID=16742570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219884A Expired - Fee Related JP3063694B2 (ja) | 1997-07-31 | 1997-07-31 | ステートマシン制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5977209B2 (ja) * | 2013-07-18 | 2016-08-24 | 日本電信電話株式会社 | ステートマシン回路 |
-
1997
- 1997-07-31 JP JP9219884A patent/JP3063694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1153216A (ja) | 1999-02-26 |
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Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
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