JP2546228B2 - 選択回路 - Google Patents
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- JP2546228B2 JP2546228B2 JP60288195A JP28819585A JP2546228B2 JP 2546228 B2 JP2546228 B2 JP 2546228B2 JP 60288195 A JP60288195 A JP 60288195A JP 28819585 A JP28819585 A JP 28819585A JP 2546228 B2 JP2546228 B2 JP 2546228B2
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- circuit
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- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、選択回路に関し、特に選択同期時刻に入力
信号を選択する制御信号が確定していなくても、誤動作
することなく、高速動作が可能な選択回路に関するもの
である。
信号を選択する制御信号が確定していなくても、誤動作
することなく、高速動作が可能な選択回路に関するもの
である。
多数の入力線から導入されてくるデータをコントロー
ル信号により選択し、１本の出力線に送り出す選択回路
（あるいは、マルチプレクサ）は、従来より処理装置等
の種々の場所に設けられている（例えば、1963年10月１
日産報出版（株）発行，渡辺弘之著「やさしい電子計算
機（ハードウエア編）」pp.130参照）。このように、複
数個の外部入力信号から１つの信号を選択して出力する
選択回路には、外部入力信号から１つを選択するモード
の他に、何も選択しない（無選択）というモードを持つ
ていることがある。その場合、選択回路の出力の先にラ
ツチ回路等の前周期のデータを保持する回路が存在し、
そのデータを出力しているような回路形態が多数存在し
ている。
ル信号により選択し、１本の出力線に送り出す選択回路
（あるいは、マルチプレクサ）は、従来より処理装置等
の種々の場所に設けられている（例えば、1963年10月１
日産報出版（株）発行，渡辺弘之著「やさしい電子計算
機（ハードウエア編）」pp.130参照）。このように、複
数個の外部入力信号から１つの信号を選択して出力する
選択回路には、外部入力信号から１つを選択するモード
の他に、何も選択しない（無選択）というモードを持つ
ていることがある。その場合、選択回路の出力の先にラ
ツチ回路等の前周期のデータを保持する回路が存在し、
そのデータを出力しているような回路形態が多数存在し
ている。
第10図は、従来の選択回路とその周辺回路の構成図で
あり、第11図は第10図において、誤動作する可能性があ
るタイミングチヤート、第12図は第10図において、誤動
作を防止するためのタイミングチヤートである。第10図
において、104は選択回路、105は選択回路の出力S108の
先に設けられたデータ保持回路を含む回路、106は入力
信号群C110,C111,・・・・・C1nをデコードして、選択
回路104の制御信号C109をクロツク信号CLKで同期して出
力するための理論回路である。
あり、第11図は第10図において、誤動作する可能性があ
るタイミングチヤート、第12図は第10図において、誤動
作を防止するためのタイミングチヤートである。第10図
において、104は選択回路、105は選択回路の出力S108の
先に設けられたデータ保持回路を含む回路、106は入力
信号群C110,C111,・・・・・C1nをデコードして、選択
回路104の制御信号C109をクロツク信号CLKで同期して出
力するための理論回路である。
第10図においては、第11図に示すように、入力信号C1
10,C111,・・・C1nの入力時期がクロツク信号CLKと同じ
時期であるとき、回路遅延等の要因によるハザードが制
御信号C109に生じ、これによつて選択回路104は同期の
初期に一時的な誤動作を起こす可能性がある。そのため
に、短期間であるが、誤つた出力201,202が選択出力S10
8と、出力信号 に現われることになる。この誤つた出力は、制御信号C1
09が安定した時点204で、正しい出力によつて通常は打
ち消される。しかし、無選択のモードを持つ選択回路で
は、正しい制御モードが無選択であつた場合には、上述
のような同期初期の誤出力を打ち消す出力がないため、
誤つたデータが保持されたままとなり、前周期の状態を
回復することができない。
10,C111,・・・C1nの入力時期がクロツク信号CLKと同じ
時期であるとき、回路遅延等の要因によるハザードが制
御信号C109に生じ、これによつて選択回路104は同期の
初期に一時的な誤動作を起こす可能性がある。そのため
に、短期間であるが、誤つた出力201,202が選択出力S10
8と、出力信号 に現われることになる。この誤つた出力は、制御信号C1
09が安定した時点204で、正しい出力によつて通常は打
ち消される。しかし、無選択のモードを持つ選択回路で
は、正しい制御モードが無選択であつた場合には、上述
のような同期初期の誤出力を打ち消す出力がないため、
誤つたデータが保持されたままとなり、前周期の状態を
回復することができない。
そこで、従来の選択回路においては、第12図に示すよ
うに、論理回路106への入力信号群C110,C111,・・・,C1
1nをクロツクCLKの同期時期より前に入力し、論理回路1
06の遷移が終了してからクロツクCLKで同期し、ハザー
ドの発生を防ぐことにより、選択回路の誤動作を防止し
て、無選択モード時も正しい動作を確保している。
うに、論理回路106への入力信号群C110,C111,・・・,C1
1nをクロツクCLKの同期時期より前に入力し、論理回路1
06の遷移が終了してからクロツクCLKで同期し、ハザー
ドの発生を防ぐことにより、選択回路の誤動作を防止し
て、無選択モード時も正しい動作を確保している。
しかし、第12図に示す対策をとることにより、次のよ
うな問題が発生する。その第１は、前述の対策を実現す
るため、入力信号群C110,C111,・・・C11nをクロツクCL
Kより前に確定させようとすると、これらの入力信号群
を生成する回路を高速に動作させる必要があり、従つて
これらの部分の回路設計の負担が非常に大きくなること
である。また、第２は、クロツク信号CLKの方を入力信
号群より遅延させることで対処しようとすると、他の回
路部との信号周期の関係上、全体のクロツクもそれに合
せて発生させなければならず、クロツクの遅延が不要な
回路部もクロツクの遅延をさせなければならないという
不都合が生ずることである。第３は、入力信号群C110〜
C11nとクロツク信号CLKとの間の時間差は、プロセス、
素子等の遅延のバラツキも見込んで十分な余裕を持たせ
て設計する必要があることである。これらの問題によつ
て、従来の選択回路では、高速動作を目標とした回路設
計が非常に困難となり、設計上の障害となつている。
うな問題が発生する。その第１は、前述の対策を実現す
るため、入力信号群C110,C111,・・・C11nをクロツクCL
Kより前に確定させようとすると、これらの入力信号群
を生成する回路を高速に動作させる必要があり、従つて
これらの部分の回路設計の負担が非常に大きくなること
である。また、第２は、クロツク信号CLKの方を入力信
号群より遅延させることで対処しようとすると、他の回
路部との信号周期の関係上、全体のクロツクもそれに合
せて発生させなければならず、クロツクの遅延が不要な
回路部もクロツクの遅延をさせなければならないという
不都合が生ずることである。第３は、入力信号群C110〜
C11nとクロツク信号CLKとの間の時間差は、プロセス、
素子等の遅延のバラツキも見込んで十分な余裕を持たせ
て設計する必要があることである。これらの問題によつ
て、従来の選択回路では、高速動作を目標とした回路設
計が非常に困難となり、設計上の障害となつている。
本発明の目的は、このような従来の問題を改善し、ど
んな場合にも必ず正しい選択信号を出力させることがで
き、制御のためのデコード信号が確定するための時間を
特に設定する必要がなく、高速動作が可能な選択回路を
提供することにある。
んな場合にも必ず正しい選択信号を出力させることがで
き、制御のためのデコード信号が確定するための時間を
特に設定する必要がなく、高速動作が可能な選択回路を
提供することにある。
上記目的を達成するため、本発明の選択回路は、一端
が複数の入力端子（S501〜S504,S701〜S704,S705〜S70
8,S709〜S712）に接続され、他端が共通ノードに接続さ
れた複数のスイッチ手段（TR1〜TR4,CG1〜CG4,TR7〜TR1
0,CG9〜CG12）と、一端（Qm−１）が帰還回路（TR6/N3,
CG7/N7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）を介し
て上記共通ノードに接続され、他端が上記共通ノードに
接続された他のスイッチ手段（TR5,CG5,TR11,CG13）と
を具備してなり、選択モードにおいては、上記複数のス
イッチ手段（TR1〜TR4,CG1〜CG4,TR7〜TR10,CG9〜CG1
2）は所定の周波数を有する第１のクロック信号（CLK50
1,CLK701,CLK703,CLK705）に同期して上記複数の入力端
子（S501〜S504,S701〜S704,S705〜S708,S709〜S712）
に供給される複数の入力信号のうち制御信号に対応した
所定のひとつの入力信号を選択して上記共通ノードを介
して出力（Qm）に伝達し、上記帰還回路（TR6/N3,CG7/N
7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）は上記第１の
クロック信号（CLK501,CLK701,CLK703,CLK705）に同期
して選択され伝達された上記所定のひとつの入力信号を
上記第１のクロック信号と略等しい周波数で位相の異な
る第２のクロック信号（CLK502,CLK702,CLK704,CLK70
6）に同期して上記他のスイッチ素子（TR5,CG5,TR11,CG
13）の上記一端（Qm−１）に伝達せしめ、 上記第１のクロック信号（CLK501,CLK701,CLK703,CLK
705）に同期して上記複数の入力端子（S501〜S504,S701
〜S704,S705〜S708,S709〜S712）に供給される複数の入
力信号のうちいずれの入力信号も上記複数のスイッチ手
段（TR1〜TR4,CG1〜CG4,TR7〜TR10,CG9〜CG12）によっ
て選択されず上記出力に伝達されない無選択モードにお
いては、上記他のスイッチ素子（TR5,CG5,TR11,CG13）
は上記選択モードにおいて上記帰還回路（TR6/N3,CG7/N
7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）の上記一端
（Qm−１）に伝達された上記所定のひとつの入力信号を
上記第１のクロック信号（CLK501,CLK701,CLK703,CLK70
5）に応答して上記共通ノードを介して出力に伝達する
ことを特徴としている（第２図ないし第６図，および第
９図参照）。
が複数の入力端子（S501〜S504,S701〜S704,S705〜S70
8,S709〜S712）に接続され、他端が共通ノードに接続さ
れた複数のスイッチ手段（TR1〜TR4,CG1〜CG4,TR7〜TR1
0,CG9〜CG12）と、一端（Qm−１）が帰還回路（TR6/N3,
CG7/N7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）を介し
て上記共通ノードに接続され、他端が上記共通ノードに
接続された他のスイッチ手段（TR5,CG5,TR11,CG13）と
を具備してなり、選択モードにおいては、上記複数のス
イッチ手段（TR1〜TR4,CG1〜CG4,TR7〜TR10,CG9〜CG1
2）は所定の周波数を有する第１のクロック信号（CLK50
1,CLK701,CLK703,CLK705）に同期して上記複数の入力端
子（S501〜S504,S701〜S704,S705〜S708,S709〜S712）
に供給される複数の入力信号のうち制御信号に対応した
所定のひとつの入力信号を選択して上記共通ノードを介
して出力（Qm）に伝達し、上記帰還回路（TR6/N3,CG7/N
7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）は上記第１の
クロック信号（CLK501,CLK701,CLK703,CLK705）に同期
して選択され伝達された上記所定のひとつの入力信号を
上記第１のクロック信号と略等しい周波数で位相の異な
る第２のクロック信号（CLK502,CLK702,CLK704,CLK70
6）に同期して上記他のスイッチ素子（TR5,CG5,TR11,CG
13）の上記一端（Qm−１）に伝達せしめ、 上記第１のクロック信号（CLK501,CLK701,CLK703,CLK
705）に同期して上記複数の入力端子（S501〜S504,S701
〜S704,S705〜S708,S709〜S712）に供給される複数の入
力信号のうちいずれの入力信号も上記複数のスイッチ手
段（TR1〜TR4,CG1〜CG4,TR7〜TR10,CG9〜CG12）によっ
て選択されず上記出力に伝達されない無選択モードにお
いては、上記他のスイッチ素子（TR5,CG5,TR11,CG13）
は上記選択モードにおいて上記帰還回路（TR6/N3,CG7/N
7/CG8,AD18/AD19/NR6/NR7,CG5/N11/CG14）の上記一端
（Qm−１）に伝達された上記所定のひとつの入力信号を
上記第１のクロック信号（CLK501,CLK701,CLK703,CLK70
5）に応答して上記共通ノードを介して出力に伝達する
ことを特徴としている（第２図ないし第６図，および第
９図参照）。
以下、本発明の実施例を、図面により詳細に説明す
る。第１図は、本発明の一実施例を示す選択回路の概略
構成図である。第１図において、409は（ｎ−１）個の
外部からの入力信号群S401,S402,S403,・・・Sn−１お
よび帰還用論理回路407の出力信号 を入力し、制御信号群C410により上記ｎ個の入力のうち
の１つを毎周期ごとに必ず選択し、出力信号405を供給
する選択回路である。ただし、出力信号 は、出力信号Qm-1の反転信号である。411は外部から入
力される信号群C415をデコードし、クロツクCLK413で同
期して制御信号群C410を出力する論理回路である。ま
た、406は、選択回路409からの出力信号 および帰還用論理回路407への入力信号412を出力する論
理回路である。408は、論理回路406の出力をスタテツク
に保持するために必要な信号であるが、これが不要な場
合もある。また、論理回路407への入力信号412と出力信
号 とが同一の場合もあり、さらに選択回路409の出力405も
同じ場合がある。412,405,出力信号 がすべて同一の場合には、論理回路406は実際には配線
で通過する機能だけしか持たないこともある。論理回路
407は、論理回路406の出力信号412を遅延させて、選択
回路409への帰還入力信号 を出力する遅延回路である。また、この論理回路407
は、論理回路406の前周期の状態を選択回路409に帰還さ
せる他、選択回路409で出力信号 が選択された時、409→406→407→409の経路で信号のレ
ーシングを起こさせない機能を持つている。
る。第１図は、本発明の一実施例を示す選択回路の概略
構成図である。第１図において、409は（ｎ−１）個の
外部からの入力信号群S401,S402,S403,・・・Sn−１お
よび帰還用論理回路407の出力信号 を入力し、制御信号群C410により上記ｎ個の入力のうち
の１つを毎周期ごとに必ず選択し、出力信号405を供給
する選択回路である。ただし、出力信号 は、出力信号Qm-1の反転信号である。411は外部から入
力される信号群C415をデコードし、クロツクCLK413で同
期して制御信号群C410を出力する論理回路である。ま
た、406は、選択回路409からの出力信号 および帰還用論理回路407への入力信号412を出力する論
理回路である。408は、論理回路406の出力をスタテツク
に保持するために必要な信号であるが、これが不要な場
合もある。また、論理回路407への入力信号412と出力信
号 とが同一の場合もあり、さらに選択回路409の出力405も
同じ場合がある。412,405,出力信号 がすべて同一の場合には、論理回路406は実際には配線
で通過する機能だけしか持たないこともある。論理回路
407は、論理回路406の出力信号412を遅延させて、選択
回路409への帰還入力信号 を出力する遅延回路である。また、この論理回路407
は、論理回路406の前周期の状態を選択回路409に帰還さ
せる他、選択回路409で出力信号 が選択された時、409→406→407→409の経路で信号のレ
ーシングを起こさせない機能を持つている。
このように、本実施例においては、選択回路409の出
力、あるいはその先にある論理回路406の前周期の状態
を外部信号とともに選択回路409の入力信号の１つとし
て、従来の無選択モードの代りにこの前周期の状態入力
を選択するように制御することにより、実質的に無選択
モードを解消するものである。すなわち、ｎ個の選択さ
れるべき入力信号のうち、ｎ−１個を外部からの入力信
号とし、残り１個は選択回路409の出力、あるいはその
先にある論理回路406の出力を帰還させた信号とする。
これらｎ個の入力信号は、各々選択のための制御信号C4
10により制御される。この制御信号C410は、ｎ−１個の
外部入力信号のいずれも選択されない場合、必ず前周期
状態の帰還信号を選択する。帰還信号を選択することに
より、無選択モードをなくすことができ、それにより、
選択回路409の出力は毎周期必ず出力されることになる
ため、たとえ周期初期に一時的に誤つた信号が選択され
ても、直ちに正しい選択信号により先の誤つた選択信号
出力を打ち消すことができる。
力、あるいはその先にある論理回路406の前周期の状態
を外部信号とともに選択回路409の入力信号の１つとし
て、従来の無選択モードの代りにこの前周期の状態入力
を選択するように制御することにより、実質的に無選択
モードを解消するものである。すなわち、ｎ個の選択さ
れるべき入力信号のうち、ｎ−１個を外部からの入力信
号とし、残り１個は選択回路409の出力、あるいはその
先にある論理回路406の出力を帰還させた信号とする。
これらｎ個の入力信号は、各々選択のための制御信号C4
10により制御される。この制御信号C410は、ｎ−１個の
外部入力信号のいずれも選択されない場合、必ず前周期
状態の帰還信号を選択する。帰還信号を選択することに
より、無選択モードをなくすことができ、それにより、
選択回路409の出力は毎周期必ず出力されることになる
ため、たとえ周期初期に一時的に誤つた信号が選択され
ても、直ちに正しい選択信号により先の誤つた選択信号
出力を打ち消すことができる。
第２図は、第１図の回路をダイナミツク回路により構
成した具体的な論理接続図である。第２図において、AN
D回路AD1〜5,NOR回路NR1,デコーダ501が、第１図におけ
る論理回路411に、またトランスフアーゲートTR1〜５が
第１図における選択回路409に、否定論理回路N1〜N2が
第１図における論理回路406に、トランスフアーゲートT
R6,否定論理回路N3が第１図における論理回路407に、そ
れぞれ相当している。デコーダ回路501の出力C502〜C50
5が全て“0"の場合には、C506が“1"となり、前周期の
帰還入力が必ず選ばれるようになつている。
成した具体的な論理接続図である。第２図において、AN
D回路AD1〜5,NOR回路NR1,デコーダ501が、第１図におけ
る論理回路411に、またトランスフアーゲートTR1〜５が
第１図における選択回路409に、否定論理回路N1〜N2が
第１図における論理回路406に、トランスフアーゲートT
R6,否定論理回路N3が第１図における論理回路407に、そ
れぞれ相当している。デコーダ回路501の出力C502〜C50
5が全て“0"の場合には、C506が“1"となり、前周期の
帰還入力が必ず選ばれるようになつている。
第３図は、第２図の回路の動作タイミングチヤートで
ある。第３図において、時刻601でクロツクCLK501はイ
ネーブル状態（Ｅ）に遷移する。第12図の従来例では、
時刻601以前にクロツクCLK501が入力され、入力信号C50
2〜C506も時刻601以前に確立していなければならなかつ
たが、本実施例においては、第２図に示すように、クロ
ツクCLK501は時刻601の時点で入力されてもよいことに
なる。その結果、同期初期には入力信号C502〜C505や出
力信号 には603,604で示すような不安定な状態が現われる場合
があるが、本実施例では、毎周期ごとに必ず入力信号C5
02〜C506のうちの１つが選択されるので、安定出力状態
になれば必ず正しいデータが出力されることになる。
ある。第３図において、時刻601でクロツクCLK501はイ
ネーブル状態（Ｅ）に遷移する。第12図の従来例では、
時刻601以前にクロツクCLK501が入力され、入力信号C50
2〜C506も時刻601以前に確立していなければならなかつ
たが、本実施例においては、第２図に示すように、クロ
ツクCLK501は時刻601の時点で入力されてもよいことに
なる。その結果、同期初期には入力信号C502〜C505や出
力信号 には603,604で示すような不安定な状態が現われる場合
があるが、本実施例では、毎周期ごとに必ず入力信号C5
02〜C506のうちの１つが選択されるので、安定出力状態
になれば必ず正しいデータが出力されることになる。
出力信号 が安定した後、クロツクCLK502が602の時点でイネーブ
ル状態となり、次周期の選択回路入力としてフイードバ
ツクされる。クロツクCLK502がイネーブルとなる時点60
2では、出力信号 が安定した後のどの時点でもよく、次の周期で再びクロ
ツクCLK501がイネーブル状態になる時、クロツクCLK502
がデイスイネーブル状態になつていれば、レーシングを
引き起こす心配はない。
ル状態となり、次周期の選択回路入力としてフイードバ
ツクされる。クロツクCLK502がイネーブルとなる時点60
2では、出力信号 が安定した後のどの時点でもよく、次の周期で再びクロ
ツクCLK501がイネーブル状態になる時、クロツクCLK502
がデイスイネーブル状態になつていれば、レーシングを
引き起こす心配はない。
このような回路構成により、前周期の状態をそのまま
保持する場合でも、選択回路で が選択されるため、改めて前周期と同じ信号が出力され
るので、同時期に選択回路の制御信号群がまだ確定して
おらず、誤つて他の信号が一時的に選択されても、元の
状態に回復させることができる。その結果、従来のよう
に、同期前に制御信号のデコードを完了させ、確定させ
るための時間を別に設定する必要がなく、入力信号C501
とクロツク501の同期時期を同時にすることができ、高
速な回路を実現できる。また、回路設計上でも、入力選
択信号とクロツク信号の時間差を考慮する必要がなくな
るという利点がある。
保持する場合でも、選択回路で が選択されるため、改めて前周期と同じ信号が出力され
るので、同時期に選択回路の制御信号群がまだ確定して
おらず、誤つて他の信号が一時的に選択されても、元の
状態に回復させることができる。その結果、従来のよう
に、同期前に制御信号のデコードを完了させ、確定させ
るための時間を別に設定する必要がなく、入力信号C501
とクロツク501の同期時期を同時にすることができ、高
速な回路を実現できる。また、回路設計上でも、入力選
択信号とクロツク信号の時間差を考慮する必要がなくな
るという利点がある。
第４図は、第１図の回路をスタテイツク回路で構成し
あた場合の実施例図である。この回路においては、第２
図のトランスフアーゲートTR1〜６の代りに、トライス
テート出力を持つインバータCG1〜８を用いている。
あた場合の実施例図である。この回路においては、第２
図のトランスフアーゲートTR1〜６の代りに、トライス
テート出力を持つインバータCG1〜８を用いている。
第７図は、第４図に示すトライステート出力を持つイ
ンバータCG1〜８の論理記号が意味する回路を示す図で
あり、第８図は第７図の回路の真理値テーブルの図であ
る。第８図における「ｚ」は、出力がハイ・インピーダ
ンス状態であることを意味している。第７図に示すよう
に、このインバータはクロツクCLKが入力するCMOSトラ
ンジスタTR13,14の外側に、それぞれ入力信号INに結合
されたCMOSトランジスタTR12,15が接続された構成を有
している。クロツクCLKが“1"のとき、トランジスタTR1
3,14がオンするため、入力INが“1"のとき、トランジス
タTR15がオンして出力OUTはGNDレベルとなり、また入力
INが“0"のとき、トランジスタTR12がオンして出力OUT
はVccレベルとなる。
ンバータCG1〜８の論理記号が意味する回路を示す図で
あり、第８図は第７図の回路の真理値テーブルの図であ
る。第８図における「ｚ」は、出力がハイ・インピーダ
ンス状態であることを意味している。第７図に示すよう
に、このインバータはクロツクCLKが入力するCMOSトラ
ンジスタTR13,14の外側に、それぞれ入力信号INに結合
されたCMOSトランジスタTR12,15が接続された構成を有
している。クロツクCLKが“1"のとき、トランジスタTR1
3,14がオンするため、入力INが“1"のとき、トランジス
タTR15がオンして出力OUTはGNDレベルとなり、また入力
INが“0"のとき、トランジスタTR12がオンして出力OUT
はVccレベルとなる。
第５図は、本発明の他の実施例を示す選択回路の構成
図であつて、第４図の回路と機能は同一であるが、構成
要素を変更したものである。すなわち、トライステート
出力を有するインバータCG1〜８の代りに、トランスフ
アーゲートTR7〜11およびANDゲートAD16〜19とNORゲー
トNR4〜７の組合せによるフリツプフロツプを使用して
いる。
図であつて、第４図の回路と機能は同一であるが、構成
要素を変更したものである。すなわち、トライステート
出力を有するインバータCG1〜８の代りに、トランスフ
アーゲートTR7〜11およびANDゲートAD16〜19とNORゲー
トNR4〜７の組合せによるフリツプフロツプを使用して
いる。
第６図は、本発明のさらに他の実施例を示す選択回路
の構成図であつて、第４図において、トライステート出
力を持つインバータCG6の機能をトライステート出力を
持つインバータCG13に持たせて、素子の数を低減させて
いる。
の構成図であつて、第４図において、トライステート出
力を持つインバータCG6の機能をトライステート出力を
持つインバータCG13に持たせて、素子の数を低減させて
いる。
第９図は、第４図，第５図および第６図の動作タイミ
ングチヤートである。第４図においては、トライステー
ト出力を持つインバータCG6がクロツクCLKの反転周期に
出力 をフイードバツクさせて、 をスタテイツクに保持しているが、第６図においては、
第９図に示すように、クロツクCLK701の反転周期以前
に、1002の時点で、出力 が素子CG15,N11を通過して素子CG13の入力 に到達していれば、クロツクCLK701の反転周期の期間に
CG13をオンさせることにより、 がスタテイツクに保持される。なお、第５図の回路につ
いても、第４図、第６図の関係を同じような変更ができ
ることは勿論である。
ングチヤートである。第４図においては、トライステー
ト出力を持つインバータCG6がクロツクCLKの反転周期に
出力 をフイードバツクさせて、 をスタテイツクに保持しているが、第６図においては、
第９図に示すように、クロツクCLK701の反転周期以前
に、1002の時点で、出力 が素子CG15,N11を通過して素子CG13の入力 に到達していれば、クロツクCLK701の反転周期の期間に
CG13をオンさせることにより、 がスタテイツクに保持される。なお、第５図の回路につ
いても、第４図、第６図の関係を同じような変更ができ
ることは勿論である。
第４図、第５図および第６図の回路は、周期が長くダ
イナミツク回路では不安が残る場合や、動作の途中で一
時的にクロツク信号が停止するような機能を持つ回路内
にも使用できる。例えば、プロセツサが基本クロツクご
とに信号を選択する際に、次のクロツク時は前と同じ信
号のままに保持することがある場合等には、本実施例の
選択回路を有効に利用できる。
イナミツク回路では不安が残る場合や、動作の途中で一
時的にクロツク信号が停止するような機能を持つ回路内
にも使用できる。例えば、プロセツサが基本クロツクご
とに信号を選択する際に、次のクロツク時は前と同じ信
号のままに保持することがある場合等には、本実施例の
選択回路を有効に利用できる。
ここまでの実施例では、第１図の遅延回路407とし
て、第２のクロツク信号により出力信号 を遅延させてフイードバツクする例について述べたが、
このような第２のクロツク信号を用いなくても、出力 が安定してからフイードバツクできれば、どのような回
路構成でもよい。例えば、インバータの縦続接続、抵抗
と容量の組合せによる遅延回路等を用いることもでき
る。また、第２のクロツク信号を用いて遅延回路を構成
する場合でも、選択回路の同期に用いられている第１の
クロツク信号の反転信号を第２のクロツク信号として用
いることも可能である。
て、第２のクロツク信号により出力信号 を遅延させてフイードバツクする例について述べたが、
このような第２のクロツク信号を用いなくても、出力 が安定してからフイードバツクできれば、どのような回
路構成でもよい。例えば、インバータの縦続接続、抵抗
と容量の組合せによる遅延回路等を用いることもでき
る。また、第２のクロツク信号を用いて遅延回路を構成
する場合でも、選択回路の同期に用いられている第１の
クロツク信号の反転信号を第２のクロツク信号として用
いることも可能である。
以上説明したように、本発明によれば、選択される入
力信号に、前周期の状態の帰還信号を加えることによ
り、無選択モードをなくしたので、どの場合にも必ず正
しい選択信号が出力され、制御のためのデコード信号が
確定するための時間を設定する必要がなく、制御信号デ
コード回路の入力時点と出力の同期時点を同時にするこ
とができるので、高速動作が可能である。
力信号に、前周期の状態の帰還信号を加えることによ
り、無選択モードをなくしたので、どの場合にも必ず正
しい選択信号が出力され、制御のためのデコード信号が
確定するための時間を設定する必要がなく、制御信号デ
コード回路の入力時点と出力の同期時点を同時にするこ
とができるので、高速動作が可能である。
第１図は本発明の一実施例を示す選択回路の構成図、第
２図は第１図をダイナミツク回路で構成した場合の実施
例を示す選択回路の図、第３図は第２図の動作タイムチ
ヤート、第４図，第５図および第６図はいずれもスタテ
イツク回路で構成した場合の実施例を示す選択回路の
図、第７図は第４図、第６図のトライステート出力を持
つインバータCG1〜17の論理記号が表わす回路図、第８
図は第７図の真理値を示す図、第９図は第４図、第５図
および第６図の動作タイミングチヤート、第10図は従来
の選択回路と周辺回路の構成図、第11図，第12図は第10
図で誤動作する可能性がある場合と、誤動作を防止する
場合のタイミングチヤートである。 409,104:選択回路、406:出力信号保持論理回路、407:帰
還用論理回路、106,411:デコーダ、S101〜103,Sn,S401
〜403,Sn-1,S501〜504,S701〜712:選択回路への入力信
号、C1109,C410,C502〜506,C702〜706,C708〜712,C714
〜717:選択回路の制御入力信号、 出力信号、CLK,CLK413〜414,CLK501,502,CLK701〜704:
クロツク信号。
２図は第１図をダイナミツク回路で構成した場合の実施
例を示す選択回路の図、第３図は第２図の動作タイムチ
ヤート、第４図，第５図および第６図はいずれもスタテ
イツク回路で構成した場合の実施例を示す選択回路の
図、第７図は第４図、第６図のトライステート出力を持
つインバータCG1〜17の論理記号が表わす回路図、第８
図は第７図の真理値を示す図、第９図は第４図、第５図
および第６図の動作タイミングチヤート、第10図は従来
の選択回路と周辺回路の構成図、第11図，第12図は第10
図で誤動作する可能性がある場合と、誤動作を防止する
場合のタイミングチヤートである。 409,104:選択回路、406:出力信号保持論理回路、407:帰
還用論理回路、106,411:デコーダ、S101〜103,Sn,S401
〜403,Sn-1,S501〜504,S701〜712:選択回路への入力信
号、C1109,C410,C502〜506,C702〜706,C708〜712,C714
〜717:選択回路の制御入力信号、 出力信号、CLK,CLK413〜414,CLK501,502,CLK701〜704:
クロツク信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 潤 小平市上水本町1448番地 日立超エル・ エス・アイ・エンジニアリング株式会社 内 (72)発明者 金子 憲二 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 中川 哲也 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 佐藤 点 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 増村 茂樹 小平市上水本町1448番地 日立超エル・ エス・アイ・エンジニアリング株式会社 内 (72)発明者 鈴木 典康 小平市上水本町1479番地 日立マイクロ コンピユータエンジニアリング株式会社 内 (72)発明者 萩原 吉宗 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−10920（ＪＰ，Ａ) 特開 昭53−17044（ＪＰ，Ａ) 特開 昭58−84321（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一端が複数の入力端子に接続され、他端が
共通ノードに接続された複数のスイッチ手段と、 一端が帰還回路を介して上記共通ノードに接続され、他
端が上記共通ノードに接続された他のスイッチ手段とを
具備してなり、 選択モードにおいては、上記複数のスイッチ手段は所定
の周波数を有する第１のクロック信号に同期して上記複
数の入力端子に供給される複数の入力信号のうち制御信
号に対応した所定のひとつの入力信号を選択して上記共
通ノードを介して出力に伝達し、上記帰還回路は上記第
１のクロック信号に同期して選択され伝達された上記所
定のひとつの入力信号を上記第１のクロック信号と略等
しい周波数で位相の異なる第２のクロック信号に同期し
て上記他のスイッチ素子の上記一端に伝達せしめ、 上記第１のクロック信号に同期して上記複数の入力端子
に供給される複数の入力信号のうちいずれの入力信号も
上記複数のスイッチ手段によって選択されず上記出力に
伝達されない無選択モードにおいては、上記他のスイッ
チ素子は上記選択モードにおいて上記帰還回路の上記一
端に伝達された上記所定のひとつの入力信号を上記第１
のクロック信号に応答して上記共通ノードを介して出力
に伝達することを特徴とする選択回路。 - 【請求項２】上記帰還回路は上記第２のクロック信号に
応答する正帰還回路を含むことを特徴とする特許請求の
範囲第１項記載の選択回路。 - 【請求項３】上記共通ノードと上記出力との間には上記
第１のクロック信号に応答する正帰還回路が接続されて
いることを特徴とする特許請求の範囲第１項または第２
項記載の選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288195A JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
| US07/304,878 US4910466A (en) | 1985-12-20 | 1989-01-31 | Selecting means for selecting a plurality of information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288195A JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146008A JPS62146008A (ja) | 1987-06-30 |
| JP2546228B2 true JP2546228B2 (ja) | 1996-10-23 |
Family
ID=17727041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288195A Expired - Lifetime JP2546228B2 (ja) | 1985-12-20 | 1985-12-20 | 選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4910466A (ja) |
| JP (1) | JP2546228B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023483A (en) * | 1989-06-27 | 1991-06-11 | Chips And Technologies, Incorporated | Apparatus and method for decoding four states with one pin |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US5416367A (en) * | 1991-03-06 | 1995-05-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US5122685A (en) * | 1991-03-06 | 1992-06-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| KR930008655B1 (ko) * | 1991-07-02 | 1993-09-11 | 삼성전자 주식회사 | 누화방지 스위치회로 |
| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
| JP3778993B2 (ja) * | 1995-05-16 | 2006-05-24 | ヒューレット・パッカード・カンパニー | 最小論理マルチプレクサ・システム |
| US5744995A (en) * | 1996-04-17 | 1998-04-28 | Xilinx, Inc. | Six-input multiplexer wtih two gate levels and three memory cells |
| US5789966A (en) * | 1996-09-18 | 1998-08-04 | International Business Machines Corporation | Distributed multiplexer |
| JP3504088B2 (ja) * | 1996-10-30 | 2004-03-08 | 株式会社東芝 | 論理回路 |
| US5959466A (en) * | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| JP3533357B2 (ja) | 2000-02-29 | 2004-05-31 | 株式会社東芝 | 論理演算機能を備えた半導体集積回路 |
| JP2008042343A (ja) * | 2006-08-02 | 2008-02-21 | Nec Electronics Corp | スイッチ回路およびスイッチ装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922641A (en) * | 1974-12-11 | 1975-11-25 | Jr William A Gates | Automatic video and audio source selector for entertainment center |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| JPS5317044A (en) * | 1976-07-30 | 1978-02-16 | Sharp Corp | Random number generating unit |
| US4280212A (en) * | 1979-08-15 | 1981-07-21 | Solid State Scientific, Inc. | Multiplexing system for a solid state timing device |
| DE3002018C2 (de) * | 1980-01-21 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Einrichtung zur digitalen Frequenzselektion |
| JPS5884321A (ja) * | 1981-11-13 | 1983-05-20 | Omron Tateisi Electronics Co | 正負両用電源回路 |
| US4544854A (en) * | 1983-08-04 | 1985-10-01 | Motorola, Inc. | Analog switch structure having low leakage current |
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
-
1985
- 1985-12-20 JP JP60288195A patent/JP2546228B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-31 US US07/304,878 patent/US4910466A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62146008A (ja) | 1987-06-30 |
| US4910466A (en) | 1990-03-20 |
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