JPS60134623A - １相式スタテイツク型ｄフリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、１相ノＪ？ルス信号によって動作し、セッ
ト、リセット両優先機能を備えた１相式スタティック型
Ｄフリッグイロ、ｆ回路に関する。

〔発明の技術的背景〕

第１図は１相パルス信号（φ）によって動作する、従来
の１相式スタイツクＷＤ７リツプ７０ッゾ回路の構成図
であり、この回路は大きく分けてダイナミラクルージと
スタティックルーツの２つの部分から構成されている。

さらにこのうちダイナミツフルーグは第１．第２．第３
の各単位回路１１，１２．１３から構成され、スタティ
ックルーツは第４．第５の各単位回路１４．１ム２つの
インバータ１６．１７およびＮチャネルＭＯ８）ランジ
スタ１８から構成されている。上記第１の単位回路Ｌ」
では、正の電位ＶＤＤ供給点と基準電位ＧＮＤ供給点と
の間に２つのＰチャネルＭＯ８）ランジスタｌｌａ、Ｉ
ｌｂおよび２つのＮチャネルＭＯ８）ランジスタｌｌａ
、ｌｌｄをこの順に直列挿入するとともに、Ｎチャネル
ＭＯ８）ランジスタｌｌｄにＮチャネルＭＯ８）ランジ
スタｌｉｅを並列接続し、ＰチャネルＭＯＳトランジス
タｌｌｂとＮチャネルＭＯ８）ランジスタｌｌｃとの直
列接続点を出力端としている。

また上記第２の単位回路工し！−では、ｖＤＤとＧＮＤ
との間に２つのＰチャネルＭＯ８）ランゾヌメ１２ａ、
１２ｂおよび２つのＮチャネルＭＯＳトランジスタ１２
ｃ、１２ｄをこの順に直列挿入し、ＰチャネルＭＯ８）
ランジヌタ１２ｂとＮチャネルＭＯＳトランジスタ１２
ｃとの直列接続点を出力端としている。さらに上記第３
の単位回路工し！では、ｖＤＤとＧＮＤとの間に２つの
ＰチャネルＭＯ８）ランジスタ１３ａ、１３ｂおよび１
つのＮチャネルＭＯＳトランジスタ１３ｃをこの順に直
列挿入し、ＰチャネルＭＯＳトランジスタ１３ｂとＮチ
ャネルＭＯ８）ランジスタ１３ｅとの直列接続点を出力
端としている。上記第４の単位回路工Ｊでは、ｖＤＤと
ＧＮＤとの間に２つのＰチャネルＭＯ８）ランジスタ１
４ｔｈ、１４ｂおよび２つのＮチャネルＭＯ８）ランジ
スタ１４Ｃ９１４ｄをこの順に直列挿入し、Ｐチャネル
ＭＯＳトランジスタ１４ｂとＮチャネルＭＯ８）ランジ
スタ１４ａとの直列接続点を出力端としている。

上記第５の単位回路１５では、ｖＤＤとＧＮＤとの間に
２つのＰチャネルＭＯ８）ランジヌタ１５ａ。

１５ｂおよび２つのＮチャネルＭＯ８）ランジスタ１５
ｃ、１５ｄをこの順に直列押入し、ＰチャネルＭＯ８）
ランジスタ１５ｂとＮチャネルＭＯ８）ランジスタ１５
ｅとの直列接続点を出力端としている。上記第４の単位
回路１４の出力端には上記インバータ１６の入力端が接
続され、さらにこのインバータ１６の出力端は上記Ｐチ
ャネルＭＯ８）ランジスタ１４ｂおよび上記Ｎチャネル
ＭＯ８）ランジスタ１４ａの各ダートに接続される。同
様に上記第５の単位回路Ｌ」の出力端には上記インバー
タ１７の入力端が接続され、さらにこのインバータ１７
の出力端は上記１３− ＰチャネルＭＯ８）ランジスタ１５ｂおよび上記Ｎチャ
ネルＭＯ８）ランジスタ１５ｃの各ダートに接続される
。すなわち上記第４．第５の単位回路１４．１５のそれ
ぞれの出力信号はインバータ１６．１７それぞれを介し
て各入力端に帰還される。また上記ＮチャネルＭＯ８）
ランジスタ１８は上記第３の単位回路１３の出力端とＧ
ＮＤとの間に接続される。そして入力信号りが上記Ｐチ
ャネルＭＯ８）ランジスタｌｌｂおよびＮチャネルＭＯ
８）ランジスタｌｉｅの各ダートに供給される。また上
記第１の単位回路１１の出力端の信号Ａが上記Ｐチャネ
ルＭＯ８）ランジスタ１２ｂおよびＮチャネルＭＯ８）
ランジヌタ１２ｃの各ダートと上記インバータ１６の入
力端に供給される。さらに上記第２の単位回路Ｈの出力
端の信号Ｂが上記ＰチャネルＭＯ８）ランジスタ１３ｂ
およびＮチャネルＡ［）Ｓ　）ランジスタ１８の各ダー
トと上記インバータＩＦの入力端に供給される。またさ
らに上記第３の単位回路しの出力端の信号Ｃが上記Ｎチ
ャネルＭＯ８１４− トランジスタｌｌｄ、ＰチャネルＭＯ８）ランラスタ１
２ａ、ＰチヤネルＭＯ８）ランジスタ１４ａおよびＮチ
ャネルＭＯＳ）ランジヌタ１５ｄの各ダートに供給され
る。また１相のノＪ？ルス信号φが上記ＰチャネルＭＯ
８）ランジスタｌｌａ、ＮチャネルＭＯＳトランジスタ
１２ｄ、ＰチャネルＭＯ８）ランラスタ１３ｈ、Ｎチヤ
ネルＭＯ８）ランジメタ１３ｃ、ＮチヤネルＭＯ８）ラ
ンジスタ１４ｄおよびＰチャネルＭＯＳトランジスタ１
５ａの各ダートに供給される。

次に上記のように構成された回路の動作を第２図に示す
タイミングチャートを用いて説明する。先ずφが低レベ
ル（ＧＮＤレベル）で入力信号りが低レベルとなってい
る１、のタイミングのとき、ＭＯＳ　）ランジスタｌｌ
ａ、ｌｌｂがともにオンし、信号Ａは高レベル（ｖＤＤ
レベル）となる。

ｔ２のタイミングでφが高レベルに反転するとＭＯＳ　
）ランジスタ１３ｃがオンし、信号Ｃは低レベルとなる
。このとき高レベルとなっているφが入力するＭＯＳ）
ランジスタＩｌａはオフし、さらにまだ低レベルとなっ
ている入力信号りが入力するＭＯＳ　）ランジヌタ１１
ｃもオフするため、第１の単位回路Ｌノの出力端ｖＤＤ
とＧＮＤ両方から遮断されるが、いままで高レベルであ
った信号Ａを反転するインバータ１６の出力信号が入力
するＭＯＳ　）ランジスタ１４ｂおよび低レベルとなっ
ている信号Ｃが入力するＭＯＳトランジスタ１４ａがと
もにオンするため、φが高レベルになっている期間では
この両ＭＯ８）ランジヌタ１４ｂ、１４ｈにより信号Ａ
はいままでの高レベルに設定される。信号Ａが高レベル
のときＭＯＳ）ランノスタ１２ｃがオンし、こノトキ高
レベルとなっているφが入力するＭＯＳトランジスタ１
２ｄもオンするため、信号Ｂは低レベルとなる。

ｔ３のタイミングでφが再び低レベルに反転するととも
に入力信号りが高レベルに反転する。

φが反転して低レベルになるとＭＯＳ　）ランジスタ１
３ａはオンする。このとき信号Ｂが低レベルに設定され
ているとすればＭＯＳトランジスタ１３ｂもオンするた
め、信号Ｃは高レベルに反転する。信号Ｃが反転して高
レベルになるとＭＯＳ　）ランジスタＩｌｄがオンする
。このとき入力信号りも高レベルになっているのでＭＯ
Ｓ　）ランジヌタｌｌｃもオンし、信号Ａは低レベルに
反転する。信号Ａが反転して低レベルに彦るとＭＯＳ）
ランジスタ１２ａがオフする。このとき高レベルとなっ
ている信号Ｃが入力するＭＯＳ　）ランジスタ１２ｍも
オフし、第２の単位回路１２の出力端はｖＤＤとＧＮＤ
両刀から遮断されるが、いままで低レベルであった信号
Ｂを反転するインバータ１７の出力信号が入力するＭＯ
Ｓ　）ランジヌタ１５ｃおよび高レベルになっている信
号Ｃが入力するＭＯＳ）ランジスタ１５ｄがともにオン
するため、φが低レベルになっている期間ではこの両Ｍ
Ｏ８）ランジスタ１５ｃ、１５ｄにより信号Ｂは上記し
たようにいままでの低レベルに設定されることになる。

ｔ４のタイミングでφが高レベルに反転するとＭＯＳ　
）　ｔンジスタ１３ａがオンし、信号Ｃは１７− 低レベルに反転する。またφが反転して高しペになると
いままでオンしていたＭＯＳ　）ランジスタｌ１ｍがオ
フし、第１の単位回路１１の出力端はｖＤＤとＧＮＤ両
方から遮断されるが、いままで低レベルであった信号Ａ
を反転するインバータ１６の出力信号が入力するＭＯＳ
　）ランジスタ１４ａおよび高レベルになっているφが
入力するＭＯＳ　）ランジスタ１４ｄがともにオンする
ため、φが高レベルとなっている期間ではこの両ＭＯ８
）ランジスタ１４ｃ、１４ｄにより信号Ａは低レベルに
設定される。信号Ａが低レベルであればＭＯＳ　）ラン
ジスタ１２ｂがオンする。このとき低レベルになってい
る信号Ｃが入力するＭＯＳ　）ランジヌタ１２ｈもオン
するため信号Ｂは高レベルに反転する。

ｔ５のタイミングでφが低レベルに反転するとともに入
力信号りが低レベルに反転する。φが反転して低レベル
になるとＭＯＳ　）ランジヌタ１３ｃがオフする。この
ときいままで高レベルであった信号Ｂを反転するインバ
ータ１７の出１８− 力信号が入力するＭＯＳ　）ランジヌタ１５ｂおよび低
レベルに表っているφが入力するＭＯＳ　トランジスタ
１５ａがともにオンするため、φが低レベルになってい
る期間ではこの両ＭＯ８）ランジヌタ１５ｂ、１５ａに
よｐ信号Ｂは高レベルに設定される。信号Ｂが高レベル
であれはＭＯＳトランジスタ１８がオンし、信号Ｃはい
ままでの低レベルに設定される。さらにφが低レベルに
々るとＭＯＳ）ランジヌタ１１＆がオンする。

このとき低レベルとなっている入力信号りが入力するＭ
ＯＳ　）ランジスタｌｌｂもオンするため、信号Ａは高
レベルに反転する。

ｔ６のタイミングでφが高レベルに反転するとＭＯＳ　
）ランジスタ１３ｃがオンし、信号Ｃは低レベルのまま
になる。このとき低レベルとなっている入力信号りが入
力するＭＯＳトランジスタｌｌａがオフし、さらに高レ
ベルのφが入力するＭＯＳトランジスタｌｌａもオフす
るため第１の単位回路上ユの出力端ｖＤＤとＧＮＤの両
方から遮断されるが、いままで高レベルとなっていた信
号Ａを反転するインバータ１６の出力信刊が入力するＭ
ＯＳトランジスタ１４ｂおよび低レベルとなっている信
号Ｃが入力するＭＯＳ　）ランジスタ１４ａがともにオ
ンするため、φが高レベルとなっている期間ではこの両
ＭＯ８）ランジスタ１４ｂ、１４ａにより信号Ａは高レ
ベルに設定される。信号Ａが高レベルであればＭＯＳ）
ランジスタ１２ｃがオンする。このとき高レベルとなっ
たφが入力するＭＯＳ　）ランノスタ１２ｄもオンする
ため、信号Ｂは低レベルに反転する。

このように入力信号りがφの立下りに同期して変化する
場合には、信号Ｂす々わち出力信号は入力信号りに対し
てφの半ビツト遅延信号となる。

またφが高レベルに反転するｔ７のタイミングに入力信
号りが高レベルに反転する。φが高レベルになるとＭＯ
Ｓ　）ランソスタ１３ａがオンし、信号Ｃは低レベルに
反転する。信号Ｃが反転して低レベルになるとＭ０Ｓト
ランジスタｌｌｄがオフする。このとき高レベルとなっ
ているφが入力するＭＯＳトランジスタｌｌａもオフす
る。

さらにこのとき信号Ｂが低レベルになっているとすれば
ＭＯＳ　）ランジスタｌｉｅもオフするため第１の単位
回路工ユの出力端はｖＤＤとＧＮＤの両刃から遮断され
るが、い捷まで高レベルとなっていた信号Ａを反転する
インバータ１６の出力信号が入力するＭＯＳ）ランジス
タ１４ｂおよび低レベルとなっている信号Ｃが入力する
ＭＯＳトランジスタ１４ｍがともにオンするため、φが
高レベルとなっている期間ではこの両ＭＯ８トランジス
タ１４ｂ、１４ａによシ信号Ａは高レベルに設定される
。信号Ａが高レベルに設定されていればＭＯＳ）ランゾ
スタ１２ｃがオンする。

このとき高レベルとなっているφが入力するＭＯＳ　）
ランジスタ１２ｄもオンするため、信号Ｂは低レベルに
なる。

次にｔ８のタイミングでφが低レベルに反転するとＭＯ
Ｓトランジスタ１３ａがオンする。このとき信号Ｂが低
レベルのままであるとすればＭＯＳ　）ランジスタ１３
ｂもオンし、信号Ｃは高２１− レベルに反転する。信号Ｃが反転して高レベルになると
ＭＯＳ　）ランジスタ１５ｄがオンする。

このときいままで低レベルであった信号Ｂを反転するイ
ンノ４−夕１７の出力信号が入力するＭＯＳ　）ランジ
スタ１５ａもオンし、φが低レベルとなっている期間で
はこの両ＭＯ８）ランジスタ１５ｄ、１５ａにより信号
Ｂは低レベルに設定される。信号Ｃが反転して高レベル
になるとＭＯＳトランジスタｌｌｄがオンする。このと
き高レベルとなっている入力信号りが入力するＭＯＳ　
）ランジヌタｌｌｃもオンするため、信号Ａは低レベル
に反転する。

ｔ９のタイミングでφが再び高レベルに反転するとＭＯ
Ｓ　）ランジスタ１３ａがオンし、信号Ｃは低レベルに
反転する。またφが高レベルになるとＭＯＳ）ランジス
メ１４ｄもオンする。このときいままで低レベルであっ
た信号Ａを反転するインバータ１６の出力信号が入力す
るＭＯＳトランジスタｉ４ｃもオンし、φが高レベルと
なっている期間ではこの両ＭＯ８）ランジスタ２２− １４ｄ　、　１４ｃによって信号Ａは低レベルに設定さ
れる。信号Ａが低レベルに設定されていれハＭＯ８）ラ
ンジスタ１２ｂがオンする。このとき低レベルとなって
いる信号Ｃが入力するＭＯＳトランゾヌタ１２ａもオン
するため、信号Ｂは高レベルに反転する。

ｔｌｏのタイミングでφが低レベルに反転するとＭＯＳ
　トランジスタ１５ａがオンする。このときいままで高
レベルであった信号Ｂを反転するインバータ１７の出力
信号が入力するＭＯＳ）ランジヌタ１５ｂもオンし、φ
が低レベルとなっている期間ではこの両ＭＯ８）ランジ
スタ１５　ａ。

１５ｂにより信号Ｂは高レベルに設定される。

信号Ｂが高レベルに設定されていればＭ０Ｓトランジス
タ１８がオンし、信号Ｃは低レベルのま塘となる。また
信号Ｂが高レベルに設定されていればＭＯＳ　）ランジ
ヌタ１１ｅがオンし、このとき高レベルとなっている入
力信号りが入力するＭＯＳ　）ランジスタｌｌｃもオン
するため信号Ａは低レベルのままとなる。信号Ａおよび
信号Ｃがともに低レベルであればＭＯＳ　）ランジヌタ
１２ｂ、１２ａがともにオンし、信号Ｂも高レベルのま
まとなる。

次にｔｌｌのタイミングでφが高レベルに反転するとと
もに入力信号りが低レベルに反転する。

φが反転して高レベルになるとＭＯＳ　）ランジスタ１
３ａがオンし、信号Ｃは低レベルになる。

信号Ｃが低レベルなのでＭＯＳ）ランジヌタ１２ａはオ
ンしたままである。またこのときいままで低レベルであ
った信号Ａを反転するインバータ１６の出力信号が入力
するＭＯＳ　）ランジヌタ１４ｃがオンする。また高レ
ベルになっているφが入力するＭＯＳ　）ランジスタ１
４ｄもオンするため、φが高レベルとなっている期間で
はこの両ＭＯ８）ランジスタ１４ｃ、１４ｄにより信号
Ａは低レベルに設定される。信号Ａが低レベルに設定さ
れていればＭＯＳ　）ランジスタ１２ｂもオンしたまま
になり、信号Ｂは高レベルのままになる。

ｔ１２のタイミングでφが低レベルに反転するとＭＯＳ
　）ランジスタｌｌａがオンする。このとき入力信号り
はすでに低レベルとなっているのでＭ０Ｓトランジスタ
ｌｌｂもオンし、信号Ａは高レベルに反転する。信号Ａ
が反転して高レベルになるとＭＯＳトランジスタ１２ｂ
がオフする。

このとき低レベルになっているφが入力するＭＯＳ　）
ランジスタ１２ｔｌもオフするため、第２の単位回路１
２の出力端はｖＤＤとＧＮＤの両刃から遮断されるが、
いままで高レベルであった信号Ｂを反転するインバータ
１７の出力信号が入力するＭＯＳ　）ランジスタ１５ｂ
および低レベルになっているφが入力するＭＯＳ　）ラ
ンジスタ１５ａがともにオンするため、φが低レベルと
なっている期間ではこの両ＭＯＳトランジスタ１５ｂ、
１５ｈによυ信号Ｂは高レベルに設定される。信号Ｂが
高レベルに設定されていればＭＯＳ　）ランジスタ１８
がオンし、信号Ｃは低レベルのままと彦る。

ｔ　１３のタイミングでφが高レベルに反転するとＭＯ
Ｓ　）ランジスタ１３ｃがオンし、信号Ｃは２５− 低レベルのままとなる。捷たφが高レベルになるとＭＯ
Ｓ　）ランジスタｌｌｈがオフし、さらにこのとき低レ
ベルになっている入力信号りが入力するＭＯＳ　）ラン
ノスタｌｌｃもオフするため、第１の単位回路１１の出
力端はｖＤＤとＧＮＤの両方から遮断されるが、いまま
で高レベルであった信号Ａを反転するインバータ１６の
出力信号が入力するＭＯＳ）ランジヌタ１４ｂおよび低
レベルとなっている信号Ｃが入力するＭＯＳ　）ランジ
スタ１４ｇがともにオンするため、φが高レベルになっ
ている期間ではこの両ＭＯ８）ランジスタ１４ｂ、１４
ｍにより信号Ａは高レベルに設定される。信号Ａが高レ
ベルに設定されていればＭＯＳ　）ランジスタ１２ｃが
オンする。このとき高レベルになっているφが入力する
ＭＯＳ　）ランジスタ１２ｄもオンするため、信号Ｂは
低レベルに反転する。

このように入力信号りかφの立上りに同期して反転する
場合には、信号Ｂすなわち出力信号は入力（ｉ号りに対
してφの１ビット遅延信号と２６一 なる。したがって上記従来回路はＤフリツノフロ２１回
路として動作することになる。

ところで、上記のよう々構成の従来の１和式スタティッ
ク型Ｄフリップフロッゾ回路に対して、リセット機能及
びセット機能を付加したものも考えられている。すなわ
ち、これは、第３図に示すように、ＰチャネルＭＯ８）
ランジスタ１１ａと”ＤＤとの間にＰチャネルＭＯ８）
ランジスタ１１ｆを直列挿入し、とのＰチャネルＭＯＳ
トランジスタ１１１と第１の単位回路１１の出力端との
間にＰチャネルＭ０Ｓトランジスタｌ１ｇを挿入すると
ともにこの出力端とＮチャネルＭＯ８）ランジヌタＩｌ
ａとの間にＮチャネルＭＯ８）ランジヌタｌｌｂを直列
挿入し、さらに第１の単位回路１１の出力端とＧＮＤと
の間にＮチャネルＭＯ８）ランジスタ１１１を並列挿入
し、ＰチャネルＭＯ８）ランジスタ１２ａと”ＤＤとの
間にＰチャネルＭＯ８）ランジスタ１２ｅを直列挿入し
、第２の単位回路１２の出力端と■ＤＤとの間にＰチャ
ネルＭＯ８）ランジスタ１２ｆを並列挿入し、Ｎチャネ
ルＭＯ８）ランジスタ１２ｄとＧＮＤとの間にＮチャネ
ルＭＯ８）ランジスタ１２ｇを直列挿入するとともにこ
のＮチャネルλイＯ８）ランジヌタ１２ｇと第２の単位
回路１２の出力端との間にＮチャネルＭＯ８）ランジス
タ１２ｈを挿入し、第４の単位回路１４の出力端とＰチ
ャネルＭＯ８）ランジスタ１４ｂとの間にＰチャネルＭ
Ｏ８）ランジスタ１４ｅを直列挿入するとともにこの出
力端とＮチャネルＭＯ８）ランジスタ１４ｃとの間にＮ
チャネルＭＯ８トランジスタ１４ｆを直列挿入し、第５
の単位回路１５の出力端とＰチャネルＭＯＳトランジス
タ１５ｂとの間にＰチャネルＭＯ８）ランジスタ１５ｅ
を直列挿入するとともにこの出力端とＮチャネルＭＯ８
）ランジスタ１５ｃとの間にＮチャネルＭＯ８）ランジ
スタ１５ｉを直列挿入し、上記ＭＯ８）　＞ンジスタｌ
ｌｆ、ｌｌｉ、１４ｅの各ゲートにセット信号ＳＥＴを
供給し、上記ＭＯ８）ランジスタ１２ｆ、１２ｇ、１５
ｆの各ダートにインバータ１９によるセット信号の反転
信号を供給し、上記ＭＯ８）ランジスタ１２　ｅ　、１
２ｈ。

１５ｅの各ダートにリセット信号ＲＥＳＥＴを供給し、
上記ＭＯ８）ランジスタＪ　１　ｇ　、ｌｌｂ、１４ｆ
の各ダートにインバータ２０によるリセット信号の反転
信号を供給するようにしたものである。

この実施例回路においてセット信号ＳＥＴおよびリセッ
ト信号ＲＥＳＥＴがともに高レベルとなった場合にはＭ
ＯＳ　）ランジスタ１１１，１２ｆがオンし、信号Ｂは
高レベルに、信号Ａは低レベルにそれぞれ強制的に設定
される。したがってこの場合にはセット優先となる。

〔背景技術の問題点〕

しかしながら、上記のようなリセット、セット機能を備
えた従来の１相式スタティック型Ｄ７リツグフロツゾ回
路では、まだまだ素子数が多く構成が複雑化し、パター
ン面積も大きくなるという問題を有している。また、特
に上述した如く、セット優先かまたは図示しないがリセ
ット優先かのいわゆる片側優先のものしか開発されてお
らず、両優先のものが出現している２９− ＴＴＬ（トランジスタートランジスタ　ロジック）で構
成したＤフリップフロッゾ回路と互換性がない、つ′！
２！ｌｌノンコンノ４チブルであるということも、大き
な問題となっている。

〔発明の目的〕

この発明は上記事情を考慮してなされたもので、素子数
が少なく構成簡易にしてセット、リセット両優先機能を
備え、ＴＴＬとコン・ぐチプルである極めて良好な１相
式スタティック型Ｄフリ、プフロップ回路を提供するこ
とを目的とする。

〔発明の概要〕

すなわち、この発明は、第１の電位供給端と第１の出力
端との間に一方チャネルの第１．第２、第３のＩＧＦＥ
Ｔを直列挿入し前記第１．第２のＩ　ＧＦＥＴの接続点
と前記第１の出力端との間に一方チャネルの第４のＩＧ
ＦＥＴを挿入するとともに前記第１の出力端と第２の電
位供給端との間に他方チャネルの第５．第６．第７のＩ
ＧＦＥＴを直列挿入し前記第１の出力端と前記第２の電
位３０− 供給端との間に他方チャネルの第８のＩＧＦＥＴを挿入
し前記第６．第７のＩＧＦＥＴの接続点と前記第２の電
位供給端との間に他方チャネルの第９のＩＧＦＥＴを挿
入して第１の単位体を構成し、前記第１の電位供給端と
第２の出力端との間に一方チャネルの第１０．第１１．
第１２のＩＧＦＥＴを直列挿入し前記第１の電位供給端
と前記第２の出力端との間に一方チャネルの第１３のＩ
ＧＦＥＴを挿入するとともに前記第２の出力端と前記第
２の電位供給端との間に他方チャネルの第１４゜第１５
．第１６のＩＧＦＥＴを直列挿入し前記第２の出力端と
前記第１５．第１６のＩＧＦＥＴの接続点との間に他方
チャネルの第１７のＩ　ＧＦＥＴを挿入して第２の単位
体を構成し、前記第１の電位供給端と第３の出力端との
間に一方チャネルの第１８．第１９のＩＧＦＥＴを直列
挿入するとともに前記第３の出力端と前記第２の電位供
給端との間に他方チャネルの第２０のＩＧＦＥＴを挿入
して第３の単位体を構成し、前記第３．第６のＩ　ＧＦ
ＥＴのダートに入力信号を供給し、前記第１２゜第１４
のＩ　ＧＦＥＴのゲートに前記第１の単位体の出力信号
を供給し、前記第９．第１９のＩ　ＧＦＥＴのゲートに
前記第２の単位体の出力信号を供給し、前記第７．第１
１のＩ　ＧＦＥＴのゲートに前記第３の単位体の出力信
号を供給し、前記第１゜第８のＩＧＦＥＴのダート及び
前記第１３．第１６のＩＧＦＥＴのダートにセット信号
を互いに反転関係で供給し、前記第４．第５のＩＧＦＥ
Ｔのｒ−）及び前記第１０．第１７のＩ　ＧＦＥＴのダ
ートにリセット信号を互いに反転関係で供給し、前記第
２、第１５．第１８．第２０のＩＧＦＥＴのダートに１
相パルス信号を供給してなるダイナミック部と、前記第
１の電位供給端と第４の出力端との間に一方チャネルの
第２１．第２２のＩＧＦＥＴを直列挿入するとともに前
記第４の出力端と前記第２の電位供給端との間に他方チ
ャネルの第２３、第２４のＩＧＦＥＴを直列挿入して第
４の単位体を構成し、前記第１の電位供給端と第５の出
力端との間に一方チャネルの第２５．第２６のＩＧＦＥ
Ｔを直列挿入するとともに前記第５の出力端と前記第２
の電位供給端との間に他方チャネルの第２７のＩ　ＧＦ
ＥＴを挿入して第５の単位体を構成し、前記第３の単位
体の第３の出力端と前記第２の電位供給端との間に他方
チャネルの第２８のＩＧＦＥＴを挿入し、前記第２１．
第２６゜第２７のＩＧＦＥＴのダートに前記第３の単位
体の出力信号を供給し、前記第９．第１９．第２２゜第
２３．第２８のＩＧＦＥＴのゲートに前記第５の単位体
の出力信号を供給し、前記第１２．第１４のＩ　ＧＦＥ
Ｔのゲートに前記第４の単位体の出力信号を供給し、前
記第２４．第２５のＩＧＦＥＴのゲートに前記１相パル
ス信号を供給してなるスタティック部とを具備し、前記
第５の単位体の出力信号を一方の出力信号とし、この一
方の出力信号と前記第４．第５のＩ　ＧＦＥＴのゲート
に供給される前記リセット信号との論理積をとって他力
の出力信号とするようにしてなることを特徴とするもの
である。

また、この発明は、第１の電位供給端と第１の出力端と
の間に一方チャネルの第１．第２゜３３− 菓３のＩ　ＧＦＥＴを直列挿入し前記第１の電位供給端
と前記第１の出力端との間に一方チャネルの第４のＩ　
ＧＦＥＴを挿入するとともに前記第１の出力端と第２の
電位供給端との間に他方チャネルの第５．第６．第７の
Ｉ　ＧＦＥＴを直列挿入し前記第１の出力端と前記第５
．第６のＩＧＦＥＴの接続点との間に他方チャネルの笛
８のＩ　ＧＦＥＴを挿入し前記第６．第７のＩＧＦＥＴ
の接続点と前記第２の電位供給端との間に他力チャネル
の第９のＩＧＦＥＴを挿入して第１の単位体を構成し、
前記第１の電位供給端と第２の出力端との間に一方チャ
ネルの第１０．第１１．第１２のＩＧＦＥＴを直列挿入
し前記第１０．第１１のＩ　ＧＦＥＴの接続点と前記第
２の出力端との間に一方チャネルの第１３のＩＧＦＥＴ
を挿入するとともに前記第２の出力端と前記第２の電位
供給端との間に他力チャネルの第１４．第１５．第１６
のＩＧＦＥＴを直列挿入し前記第２の出力端と前記第２
の電位供給端との間に他力チャネルの第１７のＩＧＦＥ
Ｔを挿入して第２の単位体を構成し、前記第１の電３４
− 位供給端と棺３の出力端との間に一方チャネルの第１８
．第１９のＩＧＦＥＴを直列挿入するとともに前記第３
の出力端と前記第２の電位供給端との間に他方チャネル
の第２０のＩ　ＧＦＥＴを挿入して第３の単位体を構成
し、前記第３．第６のＩ　ＧＦＥＴのゲートに入力信号
を供給し、前記第１２１第１４のＩＧＦＥＴのゲートに
前記第１の巣位体の出力信号を供給し、前記第９．第１
９のＩ　ＧＦＥＴのダートに前記第２の単位体の出力信
号を供給し、前記第７１第１１のＩＧＦＥＴのダートに
前記第３の単位体の出力信号を供給し、前記第１゜第８
のＩ　ＧＦＥＴのダート及び前記第１３．第１６のＩ　
ＧＦＥＴのダートにリセット信号を互いに反転関係で供
給し、前記第４．第５のＩＧＦＥＴのダート及び前記第
１０．第１７のＩ　ＧＦＥＴのダートにセット信号を互
いに反転関係で供給し、前記第２、第１５．第１８．第
２０のＩＧＦＥＴのダートに１相パルス信号を供給して
なるダイナミック部と、前記第１の電位供給端と第４の
出力端との間に一方チャネルの第２１．第２２のＩＧＦ
ＥＴを直列挿入するとともに前記第４の出力端と前記第
２の電位供給端との間に他方チャネルの第２３、第２４
のＩＧＦＥＴを直列挿入して第４の単位体を構成し、前
記第１の電位供給端と第５の出力端との間に一方チャネ
ルの第２５．第２６のＩＧＦＥＴを直列挿入するととも
に前記第５の出力端と前記第２の電位供給端との間に他
方チャネルの第２７のＩ　ＧＦＥＴを挿入して第５の単
位体を構成し、前記第３の単位体の第３の出力端と前記
第２の電位供給端との間に他方チャネルの第２８のＩ　
ＧＦＥＴを挿入し、前記第２１．第２６゜第２７のＩ　
ＧＦＥＴのダートに前記第３の単位体の出力信号を供給
し、前記第９．第１９．第２２゜第２３．第２８のＩＧ
ＦＥＴのダートに前記第５の単位体の出力信号を供給し
、前記第１２．第１４のＩＧＦＥＴのダートに前記第４
の単位体の出力信号を供給し、前記第２４．第２５のＩ
　ＧＦＥＴのダートに前記１相パルス信号を供給してな
るスタティック部とを具備し、前記第５の単位体の出力
信号を一方の出力信号とし、この一方の出力信号と前記
第１．第８のＩＧＦＥＴのダートに供給される前記リセ
ット信号との論理積をとって他方の出力信号とするよう
にしてなることを特徴とするものである。

さらに、この発明は、第１の電位供給端と第１の出力端
との間に一方チャネルの第１．第２゜第３のＩＧＦＥＴ
を直列挿入し前記第１．第２のＩ　ＧＦＥＴの接続点と
前記第１の出力端との間に一方チャネルの第４のＩ　Ｇ
ＦＥＴを挿入するとともに前記第１の出力端と第２の電
位供給端との間に他方チャネルの第５．第６．第７のＩ
　ＧＦＥＴを直列挿入し前記第１の出力端と前記第２の
電位供給端との間に他力チャネルの第８のＩＧＦＥＴを
挿入し前記第６．第７のＩＧＦＥＴの接続点と前記第２
の電位供給端との間に他方チャネルの第９のＩ　ＧＦＥ
Ｔを挿入して第１の単位体を構成し、前記第１の電位供
給端と第２の出力端との間に一方チャネルの第１０．第
１１．第１２のＩＧＦＥＴを直列挿入し前記第１の電位
供給端と前記第２の出力端との間に一方チャネルの第１
３のＩ　ＧＦＥＴ３７− を挿入するとともに前記第２の出力端と前記第２の電位
供給端との間に他方チャネルの第１４゜第１５．第１６
のＩＧＦＥＴを直列挿入し前記第２の出力端と前記第１
５．第１６のＩ　ＧＦＥＴの接続点との間に他力チャネ
ルの第１７のＩ　ＧＦＥＴを挿入して第２の単位体を構
成し、前記第１の電位供給端と第３の出力端との間に一
方チャネルの第１８Ｉ第１９のＩＧＦＥＴを直列挿入す
るとともに前記第３の出力端と前記第２の電位供給端と
の間に他方チャネルの第２０のＩＧＦＦＪＴを挿入して
第３の単位体を構成し、前記第２．第７のＩＧＦＥＴの
ダートに入力信号を供給し、前記第１１゜第１５のＩＧ
ＦＥＴのダートに前記第１の単位体の出力信号を供給し
、前記第９．第１８のＩ　ＧＦＥＴのゲートに前記第２
の単位体の出力信号を供給し、前記第６．第１２のＩＧ
ＦＥＴのダートに前記第３の単位体の出力信号を供給し
、前記第１゜第８のＩＧＦＥＴのゲート及び前記第１３
．第１６のＩＧＦＥＴのダートにセット信号を互いに反
転間　・係で供給し、前記第４．第５のＩＧＦＥＴのゲ
ート３８− 及び前記第１０．第１７のＩ　ＧＦＥＴのゲートにリセ
ット信号を互いに反転関係で供給し、前記第３、第１４
．第１９．第２０のＩＧＦＥＴのダートに１相パルス信
号を供給して々るダイナミック部と、前記第１の電位供
給端と第４の出力端との間に一方チャネルの第２１．第
２２のＩ　ＧＦＥＴを直列挿入するとともに前記第４の
出力端と前記第２の電位供給端との間に他方チャネルの
第２３、第２４のＩＧＦＥＴを直列挿入して第４の単位
体を構成し、前記第１の電位供給端と第５の出力端との
間に一方チャネルの第２５．第２６のＩ　ＧＦＥＴを直
列挿入するとともに前記第５の出力端と前記第２の電位
供給端との間に他方チャネルの第２７のＩ　ＧＦＥＴを
挿入して第５の単位体を構成し、前記第３の単位体の第
３の出力端と前記第２の電位供給端との間に他方チャネ
ルの第２８のＩ　ＧＦＥＴを挿入し、前記第２２．第２
６゜第２７のＩＧＦＥＴのケ゛−卜に前記第３の単位体
の出力信号を供給し、前記第９．第１８．第２１゜第２
４．第２８のＩＧＦＥＴのダートに前記第５の単位体の
出力信号を供給し、前記第１１．第１５のＩ　ＧＦＥＴ
のダートに前記紀４０単位体の出力信号を供給し、前記
第２３．第２５のＩ　ＧＦＥＴのゲートに前記１相パル
ス信号を供給してなるスタティック部とを具備し、前記
第５の単位体の出力信号を一方の出力信号とし、この一
方の出力信号と前記第４．第５のＩＧＦＥＴのゲートに
供給される前記リセット信号との論理積をとって他方の
出力信号とするようにして々ることを特徴とするもので
ある。

〔発明の実施例〕

以下、図面を参照してこの発明の詳細な説明する。第４
図はこの発明に係る１相式スタティック型Ｄフリッｆ７
０ツノ回路の請１の実施例による回路構成図であり、こ
の回路は大きく分けてダイナミックルーツとスタティッ
クルーゾの２つの部分から構成されている。さらに、こ
のうちダイナミックループは第１．第２．第３の各単位
体２１．υ、互」から構成され、スタティックルーゾは
第４．第５の各単位体２４゜２５及びＮチャネルＭＯ８
）ランジスタ２６から構成されている。

上記第１の単位体υでは、正の電位ｖＤＤ供給点と基準
電位ＧＮＤ供給点との間に、３つのＰチャネル間０Ｓト
ランジスタ２１　ａ　、２１ｂ、２１ｃ及び３つのＮチ
ャネルＭＯ８）ランジヌタ２１　ｄ。

２１ｅ、２１ｆを、この順に直列挿入するとともに、上
記ＰチャネルＭＯ８）ランジヌタ２１ａ。

２１ｂの接続点とＧＮＤとの間にＰチャネルＭＯＳトラ
ンジスタ２１ｇ及びＮチャネルＭＯ８）　７ンジスタ２
１ｈを、この順に直列挿入し、上記ＰチャネルＭＯ８）
ランジスタ２１ｃ及びＮチャネルＭＯ８トランジスタ２
１ｄの接続点と、ＰチャネルＭＯ８）ランジスタ２１ｇ
及びＮチャネルＭＯ８）ランジスタ２１ｈの接続点とを
互いに接続し、該接続点を出力端とするとともに、Ｎチ
ャネルＭＯ８）ランジスタ２１ｅ、２１ｆとの接続点と
ＧＮＤとの間にＮチャネルＭＯ８）ランジスタ２１ｉを
挿入している。

また、上記第２の単位体三では、ＶＤＤと４ｌ− ＧＮＤとの間に３つのＰチャネルＭＯ８）ランジヌタ２
２ａ、２２ｂ　、２２ａ及び３つのＮチャネルＭＯＳト
ランジスタ２２ｄ　、２２ｅ　、２２１をこの順に直列
挿入するとともに、上記ｖＤＤとＮチャネルＭＯ８）ラ
ンジヌタ２２ｅ　、２２１の接続点との間にＰチャネル
ＭＯ８）ランジスタ２ｚｉ及びＮチャネルＭＯ８）ラン
ジヌタ２２ｈを、この順に直列挿入し、上記Ｐチャネル
間０Ｓトランジスタ２２ｃ及びＮチャネルＭＯ８）ラン
ジスタ２２ｄの接続点と、ＰチャネルＭＯＳトランジス
タ２２ｇ及びＮチャネルＭＯ８）ランジスタ２２ｈの接
続点とを互いに接続し、該接続点を出力端としている。

さらに、上記第３の単位体よＬ！では、ｖＤＤとＧＮＤ
との間に、２つのＰチャネルＭＯ８）ランジスタ２３ｍ
　、２３ｂ及び１つのＮチャネル間０Ｓトランジスタ２
３ｃを、この順に直列挿入し、ＰチャネルＭＯ８）ラン
ジスタ２３ｂとＮチャネルＭＯ８）ランジスタ２３ｃと
の接続点を出力端としている。

４２− また、上記第４の単位体２４では、”ＤＤとＧＮＤとの
間に、２つのＰチャネルＭＯ８）ランジメタ２４ｈ　、
２４ｂ及び２つのＮチャネルＭＯＳトランジスタ２４ｃ
　、２４ｄを、この順に直列挿入し、上記ＰチャネルＭ
Ｏ８）ランジメタ２４ｂとＮチャネルＭＯ８）ランジメ
タ２４ａとの接続点を出力端としている。

さらに、上記第５の単位体２５では、ｖＤＤとＧＮＤと
の間に、２つのＰチャネルＭＯ８）：５ンジスタ２５ａ
　、２５ｂ及び１つのＮチャネルＭＯＳトランジスタ２
５ｃを、この順に直列挿入し、上記ＰチャネルＭＯ８）
ランジメタ２５ｂとＮチャネルＭＯ８）ランジメタ２５
ａとの接続点を出力端としている。

また、上記ＮチャネルＭＯＳトランジスタ２６は、上記
第３の単位体且の出力端とＧＮＤとの間に挿入される。

そして、入力信号りが上記ＰチャネルＭＯ８トランジス
タ２１ａ及びＮチャネルＭＯ８）ランジメタ２１ｅの各
ダートに供給される。また、上４３ 記第１の単位体−２１の出力端の信号Ａが上記Ｐチャネ
ルＭＯ８）ランジメタ２２ｃ及びＮチャネルＭＯ８）ラ
ンジメタ２２ｄの各ダートに供給される。さらに、上記
第２の単位体２２の出力端の信号Ｂが上記ＮチャネルＭ
Ｏ８）ランジメタ２１＋ＳＰチヤネルＭＯ８）ランジメ
タ２３ｂ及びＮチャネルＭＯ８）ランジメタ２６の各ゲ
ートに供給される。また、上記第３の単位体Ｕの出力端
の信号Ｃが、上記ＮチャネルＭＯ８トランジスタ２１ｆ
ＳＰチヤネルＭＯ８）ランジメタ２２ｂ　、２４ａ、２
５ｂ及びＮチャネルＭＯ８）ランジメタ２５ｅの各ダー
トに供給される。

さらに、上記第４の単位体２４の出力端の信号が、上記
ＰチャネルＭＯ８）ランジメタ２２ｃ及びＮチャネルＭ
Ｏ８）ランジメタ２２ｄの各ゲートに供給される。また
、上記第５の単位体μの出力端の信号が、上記Ｐチャネ
ルＭＯ８）ランジメタ２３ｂ、ＮチヤネルＭＯ８）ラン
ジメタ２６゜ＰチャネルＭＯ８）ランジメタ２４ｂ及び
ＮチャネルＭＯ８）ランジメタ２４ｃの各ダートに供給
４４− される。

ここで、セット信号ＳＥＴが、インバータ２７を介して
上記ＰチャネルＭＯ８）ランジメタ２１ｍ及びＮチャネ
ルＭＯＳトランジスタ２１ｈの各ゲートに供給される。

また、インバータ２７を介したセット信号ｑπが、他の
インバータ２８を介して上記ＰチャネルＭＯ８）ランジ
メタ２２ｇ及びＮチャネルＭＯ８）ランジメタ２２１の
各ゲートに供給される。さらに、リセット信号ＲＥＳＥ
Ｔが、インバータ２９を介して上記ＰチャネルＭＯ８）
ランジメタ２２ｍ及びＮチャネルＭＯ８）ランジメタ２
２ｈの各ダートに供給される。また、上記インバータ２
９を介したリセ。

卜信号ＲＥＳＥＴが、他のインバータ３０を介して上記
ＰチャネルＭＯ８）ランジメタ２１ｇ及びＮチャネルＭ
Ｏ８）ランジメタ２１ｄの各ゲートに供給されるととも
に、ナンド回路３１の一方の入力端に供給される。この
ナンド回路３１の出力端の信号は、インバータ３２．３
３を直列に介して、ここで説明する１相式スタティック
型４５− Ｄフリッゾフロップ回路の一方の出力信号可となる。ま
た、上記第２の単位体２２及び第５の単位体Ｌ」の出力
端の信号は、上記ナンド回路３１の他方の入力端に供給
されるとともに、インバータ３４．３５を直列に介して
、ここで説明する１相式スタテイ、り型Ｄフリッゾフロ
ップ回路の他方の出力信号Ｑとなる。

さらに、上記ＰチャネルＭＯ８）ランジメタ２１ｂ、Ｎ
チヤネルＭＯ８）ランジメタ２２ｅ。

ＰチャネルＭＯ８）　７ンジスタ２３ａ、ＮチャネルＭ
ＯＳトランジメタ２３　ｃ　ｍ　２ｎ　ｄ及びＰチャネ
ルＭＯ８）ランジメタ２５ｈの各ダートに、１相パルス
信号φが供給される。

次に、上記のように構成された回路の動作を第５図に示
すタイミングチャートを用いて説明する。この場合、ま
ず、前記ヌタティックループを省略したダイナミラクル
ージの動作について説明する（第５図に示すタイミング
チャート中、点線で示す部分がダイナミック保持期間と
なる）。ただし、このとき、セット信号ＳＥＴ及４６− びリセット信号ＲＥＳＥＴは共に低レベル（ＧＮＤレベ
ル）、つまり第４図中のセット信号ＳＥＴ及びリセット
信号ＲＥＳＥＴは共に高レベル（ｖＤＤレベル）と々っ
ているものとする。このため、上記ＭＯＳトランジスタ
２１ａ、２２ｇ、２１ｄ、２２ｆは共にオンで、ＭＯＳ
　）ランジスタ２１ｇ、２２ｇ２１ｂ　、２２ｈは共に
オフとなっている。

そして、まずφが低レベルで入力信号りが低レベルとな
っているｔｌのタイミングのとき、ＭＯＳ　）ランジス
タ２１ｂ、２１ｅが共にオンし、信号Ａは高レベルとな
っている。

ｔｌのタイミングでφが高レベルに反転するとＭＯＳ　
）ランジヌタ２３ａがオンし、信号Ｃは低レベルとなる
。このとき、高レベルとなっているφが入力するＭＯＳ
　）ランジスタ２１ｂはオフし、さらにまだ低レベルと
なっている入力信号りが入力するＭＯＳ　）ランジスタ
２１ｅもオフするため、第１の単位体Ｌユの出力端はｖ
ＤＤとＧＮＤの両方から遮断されるが、その出力端の信
号Ａはダイナミ、り保持となり、いままでの高レベルと
なる。第１の単位体２１の出力端Ａの信号が高レベルで
あることによシ、ＭＯＳ　）ランジスタ２２ｄがオンし
、このとき高レベルとなっているφが入力されるＭＯＳ
　）ランジスタ２２ｅもオンするため、信号Ｂは低レベ
ルとなる。このとき、ＭＯＳ　）ランジスタ２３ｂ　、
２３ｃがオンとなるので、信号Ｃも低レベルと寿ってい
る。

ｔｓのタイミングで、φが低レベルに反転するとともに
、入力信号りが高レベルに反転する。

このとき、ＭＯＳトランジスタ２３ｈがオンし、低レベ
ルの信号Ｂが供給されるＭＯＳ　）ランジスタ２３ｂも
オンしているため、信号Ｃは高レベルとなる。信号Ｃが
高レベルになるとＭＯＳ　）ランジスメ２１ｆがオンす
る。このとき、入力信号りも高レベルになっているので
、ＭＯＳトランジスタ２１ｃもオンし、信号Ａは低レベ
ルに反転する。信号Ａが低レベルに反転すると、ＭＯｓ
トランジヌタ２２ｄがオフする。このとき、高レベルと
なっている信号Ｃが入力するＭＯＳ　）ランジヌタ２２
ｂもオフし、第２の単位体２２の出力端ｖＤＤとＧＮＤ
の両方から遮断されるが、その出力端の信号Ｂはダイナ
ミック保持となり、いｉｔでの低レベルに保持される。

ｔ４のタイミングで、φが高レベルに反転すると、ＭＯ
Ｓトランジスタ２３ｃがオンし、信号Ｃは低レベルに反
転する。また、φが反転して高レベルになるといままで
オンしていたＭＯＳ　）ランジヌタ２１ｂがオフし、第
１の単位体Ｌ」の出力端はｖＤＤとＧＮＤの両方から遮
断されるが、その出力端の信号Ａはダイナミック保持と
な９、いままでの低レベルに保持される。信号Ａが低レ
ベルであればＭＯＳ　卜７ンジスタ２２ａがオンし、こ
のとき低レベルとなっている信号Ｃが入力されるＭＯＳ
トランジスタ２２ｂもオンするため、信号Ｂは高レベル
に反転する。

ｔｓのタイミングで、φが低レベルに反転するとともに
、入力信号りが低レベルに反転する。

φが反転して低レベルになるとＭＯＳ　）ランジスタ２
１ｂがオンし、低レベルの入力信号りが入力されるＭＯ
Ｓ　）ランジヌタ２１ｅもオンし、信４９− 号Ａは高レベルに反転される。信号Ａが高レベルに反転
されると、ＭＯＳ）ランジスタ２２ａがオフし、低レベ
ルとなっているφが入力するＭＯＳ　）ランソスタ２２
ｅもオフし、第２の単位体２２の出力端はｖＤＤとＧＮ
Ｄの両方から遮断されるが、その出力端の信号Ｂはダイ
ナミック保持となり、いままでの高レベルとなる。信号
Ｂが高レベルに保持されると、ＭＯＳトランジスタ２３
ｂがオフし、低レベルとなっているφが入力するＭＯＳ
　）ランジスタ２３ｃもオフし、第３の単位体２３の出
力端はｖＤＤとＧＮＤの両方から遮断されるが、その出
力端の信号Ｃはダイナミック保持となり、いままでの低
レベルとなる。

ｔ６のタイミングで、φが高レベルに反転するト、ＭＯ
Ｓトランジスタ２３ｃがオンし信号Ｃが低レベルのまま
となる。このとき、低レベルとなっている入力信号りが
入力するＭＯＳ　）ランジスタ２１ｅがオフし、高レベ
ルのφが入力するＭＯＳ　）　：７ンジスタ２１ｂもオ
フするので、第１の単位体−２１の出力端はｖＤＤとＧ
ＮＤの両方か＝５０− ら遮断されるが、その出力端の信号Ａはダイナミック保
持となり、いままでの高レベルとなる。

信号Ａが高レベルであるから、ＭＯＳトランジスタ２２
ｄがオンし、高レベルのφが入力するＭＯＳ　）ランジ
スタ２２ｅもオンするので、信号Ｂは低レベルに反転す
る。

ｔ７のタイミングで、φが低レベルに反転すると、ＭＯ
Ｓトランジスタ２１ｂがオンし、低レベルとなっている
入力信号りが入力されるＭＯＳトランジスタ２１ｃもオ
ンするので、信号Ａは高レベルのままとなる。高レベル
の信号Ａが入力されるＭＯＳ）ランジスタ２２ｃはオフ
し、低レベルのφが入力されるＭＯＳ　）ランジスタ２
２ｍもオフするので、第２の単位体旦の出力端はＶＤＤ
とＧＮＤの両方から遮断されるが、その出力端の信号Ｂ
はダイナミック保持となり、いままでの低レベルとなる
。さらに、低レベルの信号Ｂが入力されるＭＯＳ　）ラ
ンジヌタ２３ｂはオンし、低レベルのφが入力されるＭ
ＯＳ　）ランジスタ２３ａもオンするので、信号Ｃは高
レベルに反転する。

ｔ８のタイミングで、φが高レベルに反転するとともに
、入力信号りが高レベルに反転する。

φが反転して高レベルになると、ＭＯＳトランジスタ２
３ｃがオンし、信号Ｃが低レベルに反転する。低レベル
の信号Ｃが入力されるＭ０ｓトランジスタ２１ｆはオフ
し、高レベルのφが入力されるＭＯＳトランジスタ２１
ｂもオフするので、第１の単位体２１の出力端けＶＤＤ
とＧＮＤの両方から遮断されるが、その出力端の信号Ａ
はダイナミック保持となり、い−１′までの高レベルと
なる。また、高レベルの信号Ａが入力されるＭＯＳトラ
ンジスタ２２ｄはオンし、高レベルのφが入力されるＭ
ＯＳ）ランジスタ２２ｅもオンするので、信号Ｂは低レ
ベルのままとなる。

ｔ９のタイミングでφが低レベルに反転すると、低レベ
ルのφが入力されるＭＯＳ　）ランジスタ２３ａはオン
し、低レベルとなされた信号Ｂが入力されるＭＯＳ　）
ランジスタ２３ｂもオンするので、信号Ｃは高レベルに
反転する。高レベルの信号Ｃが入力されるＭＯＳ　）ラ
ンジスタ２１ｆはオンし、高レベルの入力信号りが入力
されるＭＯＳ　）ランジスタ２１ｅもオンするので、信
号Ａは低レベルに反転する。また、高レベルの信号Ｃが
入力されるＭＯＳ　）ランジスタ２２ｂはオフし、低レ
ベルの信号Ａが入力されるＭＯＳ　）ランジヌタ２２ｄ
もオフするので、第２の単位体互１の出力端はｖＤＤと
ＧＮＤの両方から遮断されるが、その出力端の信号Ｂは
ダイナミック保持となシ、いままでの低レベルとなる。

ｔｌｏのタイミングで、φが高レベルに反転すると、高
レベルのφが入力されるＭＯＳ　）ランジスタ２３ｃが
オンし、信号Ｃが低レベルに反転される。低レベルの信
号Ｃが入力されるＭＯＳ　）ランジスタ２１ｆはオフし
、高レベルのφが入力されるＭＯＳ）ランジスタ２１ｂ
もオフするので、第１の単位体互ユの出力端は一旦ｖＤ
ＤとＧＮＤの両方から遮断されるが、その出力端の信号
Ａはダイナミック保持とな９、いままでの低レベルとな
る。このとき、低レベルの信号Ａが５３− 入力されるＭＯＳ　）ランジスタ２２ｃはオンし、低レ
ベルの信号Ｃが入力されるＭＯＳ　）ランジスタ２２ｂ
もオンするので、信号Ｂは高レベルに反転される。信号
Ｂが高レベルに反転されるとＭＯＳ　）ランジスタ２１
１がオンし、高レベルの入力信号りが入力されるＭＯＳ
　）ランジスタ２１ｅもオンしているので、結局信号Ａ
は低レベルになされる。

ｔｌｌのタイミングで、φが低レベルに反転されると、
まず低レベルとなっている信号Ａが入力されるＭＯＳ　
）ランジスタ２２ｃはオンし、低レベルとなっている信
号Ｃが入力されるＭＯＳ　）ランジスタ２２ｂもオンす
るので、信号Ｂは高レベルのままとなる。高レベルの信
号Ｂが入力されるＭＯＳ　）ランジスタ２３ｂはオフし
、低レベルのφが入力されるＭＯＳ　）ランジスタ２３
ｃもオフするので、第３の単位体２３の出力端はＶＤＤ
とＧＮＤの両方から遮断されるが、その出力端の信号Ｃ
はダイナミック保持とカシ、いままでの低レベルとなる
。また、高レベルの信号Ｂ５４− が入力されるＭＯＳ　）ランジスタ２１１はオンし、高
レベルの入力信号りが入力されるＭＯＳ　）ランジスタ
２１ｅもオンするので、信号Ａは低レベルのままとなる
。

ｔｔｇのタイミングで、φが高レベルに反転するととも
に、入力信号りが低レベルに反転する。

すると、φが高レベルに反転することによ９ＭＯ８）ラ
ン−）ヌタ２３ｃがオンし、信号Ｃは低レベルのままと
彦る。低レベルの信号Ｃが入力されるＭＯＳ　）ランジ
スタ２１ｆはオフし、高レベルのφが入力されるＭＯＳ
　）ランジスタ２１ｂもオフするので、第１の単位体２
１の出力端はｖＤＤ、！：ＧＮＤの両方から遮断される
が、その出力端の信号Ａはダイナミック保持とカリ、い
ままでの低レベルとなる。また、低レベルの信号Ａが入
力されるＭＯＳトランジスタ２２ａはオンし、低レベル
の信号Ｃが入力されるＭＯＳ　）ランジスタ２２ｂもオ
ンするので、信号Ｂは高レベルのままとなる。

ｔｔｓのタイミングで、φが低レベルに反転すると、低
レベルのφが入力されるＭＯＳ）ランジヌメ２１ｂはオ
ンし、低レベルの入力信号りが入力されるＭＯＳ　）ラ
ンジヌタ２１ｃもオンし、信号Ａは高レベルに反転する
。この高レベルの信号Ａが入力されるＭＯＳ　トランジ
スタ２２ｃはオフし、低レベルのφが入力されるＭＯＳ
　）ランジヌタ２２ｅもオフするので、第２の単位体Ｕ
の出力端はｖＤＤとＧＮＤの両方から遮断されるが、そ
の出力端の信号Ｂはダイナミック保持とカシ、いままで
の高レベルとなる。また、高レベルの信号Ｂが入力され
るＭＯＳ）ランジスタ２３ｂはオフし、低レベルのφが
入力されるＭＯＳ　）ランジヌタ２３ｃもオフするので
、第３の単位体２３の出力端はｖＤＤとＧＮＤの両方か
ら遮断されるが、その出力端の信号Ｃはダイナミック保
持となり、いままでの低レベルとなる。

ｔ１４のタイミングで、φが高レベルに反転すると、高
レベルのφが入力されるＭＯＳ　）ランジスタ２３ｃは
オンし、信号Ｃは低レベルのままとなる。この低レベル
の信号Ｃが入力されるＭＯＳ　）ランジスタ２１ｆはオ
フし、高レベルのφが入力されるＭＯＳ　）ランジスタ
２１ｂもオフするので、第１の単位体−２１の出力端は
ｖＤＤとＧＮＤの両刃から遮断されるが、その出力端の
信号Ａはダイナミック保持となシ、いままでの高レベル
となる。また、高レベルの信号Ａが入力されるＭＯＳ　
）ランジスタ２２ｄはオンし、高レベルのφが入力され
るＭＯＳ）ランジスタ２２ｅもオンするので、信号Ｂは
低レベルに反転される。

ｔｌｇのタイミングで、φが低レベルに反転すると、低
レベルのφが入力されるＭＯＳ　）ランジスタ２１ｂが
オンし、低レベルの入力信号りが入力されるＭＯＳ　）
ランジスタ２１ａもオンするので、信号Ａは高レベルの
ままとなる。この高レベルの信号Ａが入力されるＭＯＳ
　）ランジスタ２２ｃはオフし、低レベルのφが入力さ
れるＭＯＳトランジスタ２２ａもオフするので、第２の
単位体２２の出力端はｖＤＤとＧＮＤの両方から遮断さ
れるが、その出力端の信号Ｂはダイナミー５フー ツク保持となシ、いままでの低レベルとなる。

また、低レベルの信号Ｂが入力されるＭＯＳ　）ランジ
ヌタ２３ｂはオンし、低レベルのφが入力されるＭＯＳ
　トランジスタ２３ｈもオンするので、信号Ｃは高レベ
ルに反転する。

このように、入力信号りがφの立上シに同期して反転す
る場合には、信号Ｂすなわち出力信号Ｑは入力信号りに
対してφの１ビット遅延信号とな、ｊｌ）、Ｄ７リツプ
フロツグ回路として動作することになる。

ここで、上記ダイナミックルーズの説明では、各単位体
２１，２２．２３（Ｑ出力端カ■ＤＤトＧＮＤの両方か
ら遮断されたとき、その出力端の信号Ａ、Ｂ、Ｃをダイ
ナミック保持として第５図中点線で示すように以前の状
態を保つ如く説明したが、このダイナミック保持状態は
以下に述べるスタテイ、クルージの作用でスタティック
保持されることになる。

そこで、以下、ヌタティックルーゾについて説明する。

まず、前記ｔ！のタイミングで、第一５８＝ １の単位体ηの出力端がｖＤＤとＧＮＤの両方から遮断
されるが、このとき、信号Ｂ、Ｃは共に低レベルでおる
ため、信号Ｂが入力されるＭＯＳトランジスタ２４ｂは
オンし、信号Ｃの入力されるＭＯＳトランジスタ２４ａ
もオンするので、第４の単位体２４の出力信号は高レベ
ルとなシ、信号Ａが高レベルに保持される。

ｔｓのタイミングで第２の単位体２２の出力端がＶＤＤ
とＧＮＤの両刃から遮断されるが、高レベルの信号Ｃが
入力されるＭＯＳ　）ランジスタ２５ｅがオンするので
第５の単位体２５の出力信号が低レベルとなｐ１信号Ｂ
が低レベルに保持される。

ｔ４のタイミングで、第１の単位体且の出力端がｖＤＤ
とＧＮＤの両方から遮断されるが、高レベルの信号Ｂが
入力されるＭＯＳ　）ランジスタ２４ａはオンし、高レ
ベルのφが入力されるＭＯＳ　）ランジスタ２４ｄもオ
ンするので、第４の単位体重２４の出力信号が低レベル
となり、信号Ａが低レベルに保持される。

ｔｌｌのタイミングで、第２及び第３の単位体Ｌノ、１
」の出力端がそれぞれＶＤＤとＧＮＤの両方から遮断さ
れるが、ｊ４のタイミングで信号Ｂが高レベルであるの
でＭＯＳ　）ランジヌタ２６がオンし、信号Ｃは低レベ
ルに保持されるとともにこの低レベルの信号Ｃが入力さ
れるＭＯＳ　）ランジスタ２５ｂがオンしかつ低レベル
のφが入力されるＭＯＳトランジスタ２５ａもオンする
ので第５の単位体２５の出力信号が高レベルとなシ、信
号Ｂが高レベルに保持される。すなわち、とのｔｓのタ
イミングでは、ＭＯＳトランジスタ２６と第５の単位体
しとによる正帰還作用で、信号Ｂ、Ｃを保持しているも
のである。

ｔ６のタイミングで、第１の単位体互ユの出力端がｖＤ
ＤとＧＮＤの両方から遮断されるが、低レベルの信号Ｂ
が入力されるＭＯＳ　）ランジヌタ２４ｂはオンし、低
レベルの信号Ｃが入力されるＭＯＳ　）ランジスタ２４
ｈもオンするので、第４の単位体重２４の出力信号は高
レベルとなり、信号Ａが高レベルに保持される。

ｔ７のタイミングで、第２の単位体２２の出力端がＶＤ
ＤとＧＮＤの両方から遮断されるが、高レベルの信号Ｃ
が入力されるＭＯＳ　）ランジスタ２５ｃがオンするの
で、第５の単位体−Ｌ」の出力信号が低レベルとなシ、
信号Ｂが低レベルに保持される。

ｔｓのタイミングで、第１の単位体２１の出力端がｖＤ
ＤとＧＮＤの両方から遮断されるが、低レベルの信号Ｂ
が入力されるＭＯＳ　）ランジスタ２４ｂがオンし、低
レベルの信号Ｃが入力されるＭＯＳ　）ランジスタ２４
ａもオンするので、第４の単位体２４の出力信号は高レ
ベルとなり、信号Ａは高レベルに保持される。

ｔ、のタイミングで、第２の単位体２２の出力端がＶＤ
ＤとＧＮＤの両刃から遮断されるが、高レベルの信号Ｃ
が入力されるＭＯＳ　）ランジスタ２５ａがオンするの
で、第５の単位体２２５．の出力信号が低レベルとなり
、信号Ｂが低レベルに保持される。

ｔｌｌのタイミングで、第３の単位体互」の出６１− 刃端がｖＤＤとＧＮＤの両方から遮断されるが、高レベ
ルの信号Ｂが入力されるＭＯＳ　）ランジスタ２６がオ
ンするので、信号Ｃは低レベルに保持される。

ｔｕのタイミングで、第１の単位体２１の出力端がＶＤ
ＤとＧＮＤの両方から遮断されるが、高レベルの信号Ｂ
が入力されるＭＯＳ　）ランジスタ２４ａがオンし、高
レベルのφが入力されるＭＯＳ　）ランジヌタ２４ｄが
オンするので、第４の単位体−２４の出力信号は低レベ
ルとなシ、信号Ａが低レベルに保持される。

ｔｔｓのタイミングで、第２及び第３の単位体２２．２
３の出力端がそれぞれｖＤＤとＧＮＤの両方から遮断さ
れるが、ｊｌ！のタイミングで信号Ｂが高レベルである
のでＭＯＳ　）ランジスタ２６がオンし、信号Ｃは低レ
ベルに保持されるとともに、この低レベルの信号Ｃが入
力されるＭＯＳトランジスタ２５ｂがオンしかつ低レベ
ルのφが入力されるＭＯＳ）ランジスタ２５ａもオンす
るので、第５の単位体だの出力信号が高レベ６２− ルとなり、信号Ｂが高レベルに保持される。すなわち、
とのｔｌｇ　のタイミングではｔ５のタイミングのとき
と同様に、ＭＯＳトランジスタ２６と第５の単位体Ｌ１
とによる正帰還作用で信号Ｂ、Ｃを保持しているもので
ある。

ｔ１４のタイミングで、第１の単位体−２１の出力端が
ｖＤＤとＧＮＤの両方から遮断されるが、低レベルの信
号Ｂが入力されるＭｏ８　）ランジスタ２４ｂがオンし
、低レベルの信号Ｃが入力されるＭｏ８　）ランジスタ
２４ａがオンするので、第４の単位体−２４の出力信号
は高レベルとなシ、信号Ａが高レベルに保持される。

ｔｌｓのタイミングで、第２の単位体２２の出力端がｖ
ＤＤとＧＮＤの両方から遮断されるが、高レベルの信号
Ｃが入力されるＭｏ８　）ランジスタ２５ｃがオンする
ので、第５の単位体２５の出力信号は低レベルとなり、
信号Ｂが低レベルに保持される。

このように、第５図中点線で示す信号Ａ、Ｂ。

Ｃのダイナミック保持状態は、スタティックループの作
用によシスタテイック保持状態となされるものである。

次に、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴに
ついて説明する。まず、リセット信号ＲＥＳＥＴが低レ
ベルでセット信号ＳＥＴが高レベルの場合、つまり第４
図ではリセット信号ＲＥＳＥＴが高レベルでセット信号
ｉが低レベルの場合について説明する。この場合には、
ＭＯＳトランジスタ２１ｂがオンするので信号Ａは低レ
ベルとなＪ、Ｍｏ８）ランジスタ２２ｇがオンするので
信号Ｂは高レベルとなって、結局出力信号Ｑは高レベル
、互は低レベルに設定される。

次に、リセット信号ＲＥＳＥＴが高レベルでセット信号
ＳＥＴが低レベルの場合、つ″ｔ、６リセツト信号ＲＥ
ＳＥＴが低レベルでセット信号ＳＥＴが高レベルの場合
には、ＭｏＳトランジスタ２１ｇ。

２１ｇがオンするので信号ｈｉｄ高レベルとなシ、Ｍｏ
８　）ランジスタ２２１．２２ｈがオンするので信号Ｂ
は低レベルとなって、結局出力信号Ｑは低レベル、互は
高レベルに設定される。

才た、りセット信号ＲＥＳＥＴ及びセット信号ＳＥＴが
共に高レベルの場合、つ首）リセット信号ＲＥＳＥＴ　
Ｉｔびセット信号ＳＥＴが共に低レベルの場合には、Ｍ
ＯＳトランジスタ２１ｂがオンするので信号Ａは低レベ
ルとなシ、ＭｏＳトランジスタ２２ｇがオンするので信
号Ｂは高レベルとなって、結局出力信号Ｑ、Ｑは共に高
レベルに設定される。ここで、以上説明した動作をまと
めると次表のようになる。

６５− したがって、上記第１の実施例のような構成によれば、
リセット信号ＲＥＳＥＴ及びセット信号ＳＥＴが共に高
レベルの場合、出力信号Ｑ、ηが共に高レベルとなシ、
いわゆるリセット、セット両優先タイプのＤフリアゾフ
ロ２１回路を提供することができる。また、第３図に示
した従来回路に比して、スタティックループの素子数が
少なくて済み、構成が簡易となるものである。

第６図はこの発明の第２の実施例の回路構成図である。

この第２の実施例回路は、上記第４６６− 図に示す第１の実施例回路の各ＭＯ８）ランジスタのチ
ャネル型をそれぞれ反対型のチャネル型に置き替えたも
のであシ、これに伴なって電源の接続関係も逆にしたも
のである。なお、第６図において、上記第４図と対応す
る部分には、その符号の先頭に数字の「１」を付しであ
る。

ただし、第６図において、ＮチャネルＭＯＳ　）ランジ
スタ１２１ｇは第１の単位体１２１の出力端とＧＮＤと
の間に挿入され、ＰチャネルＭＯ８）シンジスタ１２１
ｈけＰチャネルＭＯ８）ランジスタ１２１ｅ、１２１ｄ
の接続点と第１の単位体１２ノの出力端との間に挿入さ
れ、ＮチャネルＭＯＳトランジスタ１２２ｇは第２の単
位体１２２の出力端とＮチャネルＭＯＳ　）ランジスタ
１２２ｂ、１２２ａの接続点との間に挿入され、Ｐチャ
ネルＭＯ８）ランジスタ１２２ｈは”ＤＤと第２の単位
体１２２の出力端との間に挿入される。そして、ＭＯＳ
トランジスタ１２１ｈ　、　１２１ｂのダートにインバ
ータ１２９を介したリセット信号ＲＥＳＥＴを供給し、
ＭＯＳ　）ランジスタ１２２ｇ。

１２２ｆのダートにインバータ１２９　、１３０を介し
たリセット信号ＲＥＳ　ＥＴを供給し、ＭＯＳトランジ
スタ１２１ｄ、１２１ｇのケ９−卜にインバータ１２７
，１２８を介したセット信号ＳＥＴを供給し、ＭＯＳト
ランジスタ１２２　ａ　、　１２２ｈのｒ−トにインバ
ータ１２２を介したセット信号ＳＥＴ　’ｅ供給するよ
うにしている。なお、この場合、ナンド回路１３１の他
方の入力端には、インバータ１２９を介したリセット信
号ＲＥＳＥＴが供給される。

１だ、第７図は上記第６図に示す実施例回路の動作を示
すタイミングチャートである。このタイミングチャート
から明らかなように、入力信号りがφの立下シに同期し
て変化する場合には、信号Ｂつオシ出力信号Ｑけ入力信
号りに対してφの１ビット遅延信号となシ、逆にφの立
上シに同期して変化する場合にはφの半ビツト遅延信号
となっている。

第８図はこの発明の第３の実施例の回路構成図である。

この第３の実施例回路は、上記第４図に示す第１の実施
例回路の直列に接続されたＭＯＳ　）ランジスタ２１ｂ
、２１ａ及び２１ｅ。

２１１及び２２ｂ、２２Ｃ及び２２ｄ、２２ｅ及び２３
ａ、２３ｂ及び２４ｇ、２４ｂ及び２４ｃ　、２４ｄ及
び２５ａ、２５ｂの位置をそれぞれ互いに入れ代えたも
のでアシ、このような構成によっても第１の実施例と同
様な動作を行ない得ることはもちろんである。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、累
子数が少なく構成簡易にしてセット。

リセット両優先機能を備え、ＴＴＬとコンＡ’チブルで
ある極めて良好な１相式スタティック型Ｄフリップフロ
ップ回路を提供することができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ従来の１相式スタティック
型Ｄフリッゾフロップ回路を示す回６９− 路構成図及びその動作を説明するためのタイミング図、
第３図は第１図に示す従来回路にセット優先機能を持た
せた状態を示す回路構成図、第４図及び第５図はそれぞ
れこの発明に係る１相式スタティック型Ｄフリップフロ
ップ回Ｍ（７）第１の実施例を示す回路構成図及びその
動作を詩明するためのタイミング図、第６図及び第７図
はそれぞれこの発明の第２の実施例を示す回路構成図及
びその動作を説明するためのタイミング図、第８図はこ
の発明の第３の実施例を示す回路構成図である。 回路、１５・・・第５の単位回路、１６，１り・・・イ
ンバータ、１８・・・ＮチャネルＭＯＳ　）ランジスタ
、１９．２０・・・インバータ、２ノ・・・第１の単位
体、ｌ］・・・第２の単位体、２３・・・Ｍ３の単位体
、１１・・・第４の単位体、２ｓ・・・第５の単位体、
２６・・・ＮチャネルＭＯＳ　）ランジスタ、２７〜３
Ｏ・°・インバータ、３１・・・ナンド回路、３２〜７
０− 、ヲ、う・・・インバータ。 −７１− 第１図

Claims (3)

【特許請求の範囲】
1. （１）第１の電位供給端と第１の出力端との間に一方チ
   ャネルの第１．第２．第３のＩ　ＧＦＥＴを直列挿入し
   前記第１．第２のＩＧＦＥＴの接続点と前記第１の出力
   端との間に一方チャネルの第４のＩＧＦＥＴを挿入する
   とともに前記第１の出力端と第２の電位供給端との間に
   他方チャネルの第５．第６゜第７のＩＧＦＥＴを直列挿
   入し前記第１の出力端と前記第２の電位供給端との間に
   他方チャネルの第８のＩＧＦＥＴを挿入し前記第６．第
   ７のＩＧＦＥＴの接続点と前記第２の電位供給端との間
   に他方チャネルの第９のＩＧＦＥＴを挿入して第１の単
   位体を構成し、前記第１の電位供給端と第２の出力端と
   の間に一方チャネルの第１０．第１１゜第１２のＩＧＦ
   ＥＴを直列挿入し前記第１の電位供給端と前記第２の出
   力端との間に一方チャネルの第１３のＩ　ＧＦＥＴを挿
   入するとともに前記第２の出力端と前記第２の電位供給
   端との間に他方チャネルの第１４．第１５１第１６のＩ
   ＧＦＥＴを直列挿入し前記第２の出力端と前記第１５．
   第１６のＩＧＦＥＴの接続点との間に他方チャネルの第
   １７のＩＧＦＥＴを挿入して第２の単位体を構成し、前
   記第１の電位供給端と第３の出力端との間に一方チャネ
   ルの第１８．第１９のＩＧＦＥＴを直列挿入するととも
   に前記第３の出力端と前記第２の電位供給端との間に他
   方チャネルの第２０のＩＧＦＥＴを挿入して第３の単位
   体を構成し、前記第３．第６のＩＧＦＥＴのダートに入
   力信号を供給し、前記第１２．第１４のＩＧＦＥＴのダ
   ートに前記第１の単位体の出力信号を供給し、前記第９
   、第１９のＩＧＦＥＴのダートに前記第２の単位体の出
   力信号を供給し、前記第７．第１１のＩ　ＧＦＥＴのダ
   ートに前記第３の単位体の出力信号を供給し、前記第１
   ．第８のＩＧＦＥＴのダート及び前記第１３．第１６の
   ＩＧＦＥＴのダートにセット信号を互いに反転関係で供
   給し、前記第４゜第５のＩＧＦＥＴのダート及び前記第
   １０．第１７のＩ　ＧＦＥＴのケ゛−卜にリセット信号
   を互いに反転関係で供給し、前記第２．第１５．第１８
   ．第２０のＩＧＦＥＴのダートに１相パルス信号を供給
   してなるダイナミック部と、前記第１の電位供給端と第
   ４の出力端との間に一方チャネルの第２１、第２２のＩ
   　ＧＦＥＴを直列挿入するとともに前記第４の出力端と
   前記第２の電位供給端との間に他方チャネルの第２３．
   第２４のＩＧＦＥＴを直列挿入して第４の単位体を構成
   し、前記第１の電位供給端と第５の出力端との間に一方
   チャネルの第２５．第２６のＩ　ＧＦＥＴを直列挿入す
   るとともに前記第５の出力端と前記第２の電位供給端と
   の間に他方チャネルの第２７のＩＧＦＥＴを挿入して第
   ５の単位体を構成し、前記第３の単位体の第３の出力端
   と前記第２の電位供給端との間に他方チャネルの第２８
   のＩ　ＧＦＥＴを挿入し、前記第２１．第２６．第２７
   のＩＧＦＥＴのダートに前記第３の単位体の出力信号を
   供給し、前記第９．第１９．第２２．第２３．第２８の
   ＩＧＦＥＴのダートに前記第５の単位体の出力信号を供
   給し、前記第１２．第１４のＩ　ＧＦＥＴのダートに前
   記第４の単位体の出力信号を供給し、前記第２４第２５
   のＩＧＦＥＴのゲートに前記１相パルス信号を供給して
   なるヌタティック部とを具備し、前記第５の単位体の出
   力信号を一方の出力信号とし、この一方の出力信号と前
   記第４．第５のＩ　ＧＦＥＴのダートに供給される前記
   リセット信号との論理積をとって他方の出力信号とする
   ようにしてなることを特徴とする１相式スタティック型
   Ｄフリッゾフロップ回路。
2. （２）第１の電位供給端と第１の出力端との間に一方チ
   ャネルの第１．第２．第３のＩＧＦＥＴを直列挿入し前
   記第１の電位供給端と前記第１の出力端との間に一方チ
   ャネルの第４のＩ　ＧＦＥＴを挿入するとともに前記第
   １の出力端と第２の電位供給端との間に他方チャネルの
   第５．第６゜第７のＩ　ＧＦＥＴを直列挿入し前記第１
   の出力端と前記第５．第６のＩＧＦＥＴの接続点との間
   に他方チャネルの第８のＩ　ＧＦＥＴを挿入し前記第６
   ．第７のＩ　ＧＦＥＴの接続点と前記第２の電・位供給
   端との間に他方チャネルの第９のＩ　ＧＦＥＴを挿入し
   て第１の単位体を構成し、前記第１の電位供給端と第２
   の出力端との間に一方チャネルの第１０゜第１１．第１
   ２のＩ　ＧＦＥＴを直列挿入し前記第１０゜第１１のＩ
   　ＧＦＥＴの接続点と前記第２の、出力端との間に一方
   チャネルの第１３のＩＧＦＥＴを挿入するとともに前記
   第２の出力端と前記第２の電位供給端との間に他方チャ
   ネルの第１４．第１５゜第１６のＩＧＦＥＴを直列挿入
   し前記第２の出力端と前記第２の電位供給端との間に他
   方チャネルの第１７のＩ　ＧＦＥＴを挿入して第２の単
   位体を構成し、前記第１の電位供給端と第３の出力端と
   の間に一方チャネルの第１８．第１９のＩＧＦＥＴを直
   列挿入するとともに前記第３の出力端と前記第２の電位
   供給端との間に他方チャネルの第２０のＩ　ＧＦＥＴを
   挿入して第３の単位体を構成し、前記第３．第６のＩ　
   ＧＦＥＴのダートに入力信号を供給し、前記第１２．第
   １４のＩＧＦＥＴのダートに前記第１の単位体の出力信
   号を供給し、前記第９．第１９のＩ　ＧＦＥＴのダート
   に前記第２の単５− 位体の出力信号を供給し、前記第７．第１１のＩ　ＧＦ
   ＥＴのゲートに前記第３の単位体の出力信号を供給し、
   前記第１．第８のＩＧＦＥＴのダート及び前記第１３．
   第１６のＩＧＦＥＴのゲートにリセット信号を互いに反
   転関係で供給し、前記第４゜第５のＩＧＦＥＴのゲート
   及び前記第１０．第１７のＩ　ＧＦＥＴのゲートにセッ
   ト信号を互いに反転関係で供給し、前記第２．第１５．
   第１８．第２０のＩ　ＧＦＥＴのゲートに１相パルス信
   号を供給してなるダイナミック部と、前記第１の電位供
   給端と第４の出力端との間に一方チャネルの第２１゜第
   ２２のＩＧＦＥＴを直列挿入するとともに前記第４の出
   力端と前記第２の電位供給端との間に他方チャネルの第
   ２３．第２４のＩＧＦＥＴを直列挿入して第４の単位体
   を構成し、前記第１の電位供給端と第５の出力端との間
   に一方チャネルの第２５．第２６のＩＧＦＥＴを直列押
   入するとともに前記第５の出力端と前記第２の電位供給
   端との間に他方チャネルの第２７のＩＧＦＥＴを挿入し
   て第５の単位体を構成し、前記第３の単位体の６− 第３の出力端と前記第２の電位供給端との間に他方チャ
   ネルの第２８の１．ＧＦＥＴを挿入し、前記第２１．第
   ２６．第２７のＩＧＦＥＴのゲートに前記第３の単位体
   の出力信号を供給し、前記第９゜第１９．第２２．第２
   ３．第２８のＩＧＦＥＴのダートに前記第５の単位体の
   出力信号を供給し、前記第１２．第１４のＩ　ＧＦＥＴ
   のダートに前記第４の単位体の出力信号を供給し、前記
   第２４゜第２５のＩ　ＧＦＥＴのダートに前記１相Ａ？
   ルス信号を供給してなるスタティック部とを具備し、前
   記第５の単位体の出力信号を一力の出力信号とし、この
   一方の出力信号と前記第１．第８のＩＧＦＥＴのダート
   に供給される前記リセット信号との論理積をとって他力
   の出力信号とするようにしてなることを特徴とする１相
   式スタティック型Ｄフリップフロツノ回路。
3. （３）第１の電位供給端と第１の出力端との間に一方チ
   ャネルの第１．第２．第３のＩＧＦＥＴを直列挿入し前
   記第１．第２のＩＧＦＥＴの接続点と前記第１の出力端
   との間に一方チャネルの第４のＩＧＦＥＴを挿入すると
   ともに前記第１の出力端と第２の電位供給端との間に他
   力チャネルの第５、第６．第７のＩＧＦＥＴを直列挿入
   し前記第１の出力端と前記第２の電位供給端との間に他
   方チャネルの第８のＩＧＦＥＴを挿入し前記第６．第７
   のＩ　ＧＦＥＴの接続点と前記第２の電位供給端との間
   に他方チャネルの第９のＩＧＦＥＴを挿入して第１の単
   位体を構成し、前記第１の電位供給端と第２の出力端と
   の間に一方チャネルの第１０゜第１１．第１２のＩ　Ｇ
   ＦＥＴを直列挿入し前記第１の電位供給端と前記第２の
   出力端との間に一方チャネルの第１３のＩ　ＧＦＥＴを
   挿入するとともに前記第２の出力端と前記第２の電位供
   給端との間に他方チャネルの第１４．第１５．第１６の
   Ｉ　ＧＦＥＴを直列挿入し前記第２の出力端と前記第１
   ５、Ｍ１６のＩＧＦＥＴの接続点との間に他方チャネル
   の第１７のＩ　ＧＦＥＴを挿入して第２の単位体を構成
   し、前記第１の電位供給端と第３の出力端との間に一方
   チャネルの第１８．第１９のＩ　ＧＦＥＴを直列挿入す
   るとともに前記第３の出力端と前記第２の電位供給端と
   の間に他方チャネルの第２０のＩＧＦＥＴを挿入して第
   ３の単位体を構成し、前記第２．第７のＩＧＦＥＴのダ
   ートに入力信号を供給し、前記第１１．第１５のＩＧＦ
   ＥＴのダートに前記第１の単位体の出力信号を供給し、
   前記第９．第１８のＩ　ＧＦＥＴのダートに前記第２の
   単位体の出力信号を供給し、前記第６゜第１２のＩＧＦ
   ＥＴのダートに前記第３の単位体の出力信号を供給し、
   前記第１．第８のＩ　ＧＦＥＴのダート及び前記第１３
   ．第１６のＩＧＦＥＴのダートにセット信号を互いに反
   転関係で供給し、前記第４．第５のＩＧＦＥＴのダート
   及び前記第１０゜第１７のＩ　ＧＦＥＴのゲートにリセ
   ット信号を互いに反転関係で供給し、前記第３．第１４
   ．第１９゜第２０のＩＧＦＥＴのダートに１相パルス信
   号を供給してなるダイナミ、り部と、前記第１の電位供
   給端と第４の出力端との間に一方チャネルの第２１．第
   ２２のＩ　ＧＦＥＴを直列挿入するとともに前記第４の
   出力端と前記第２の電位供給端との間に他力チャネルの
   第２３．第２４のＩ　ＧＦＥＴ９− を直列挿入して第４の単位体を構成し、前記第１の電位
   供給端と第５の出力端との間に一方チャネルの第２５．
   第２６のＩ　ＧＦＥＴを直列挿入するとともに前記第５
   の出力端と前記第２の電位供給端との間に他方チャネル
   の第２７のＩＧＦＥＴを挿入して第５の単位体を構成し
   、前記第３の単位体の第３の出力端と前記第２の電位供
   給端との間に他方チャネルの第２８のＩ　ＧＦＥＴを挿
   入し、前記第２２．第２６．第２７のＩ　ＧＦＥＴのゲ
   ートに前記第３の単位体の出力信号を供給し、前記第９
   ．第１８．第２１．第２４．第２８のＩ　ＧＦＥＴのダ
   ートに前記＄５の単位体の出力信号を供給し、前記第１
   １．第１５のＩＧＦＥＴのダートに前記第４の単位体の
   出力信号を供給し、前記第２３．第２５のＩＧＦＥＴの
   ゲートに前記１相・やルス信号を供給してなるスタティ
   ック部とを具備し、前記第５の単位体の出力信号を一方
   の出力信号とし、この一方の出力信号と前記第４゜第５
   のＩＧＦＥＴのダートに供給される前記リセ。 卜信号との論理積をとって他方の出力信号とす１０− るようにしてなることを特徴とする１相式スタティック
   型Ｄフリツノフロップ回路。