KR100207014B1 - 주파수 분주회로 - Google Patents
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Abstract
본 발명은 주파수 분주회로에 관한 것으로, 종래의 회로는 초기 전원 온 시 시프트 레지스터부의 출력이 모두 '하이'로 셋팅되도록 되어 있었기 때문에 이를 입력 받는 프로그래머블 카운터는 2N-1값으로 분주하다가, 이후에 입력되는 분주 데이타 값에 따라 입력신호를 분주하기 때문에 주파수 응답속도가 늦어지는 문제점이 있었다. 본 발명은 상기와 같은 문제점을 해결하기 위해 클럭신호에 동기하여 엠씨유(MCU)로부터의 분주 데이터 값을 직렬로 출력하는 시프터와; 스탠바이신호(
Description
제1도는 종래 주파수 분주회로의 블럭 구성도.
제2도는 제1도에 있어서, 시프트 레지스터부의 상세 회로도.
제3도는 제1도에 있어서, 시프트 레지스터부의 출력 파형도.
제4도는 제1도에 있어서, 시프트 레지스터부의 상세 회로도.
제5도는 제1도에 있어서, 시프트 레지스터부의 출력 파형도.
제6도는 16비트 시프트 레지스터부의 블럭 구성도.
* 도면의 주요부분에 대한 부호의 설명
100 : 시프터 200 : 시프트 레지스터부
300 : 프로그래머블 카운터
본 발명은 주파수 분주회로에 관한 것으로 특히, 분주데이터신호를 직렬로 입력받아 프로그래머블 카운터에 병렬로 출력하는 시프트 레지스터부의 초기 출력 값을 프로그래머블 카운터의 최저 분주 값으로 셋팅되도록 함으로써 초기전원 온 시 주파수 응답속도를 빠르게 하는데 적당 하도록 한 주파수 분주회로에 관한 것이다.
종래 주파수 분주회로는 제1도에 도시된 바와 같이 클럭신호(CLOCK)에 동기하여 엠씨유(MCU, 미도시)로부터의 분주 데이터 값(DATA)을 직렬로 출력하는 시프터(100)와; 초기 전원 온 시 스탠바이신호(SB)에 의해 출력(Q)이 '하이'로 셋팅되는 N개의 플립플롭으로 이루어져, 상기 시프터(100)의 출력신호(D)를 직렬로 입력받아 이를 병렬로 출력하는 시프트 레지스터부(200)와; 상기 시프트 레지스터부(200)의 병렬 출력신호에 따라 입력신호(IN)를 분주하여 출력하는 프로그래머블 카운터(300)로 구성된다.
상기 시프트 레지스터부(200)내 플립플롭의 상세 회로도는 제2도에 도시된 바와 같이 소스가 전원전압(VCC)단에 연결되어 데이터 신호(D)에 의해 온/오프(on/off)되는 제1피-모스 트랜지스터(PM1)와; 소스가 상기 제1피-모스 트랜지스터(PM1)의 드레인에 연결되어 클럭바신호(CB)에 의해 온/오프되는 제3피-모스 트랜지스터(PM3)와; 드레인이 상기 제3피-모스 트랜지스터(PM3)의 드레인에 연결되어 클럭신호(CK)에 의해 온/오프되는 제1엔-모스 트랜지스터(NM1)와; 드레인이 상기 제1엔-모스 트랜지스터(NM1)의 노스에 연결되고, 소스는 접지되어 데이터신호(D)에 의해 온/오프되는 제3엔-모스 트랜지스터(NM3)와; 상기 제3피-모스 트랜지스터(PM3)의 드레인전위와 스탠바이신호(SB)를 낸드조합하여 출력하는 낸드게이트(ND1)와; 소스는 전원전압(VCC)단과 연결되고, 상기 낸드게이트(ND1)의 출력신호에 따라 온/오프되는 제2피-모스 트랜지스터(PM2)와; 소스는 상기 제2피-모스 트랜지스터(PM2)의 드레인에 연결되고, 드레인은 상기 제3피-모스 트랜지스터(PM3)의 드레인에 연결되어 클럭신호(CK)에 의해 온/오프되는 제4피-모스 트랜지스터(PM4)와; 드레인은 상기 제4피-모스 트랜지스터(PM4)의 드레인에 연결되어 클럭바신호(CB)에 의해 온/오프되는 제2엔-모스 트랜지스터(NM2)와; 드레인은 상기 제2엔-모스 트랜지스터(NM2)의 소스에 연결되고, 소스는 접지되어 상기 낸드게이트(ND1)의 출력신호에 의해 온/오프되는 제4엔-모스 트랜지스터(NM4)와; 상기 낸드게이트(ND1)의 출력신호를 반전하는 인버터(X1)와; 상기 인버터(X1)의 출력신호를 반전하여 출력하는 인버터(X2)로 구성된다.
이와 같이 구성된 종래 회로의 작용을 첨부한 제3도를 참조하여 설명하면 다음과 같다.
먼저, 시프터(100)에서는 엠씨유(MCU)로부터 인가되는 분주된 데이터신호(DATA)를 클럭신호(CLOCK)에 동기하여 직렬로 출력한다. 그러면, 시프트 레지스터부(200)는 제3a도에 도시된 바와 같은 클럭신호(CK)와, 제3b도에 도시된 바와 같은 클럭바신호(CB)에 따라 상기 시프터(100)에서 출력되는 제3c도에 도시된 바와 같은 데이터신호(D)를 직렬로 입력받아 병렬로 출력한다.
이때, 프로그래머블 카운터(300)는 상기 시프트 레지스터부(200)의 병렬 출력신호를 병렬로 입력받아 그 값에 따라 입력신호(IN)를 분주하여 출력한다.
그런데, 상기 시프트 레지스터부(200)는 초기 전원 온 시 스탠바이신호(SB)에 의해 모든 출력이 제3d도에 도시된 바와 같이 '하이'가 되도록 셋팅(setting)되어 있다.
다시 말하면 N비트 프로그래머블 카운터(300)의 경우 초기 전원 온 시에는 상기 시프트 레지스터부(200)의 출력신호가 모두 '하이'이기 때문에 상기 프로그래머블카운터(300)는 2N-1의 값으로 입력신호(IN)를 분주한다.
이후, 제3e도에 도시된 바와 같이 스탠바이신호(SB)가 '하이'레벨로 변환되면 상기 시프트 레지스터부(200)는 클럭신호(CK)에 동기하여 입력 데이터신호(D)를 출력하고, 이에 따라 상기 프로그래머블 카운터(300)는 입력된 새로운 분주 데이터값으로 입력신호(IN)를 분주하여 출력한다.
이상에서 설명한 바와 같이 종래의 회로는 초기 전원 온 시 상기 시프트 레지스터부(200)의 출력이 모두 '하이'로 셋팅되도록 되어 있었기 때문에 이를 입력받는 프로그래머블 카운터(300)는 2N-1값으로 분주하다가, 이후에 입력되는 분주 데이터 값에 따라 입력신호를 분주하기 때문에 주파수 응답속도가 늦어지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 초기 전원 온 시 스탠바이신호가 발생되면 시프트 레지스터부는 프로그래머블 카운터의 최저 분주 값에 해당하는 신호를 출력하도록 셋팅함으로써, 프로그래머블 카운터의 주파수 응답속도를 빠르게 한 주파수 분주회로를 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 주파수 분주회로는 클럭신호에 동기하여
엠씨유(MCU)로부터의 분주 데이터 값을 직렬로 출력하는 시프터와; 스탠바이신호()에 의해 출력이 프로그래머블 카운터의 최저 분주 값으로 셋팅되는 N개의 플립플롭으로 이루어져, 초기 전원온 시 셋팅된 최저 분주 값을 먼저 출력한 후, 상기 시프터의 출력 분주신호를 직렬로 입력받아 병렬로 출력하는 시프트 레지스터부와; 초기 전원 온 시 디폴트(default)로 소정 값만큼 분주하지 않고, 바로 상기 시프트 레지스터부에서 출력된 입력신호(IN)를 입력 분주 값에 따라 분주하여 출력하는 프로그래머블 카운터로 구성한다.
이하, 본 발명의 작용 및 효과에 관하여 일실시예를 들어 설명하면 다음과 같다.
본 발명을 적용한 일실시예는 제1도에 도시한 종래의 회로의 블럭도와 동일하다. 다만 초기 전원 온 시 시프트 레지스터부(200)의 출력은 종래와 같이 모두 '하이'로 셋팅되어 있는것이 아니라 프로그래머블 카운터(300)의 최저 분주 값으로 셋팅되어 있다.
예를 들어 상기 시프트 레지스터부(200)가 제6도에 도시한 바와 같이 16개의 플립플롭(Fl-Fl6)으로 구성되어 있고, 프로그래머블 카운터(300)의 최저 분주 값이 '16'이라고 가정하면, 먼저, 초기 전원 온 시 시프터(100)는 클럭신호(CLOCK)에 동기하여 엠씨유(MCU)로부터 인가되는 분주 데이터신호(DATA)를 직렬로 상기 시프트 레지스터부(200)에 인가한다.
이때, 상기 시프트 레지스터부(200)는 초기 전원 온 시 스탠바이신호()에 의해 프로그래머블 카운터(300)의 최저 분주 값을 출력하도록 되어 있으므로, 초기 전원 온 시에는 5번째 플립플롭(F5)만 '하이'신호를 출력하고, 나머지 플립플롭 (Fl-F4,F6-Fl6)은 모두 '로우'신호를 출력한다.
즉, 2진수로 '0000 0000 0001 0000'이 되어 10진수로 '16'인 상기 프로그래머블 카운터(300)의 최저 분주 값이 된다.
이후, 상기 시프터(100)에서 입력되는 데이터신호(D)가 모두 입력되면 그때서야 새로운 분주 데이터신호를 출력한다.
이에 따라 상기 프로그래머블 카운터(300)는 초기 전원 온 시에는 분주 값(16)에 따라 입력신호(IN)를 분주하여 출력하다가, 이후 새로운 분주 값이 입력되면 그에 따라 입력신호(IN)를 분주하여 출력한다. 즉 정상적으로 원하는 값을 출력한다.
이때, 상기 5번째 플립플롭(F5) 이외의 플립플롭(Fl-F4,F6-Fl6)의 상세 회로도는 제4도에 도시한 바와 같이 소스가 전원전압(VCC)단에 연결되어 데이터신호(D)에 의해 온/오프되는 제1피-모스 트랜지스터(PM1)와; 소스가 상기 제1피-모스 트랜지스터(PMI)의 드레인에 연결되어 클럭바신호(CB)에 의해 온/오프되는 제3피-모스 트랜지스터(PM3)와; 드레인이 상기 제3피-모스 트랜지스터(PM3)의 드레인에 연결되어 클럭신호(CK)에 의해 온/오프되는 제1엔-모스 트랜지스터(NM1)와; 드레인이 상기 제1엔-모스 트랜지스터(NM1)의 소스에 연결되고, 소스는 접지되어 데이터신호(D)에 의해 온/오프되는 제3엔-모스 트랜지스터(NM3)와; 스탠바이신호(SB)를 반전하는 인버터(X3)와; 상기 제3피-모스 트랜지스터(PM3)의 드레인전위와 상기 인버터(X3)의 출력신호를 노아조합하여 출력하는 노아게이트(NR1)와; 소스는 전원전압(VCC)단과 연결되고, 상기 노아게이트(NR1)의 출력신호에 따라 온/오프되는 제2피-모스 트랜지스터(PM2)와; 소스는 상기 제2피-모스 트랜지스터(PM2)의 드레인에 연결되고, 드레인은 상기 제3피-모스 트랜지스터(PM3)의 드레인에 연결되어 클럭신호(CK)에 의해 온/오프되는 제4피-모스 트랜지스터(PM4)와; 드레인은 상기 제1피-모스 트랜지스터(PM4)의 드레인에 연결되어 클럭바신호(CB)에 의해 온/오프되는 제2엔-모스 트랜지스터(NM2)와; 드레인은 상기 제2엔-모스 트랜지스터(NM2)의 소스에 연결되고, 소스는 접지되어 상기 낸드게이트(ND1)의 출력신호에 의해 온/오프되는 제4엔-모스 트랜지스터(NM4)와; 상기 낸드게이트(ND1)의 출력신호를 반전하는 인버터(X1)와; 상기 인버터(X1)의 출력신호를 반전하여 출력하는 인버터(X2)로 구성한다.
상기와 같이 구성된 플립플롭의 동작을 제5도를 참조하여 설명하면 다음과 같다.
먼저, 초기 전원 온 시에는 제5e도에 도시한 바와 같이 '로우'인 스탠바이 신호(SB)가 인가되는데, 이는 인버터(X3)를 통해 '하이'신호로 반전되어 노아게이트(NR1)의 일측입력단자에 인가된다.
이로 인해 상기 노아게이트(NR1)의 출력신호는 항상 '로우'가 되어 플립플롭의 출력(Q)은 제5d도에 도시한 바와 같이 '로우'레벨이 된다.
이때, 상기 플립플롭(F5)에는 제5a도에 도시한 바와 같이 클럭신호(CK)와 제5b도에 도시한 바와 같이 클럭바신호(CB)가 입력되고 있고, 시프터(100)로부터는 제5c도에 도시한 바와 같이 분주 데이터신호(D)가 입력되고 있다.
이러한 상태에서 스탠바이신호(SB)가 '하이'레벨로 되면 상기 플립플롭은 클럭신호(CK)에 동기하여 상기 데이터신호(D)를 출력한다.
이와 같이 초기 전원 온 시 5번째 플립플롭(F5)만 '하이'신호를 출력하고, 나머지 플립플롭(F1-F4,F6-F16)은 모두 '로우'신호를 출력하도록 함으로써 결과적으로 상기 시프트 레지스터부(200)는 '16'인 분주 값을 출력하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 초기 전원 온 시 시프트 레지스터부의 출력 값을 프로그래머블 카운터의 최저 분주 값으로 셋팅되도록 함으로써, 정상적인 분주 데이터 값이 입력되었을 때 보다 빨리 응답할 수 있는 효과가 있다.
Claims (1)
- 클럭신호에 동기하여 엠시유(MCU)로부터의 분주 데이터 값을 직렬로 출력하는 시프터와; 스탠바이신호()에 의해 출력이 프로그래머블 카운터의 최저 분주 값으로 셋팅되는 N개의 플립플롭으로 이루어져, 초기 전원온 시 셋팅된 최저 분주 값을 먼저 출력한 후, 상기 시프터의 출력 분주신호를 직렬로 입력받아 병렬도 출력하는 시프트레지스터부와; 초기 전원 온 시 디폴트(default)로 소정 값만큼 분주하지 않고, 바로 상기 시프트 레지스터부에서 출력된 입력신호(IN)를 입력 분주 값에 따라 분주하여 출력하는 프로그래머블 카운터로 구성한 것을 특징으로 하는 주파수 분주회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047642A KR100207014B1 (ko) | 1996-10-23 | 1996-10-23 | 주파수 분주회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047642A KR100207014B1 (ko) | 1996-10-23 | 1996-10-23 | 주파수 분주회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980028540A KR19980028540A (ko) | 1998-07-15 |
| KR100207014B1 true KR100207014B1 (ko) | 1999-07-01 |
Family
ID=19478533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960047642A KR100207014B1 (ko) | 1996-10-23 | 1996-10-23 | 주파수 분주회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100207014B1 (ko) |
-
1996
- 1996-10-23 KR KR1019960047642A patent/KR100207014B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980028540A (ko) | 1998-07-15 |
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