JPS60160461A

JPS60160461A - デ−タ転送制御回路

Info

Publication number: JPS60160461A
Application number: JP1647584A
Authority: JP
Inventors: Hiroyuki Motohashi; 本橋　弘之
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-02-01
Filing date: 1984-02-01
Publication date: 1985-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明はデータ転送制御回路に関し、特にデータ要求信
号を受けたのちランダムな処理時間経過後にデータを出
力する第１の外部回路とデータ転送の準備完了を受けた
のちランダムな処理時間経過後に前記第１の外部回路か
らのデータの入力を行なう第２の外部回路との間に介在
して第１の外部回路から第２の外部回路へのデータの転
送を制御するデータ転送制御回路に関する。

〔従来技術〕

従来のこの種のデータ転送制御回路は１段構成のデータ
中継用メモリを介して第１の外部回路から第２の外部回
路へのデータ転送が行なわれるように制御している。

第１図は従来のデータ転送回路の構成を示すブロック図
（５）および制御動作のタイミングチャートＣＢ）であ
る。

第１図（５）において、データ転送制御回Ｍｌａ第１の
外部回路（１）２と第２の外部回路（２）３との間に介
在し、入出カライン２１を介して外部回路（１）２にデ
ータ要求信号を送出しランダムな処理時間経過後ふたた
び入出カライン２１を介して要求データを受けるという
データ出力処理に関する制御動作を行なうとともに、ま
た、外部回路（１）２から受けた上記要求データをいっ
たんメモリ１１にストアしたうえ、これを外部回路（２
）３に転送する準備が完了したことを通知したうえ入出
カライン３１を介して外部回路（２）３ヘデータを転送
、入力せしめ、ランダム時間経過後外部回路（２）３が
データの入力を完了したときに出力するデータ要求信号
があればこれを受けて前記外部回路（１）２に対するデ
ータ要求信号とするというデータ入力処理に関する制御
動作をメモリ１１を介して実施している。

しかしながら、従来のこの種のデータ転送制御回路にあ
っては、第１図四に示す如くデータ転送における中継用
メモリとしては１段構成のメモリ１１を利用するのみで
あシ、一方第１および第２の外部回路におけるデータ出
力処理時間、データ入力処理時間はそれぞれの外部回路
における処理負荷状態等によって通常無相関に変動し、
データ出力処理もしくは入力処理動作における重合を防
止するためこれら処理動作のシーケンス（Ｓｅｑｕｅｎ
ｃｅ）制御が必要となシこのためデータ出、入力処理待
時間等の無駄な時間の影響がそのままデータ転送時間に
含まれてしまうという欠点がある。

第１図Φ）において、出力処理動作８１〜ａｎと入力処
理勤ｂ１〜ｂｎとが時間軸を上でシーケンシアルに行な
われつつデータ１〜データｎの転送が実施されるが、こ
のデータ１〜データｎの転送における入力ならびに出力
処理動作に必要とする時間は外部回路（１）２および外
部回路（２）３の処理負荷状態等に対応して常に時間的
にランダムに変動する制約を受け、処理待時間等の無駄
な時間が含まれてしまうことが避けられないという欠点
がある。

〔発明の目的〕

本発明の目的は上述した欠点を除去し、データ要求信号
を受けてランダムな処理時間経過後にデータを出力する
第１の外部回路とデータ転送準備完了を通知することに
よシランダムな処理時間経過後にデータの入力を行なう
第２の外部回路との間にあってデータの転送を制御する
データ転送制御回路において、第１の外部回路からのデ
ータ出力処理動作と第２の外部回路への新たなデータ入
力処理動作を同時に、かつそれぞれの処理動作同志が重
複しないように制御せしめうる手段を備えることによシ
データ転送に要する時間を基本的に大幅に削減しうると
ともに、外部回路によるデータ出、入力処理動作におけ
る処理待時間等の不要な時間の影響を大幅に改善したデ
ータ転送制御回路を提供することにある。

〔発明の構成〕

本発明の回路は、データ要求信号に対してランダムな処
理時間経過仮にデータを出力する第１の外部回路とデー
タ転送の準備完了を通知するごとにランダムな処理時間
経過後に前記第１の外部回路からのデータの入力を行な
う第２の外部回路との間にあって前記第１の外部回路か
ら第２の外部回路へのデータ転送を制御するデータ転送
制御回路において、前記第２の外部回路に対するデータ
入力処理動作と前記第１の外部回路からの新たなデータ
出力処理とが同時に実行しうるとともに前記データ入力
処理動作もしくはデータ出力処理動作がそれぞれ重複し
ないように制御しつつデータ転送を行なわしめるデータ
転送制御手段を備えて構成される。

〔実施　例〕

次に図面を参照して本発明の詳細な説明する。

第２図は本発明の第１の実施例を示すブロック図である
。

第２図に示す本発明の第１の実施例はデータ転送制御回
路４のほか外部回路（１）２および外部回路（２）３を
併記して示し、データ転送制御回路４はメモリ４０１お
よび４０２、ＪＫ型のフリップフロ、プ回路４０３，４
０４，４０５，４０６．ＮＯＲ回路４０７、ＮＯＴ回路
４０８．ＡＮＤ回路４０９．ＮＯＲ，回路４１０．ＡＮ
Ｄ回路４１１．ＯＲ，回路４１２およびＮＯＴ回路４１
３等を備えて構成されろうデータ転送制御回路４は、外
部回路（１）２と外部回路（２）３との間にあって外部
回路（１）２から出力され外部回路（２）３に入力され
るべきデータの転送を制御する。

外部回路（１）２および外部回路（２）３はそれぞれ第
１および第２の外部回路であり、本実施例においては外
部回路（１）２および（２）３はそれぞれ計測側システ
ムにおけるいわゆるＧｅｎｅｒａｌ　Ｄａｔａ　Ｃｏｎ
ｔ　−ｒｏｌｌｅｒ、すなわち般用データ制御装置およ
びＨＬＤＣ（Ｈｉｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎ
ｋ　Ｃｏｎｔｒｏ　−１１ｅｒ）　を対象としておシ、
また外部回路（２）３はさらにデータ伝送路を介して他
機器と接続されているが、これら外部回路は前述した如
くデータ要求信号に対してランダムな時間経過後にデー
タを出力する回路およびデータ転送準備完了の通知を受
けてランダムな時間経過後にデータの入力を受ける回路
であれば他の任意の回路であって差支えなく、また外部
回路（１）２および外部回路（２）３のいずれを第１１
もしくは第２と考えても一向に差支えない。

さて、データ転送制御回路４は、第１図の従来のデータ
転送制御回路１と異９２個のメモ１ハすなわちカスフー
ド（Ｃａｓｃａｄｅ）に２段接続されたメモリ４０１お
よび４０２の２個のメモリを備え、次のようにして外部
回路（１）２からのデータ出力と、出力されたこのデー
タの外部回路（２）３への人力処理動作をシーケンシア
ルに実施するとともに、この入力処理動作と同時に新た
な出力動作を並行処理し、かつこの絵入力もしくは出力
動作同志が重複しないように制御し、データ転送時間の
大幅な低減を図るものである。

データ転送制御回路４は入力端子４００１，４００２お
よび４００３からそれぞれイニシアライズ信号（エルｓ
’ｉ”）、クロック信号（ＣＬＫ）および転送起動毎号
（ＲＥＱＯ）を受ける。

イニシアライズ信号ＩＲ８ＴはＮＯＲ回路４０７゜４１
０およびＮＯＴ回路４１３に加えられ、それぞれノリツ
ブフロップ回路４０３，４０４，４０５お！び４０６を
次のようにイニシアライズする。すなわちＮＯＲ，回＃
６４０７に入力されたイニシアライズ信号Ｉｎ、ＳＴは
逆極性の信号となって７リツプフロツプ回路４０３のＰ
′ＢＪ（プリセット）端子に加えられ、ＱおよびＱ端子
の出力をそれぞれ２値の論理値″′ＩＺ＠Ｖｌに設定す
る。

また、ＮＯＲ回路４１０に入力したイニシアライズ信号
ＩＲ８Ｔは７リップフロップ回路４０４および４０５の
ＰＩ（、端子に供給され、これら７リツプ７０ツブのＱ
およびＱ出力端子の出力をそれぞれＩＩ　ｌ＃ｊおよび
０”にイニシアライズする。

さらにＮＯＴ回路４１３に供給されたイニシアライズ信
号■几ＳＴはフリップフロップ回路４０６のクリア、Ｃ
ＩＪ端子に供給されＱおよびＱ出力端子の出力をそれぞ
れ０”およびＩＩ　ｌ＃にイニシアライズする。

このようにして各ＪＫ型フリップフロップ回路をイニシ
アライズしておき、クロック信号ＣＬＫを入力端子４０
０２から供給しつつ、転送起動毎号ＲＥＱＯを入力端子
４００３から供給することによシ、次の如く外部回Ｍ（
１）　２からのデータ出力処理動作とこの出力データの
外部回路（２）３に対するデータ入力処理動作が連続し
て実施され、かつデータ入力処理動作と新たなデータ出
力処理動作が同時に行なわれるように制御され、しかも
この制御動作において、データの入力処理動作もしくは
出力処理動作同志が重複することがないようなデータ転
送制御が実施でれる。

第３図１−１′第２図の実施例における主安動作波形の
タイムチャートである。以下に第３図を参照しながら第
２図の案糺例について説明する。

第２図においで、入力端子４００３がら入力された転送
起動毎号几ＥＱＱはＯＲ回路４１２に供給されデータ出
力要求信号ＲＥ　Ｑとして出力し、外部回路（１）２に
送出はれる。このデータ出力要求信号ＲＥ　Ｑ　音入力
するや、外部回路（１）２は点線で示す如く外部回路（
１）２の負荷状況等に対応した処理順番等に従って決定
されるランダム待時間後にデータ出力処理を行なってデ
ータを入力ライン４ｏ１１を介してメモリ４０１に送出
しつる状態とするとともにデータ読出し信号Ｗ１をデー
タ転送制御回路４に送出する＠こうして出力されるデータ読出し信号Ｗｘは外部回路（
１）２の負荷状態等で決定されるランダム時問ｔ。１経
過後に出力される。第３図のタイムチャートに示す几Ｅ
ＱＯ，ＲＦｉＱのＱｏおよびＷｌのＷＩＯは上述した動
作に対応するものである。

さて、データ読出し信号Ｗｌは第２図に示す如くフリッ
プフロップ回路４０３のクロックパルスのＣＰ端子およ
びメモリ４０１に供給される。外部回路（１）２にスト
アされているデータはこのデータ読出し信号Ｗ１によっ
て読出されメモリ４０１にストアされる。ξつしてメモ
リ４０１にストアされたデータは後述する如く、このデ
ータ読出し信号Ｗｌによって発生するデータ読出し信号
Ｗ２によって直ちに出力ライン４０１２を介してメモリ
４０２にストアされるように制御される。

第２図において、ツリツブフロ、プ回路４０３のＣＰ端
子にデータ読出し信号Ｗ１が供給されるとＱ出力端子は
パ０”レベルからｕ１″ルベルに変換されフリップフロ
ップ回路４０３出力ＦＦ１としてＡＮＤ回路４０９に供
給される。ＡＮＤ回路４０９のもう１入力は″１＃レベ
ルにイニシアライズされておシ、従ってＡＮＤ回路４０
９からは″′ｌ＃レベルの出力がフリップフロップ回路
４０４のに入力端子に供給される。′またクロ、り信号
ＣＬＫはフリップフロップ回路４０４および４０５のＣ
Ｐ端子に供給されておハスリップフロツブ回路４０４は
このクロック信号ＣＬＫによる同期動作の結果、い！ま
で″′Ｏ″レベルに初期設定されていたＱ出力端子のレ
ベルを°゛１″１″レベル出力し、これをフリップフロ
ップ回路４０４出力、ＦＦ２としてフリップフロップ回
路４０５のに入力端子およびＡＮＤ回路４１１の１入力
として送出する。

フリップフロップ回路４０５は、Ｋ入力端子がイニシア
ライズ状態の′０”レベルから′１”レベルに変換され
、Ｊ入力端子は゛１ｎレベルからｔｔＯｓレベルへと変
換される。こうしてＣＰ端子にうけるクロックパルスに
同期してＱ出力端子は′ｌ”レベルから０”レベルに変
換され、フリップフロップ回路４０４と４０５とは継続
する２つのクロックパルスによってあたかもシフトレジ
スタの如くそれぞれの出力の極性反転が相つぃで行なわ
れ、フリップフロップ回路４０５のＱ出力端子からは第
３図に示す７す、プフロップ回路４０５出力ＦＦ３が出
力される。

ＡＮＤ回路４１１はＦＦ２とＦＦ３とを２人力として受
け、これら２人力が同時に入力されてＡＮＤ条件が成立
している期間、第３図に示すデータ読出し信号Ｗ２を出
力し、これをＯＲ回路４１２、メモリ４０２、ＮＯＲ回
路４０７およびＮＯＴ回路４０８に供給する。

ＮＯＲ回路４１２に供給されたデータ読出し信号Ｗ２は
第３図に示す如く、次のデータ要求信号Ｑ、として外部
回路（１）２に供給される。

またメモリ４０２に供給されたデータ読出し信号Ｗ２は
メモリ４０１にストアされているデータをメモリ４０２
に書込みストアせしめる。

一方、ＮＯＲ回路４０７に供給されたデータ読出し信号
Ｗ２は極性反転してフリップフロップ回路４０３のＰＲ
端子に供給され、Ｑ出力端子の出力ＦＦＩはこれによっ
てふたたび′０”レベルにリセットされる。

さらにＮＯＴ回路４０８に供給されたデータ読出し信号
Ｗ２によって、フリップフロップ回路４０６のＱ、　Ｑ
出力端子はそれぞれａｔ　、”および″′０＃レベルに
設定され、Ｑ出力端子はそれまでのＡＮＤ回路４０９の
１入力としての′１”にレベルを０”レベルに変換し、
Ｑ出力端子の出力は第２図に示す如く″′１ｎレベルの
データ要求信号ＯＫとして外部回路（２）３に送出され
る。

外部回路（２）３はこのＯＫ倍信号受領するとメモリ４
０２にストアされているデータを出力ライン４０２１を
介してとシ込み、負荷状態等に対応して決定されるラン
ダム処理時間を要して所定の入力処理を行なったのち、
ＯＫ信号入力後から負荷状態等で決定するランダム処理
時間ｔ１経過後に第３図に示す如く、転送データの受信
完了を示すデータ受信完了信号ＧＥＴを出力し、これを
データ転送制御回路４に送出する。

データ転送制御回路４に供給されたＧＥＴ信号は、ＮＯ
Ｒ，回路４１０およびフリップフロップ回路４０６のＣ
Ｐ端子にそれぞれ入力される。

ＮＯＲ回路４１０に入力されたＧＥＴ信号は極性反転し
てフリ、プフロップ回路４０４および４０５のＰＲ３ｉ
子に印加され、これによってＦＦ２およびＦＦ３信号は
第３図の矢印に示す如（ＧＥＴ信号の立上シに対応して
それぞれ°゛０＃０＃レベル′１”レベルに変換され、
通常状態にリセットされる。

また、７リツプフロツプ回路４０６のＣＰ端子に印加さ
れたＧＥＴ信号の立下ルに対応して７リツプ７０ツブ回
路４０６のＱ出力端子出力、すなわちに信号は０”レベ
ルにリセットされる。

一方、フリツプフロツプ回路４０６のＱ出力端子はイニ
シアジイズ信号によって°゛ｌ”レベルに設定されたあ
とはＷ２信号によってＩｔ　ｏ７７レベルとなシ次にＧ
ＥＴ信号を受領してふたたびイニシアライズ状態の′１
”レベルにリセットされる。

こうしてフリツプフロツプ回路４０６はそのＱ出力端子
のレベルをＡＮＤ回路４０９の１人力としてフリツプフ
ロツプ回路４０３の出力のオン・オフのゲートを行なっ
ている〇外部回路（１）２からのデータの出力はＲＥＱ信号の入
力にもとづいて行なわれ、とのＲＥＱ信号は第２回目以
後はＷ２信号であり、このＷ２信号はＡＮＤ回路４０９
の出力が°゛ｌ”レベルでおシかつ７リツプフロツプ回
路４０４と４０５とがＰＲ端子を介してＧＥＴ信号を受
けてプリセットされている状態でＣＰ端子を介してクロ
ックパルスが加えられるときに限って出力される。この
ことをさらに詳述すれば次のとおシである。

すなわち、外部回路（１）２から外部回路（２）３への
データ転送は第１回目は転送起動信号ＲＥＱＯに対応し
て得られるデータ要求信号ＲＥＱにもとづいて行なわれ
、またこのデータ出力要求信号ＲＥＱは必らず外部回路
（１）２から前回のデータ読出し動作が終った後、すな
わちデータ読出し信号Ｗ１出力後に出力される。さらに
、データ転送準備完了信号ＯＫは必らず外部回路（２）
３への前回のデータ書込み動作後、すなわちＧＥＴ信号
信号出力比力される。このようにして、外部回路（１）
２と外部回路（２）３の負荷状態がどのように変動して
も、出入力処理動作が重畳しないようにシーケンス制御
を実施することができ、しかもこのシーケンス制御にお
いてはデータの入力処理動作の終了を待たずに次の新た
なデータ出力動作が可能となシ、１データ当シのデータ
転送時間を従来のほぼ１／２に短縮することが可能とな
る。このことを第３図のデータ出入力処理動作タイムチ
ャートによって示すと次のようである。すなわち、外部
回路（１）２から読出され、出力されるデータ１は２ン
ダムな処理待時間によるランダムな処理時間で出力処理
動作ａ、を実行したのち、ランダムな処理時間の入力処
理動作ｂ１をシーケンス制御によル実施している。　−
従来のデータ転送は第１図（ロ）に示す如くこの出、入
力が次次に交互にシーケンシャルに実行されるが、本発
明においてはデータ１の入力処稠と並行してデータ２の
出力処理ａ！も実施することができ、しかも入力処理動
作す、と並行処理されるのは次の新たなデータの出力動
作のみであって、入力動作もしくは出力動作同志は重複
しないように転送制御される。こうして無駄な処理待時
間を根本的に排除したデータ転送の制御が可能となる。

なお第２図に示す実施例ではフリツプフロツプ回路４０
６のＱ端子出力の状態によシ、すなわちＯＫ倍信号発生
によってデータ出力動作対応をデータ入力処理対応に切
替えるように制御し、また転送データの並行処理につい
ては第３図に示す如く先行データの入力処理動作と次デ
ータの出力処理動作とを対応させているが、この並行処
理は入力もしくは出力処理動作同志が重複しない条件の
もとての他の並行処理としても差支えなく、たとえば第
３図のデータ出入力処理動作において、出力処理動作ａ
、に引続いてａ！を実施し、そのあと人力処理動作ｂ１
とｂ２とを２回連続して実行し、入力処理動作す、は次
のデータの出力処理と並行処理を実施し入力処理動作ｂ
２と次のデータの出力処理動作の並行処理以降は第２図
の実施例に示す内容の出入力処理動作とし、これによっ
て最初の２個のデータの連続入力処理を可能とする形式
のデータ転送が図れる。

第４図はこのような２回連続データ入力処理を実施しう
る、データ転送制御回路の第２の実施例を示すブロック
図である。

第４図に示す第２の実施例は、第２図に示す第１の実施
例に対しＮＯＴ回路４１４，７リツプ７０ツブ回路４１
５およびＡＮＤ回路４１６が追加されている点のみが異
なり他の部分は同一であるのでこれら他の部分に関する
詳細な説明は省略する。

第４図においては、７す、プ７０ツノ回路４０６のＱ出
力端子出力をそのままＯＫ倍信号することなく、これを
ＡＮＤ回路４１６の１人力として送出する。

またフリップフロップ回路４１５はＪ、Ｑ端子を接続し
た状態でＰＲ端子にはＮＯＴ回鮎４１４を介してイニシ
アライズ信号ＩＲ８Ｔを供給してＱ。

Ｑ出力端子をそれぞれ″′１＃レベル″′０”レベルに
初期設定するとともに、前述したデータ読出し信号Ｗ１
をＣＰ端子にうけっつＱ出力端子の出力をＡＮＤ回路４
１６のもう１つの入力として供給し、そのＡＮＤ出力を
ＯＫ倍信号して外部回路（２）３に送出している。

第５図は第４図に示す第２の実施例によるデータ転送制
御回路４′の主要動作波形のタイミングチャートである
。

第５図に示すタイミングチャートは、フリップフロップ
回路４１５出力ＦＦ５、フリップフロップ回路４０６出
力Ｆ”Ｆ　４　、データ転送準備完了信号ＯＫおよびデ
ータ要求信号ＧＥＴのみが第３図の主要動作波形タイミ
ングチャートと異なシ他の主要動作波形のタイミングチ
ャートについては全く同一であるのでこれら同一内容に
関する詳細な説明は省略する。

さて、ＦＦ５は初期設定の″０＃レベルが２つ目のＷ１
信号の立下シに対応して第５図に示す如く″１″レベル
に変換され、それ以後はそのまま保持される。またＦＦ
４は第２図におけるクリ。

プ７０ツブ回路４０６によるＱ出力端子の出力と同じ（
、ＩＲ８Ｔ信号によってＩＩ　ＯＩＰレベルに初期設定
されておυこれがＷ２信号によって″′１″レベルとさ
れ、そのあとはＧＩｉｉＴ信号によってｕＯ”レベルと
される。

このようなＦＦ４とＦＦ’５とがＡＮＤ回路４１６の２
人力として供給されると、ＦＦ４はＦＦ５によって時間
ｔｃの間出力をオフとされる。すなわちＷ１信号ひとつ
ぶんだけ第５図に示す如くシフトされてＯＫ倍信号ＡＮ
Ｄ回路４１６から出力されることとなる。

第５図のタイムチャートからも明らか表如く、このよう
な回路構成とすることにより、相続く２個のＲＦｉＱ信
号、几ＥＱＩとＲＥＱ２とによってデータ出力要求が行
なわれ、出力処理後データ読出し信号ＷｌｌおよびＷ１
２によってデータはメモリ４０１に連続して読出されつ
つ先頭データはＷ２信号によってメモリ４０２に、後続
データはメモリ４０１にストアされる。このあとこれら
のデータは連続するＯＫ倍信号ＫＩとＯＫ２とによって
次次に連続入力処理動作をうけ、かつＯＫ２信号による
入力処理動作と並行してＲＥＱ３による出力処理動作な
らびにＷ１３信号によるメモ！ｊ４０１への書込みが行
なわれ、このあとは第２図に示したような出入力処理動
作が実施される。このようにして２人力連続入力処理を
初期動作とするデータ転送制御を実施し、特に外部回路
（２）３の入力回路構成等の条件に適応させたものとす
ることができる。

なお、第２図および第４図に示す第１および第２の実施
例において、２個のメモリ４０１および４０２はこれと
ほぼ同一の機能を有する他のメモリ構成、たとえばＦＩ
ＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）メモリ
構成等と置換しても同様に実施しうろことは明らかであ
る。

〔発明の効果〕

以上説明した如く本発明によれば、第１の外部回路と第
２の外部回路との間に介在して両回路間のデータ転送を
制御するデータ転送制御回路において、データ転送にお
ける出力処理動作と新たな入力処理動作とを同時に実施
するとともに出力もしくは入力処理動作同志がそれぞれ
重複しないように転送制御する手段を備えてデータの転
送を図ることによシ、データ出、入力処理動作における
処理待時間の影響を大幅に改善し、かつデータ転送に要
する時間をほぼ半減しつるデータ転送制御回路が実現で
きるという効果がある。

【図面の簡単な説明】

第１図は従来のデータ転送制御回路の基本的な構成を示
すブロック図（イ）および制御動作のタイミングチャー
ト（ロ）、第２図は本発明の第１の実施例の構成を示す
ブロック図、第３図は第２図に示す第１の実施例におけ
る主要動作波形のタイミングチャート、第４図は本発明
の第２の実施例の構成を示すブロック図、第５図は第４
図に示す第２の実施例における主要動作波形のタイミン
グチャートである。１・・・・・・データ転送制御回路、２・・・・・・外
部回路（１）、３・・・・・・外部回路（２）、４．　
４’・・・・・・データ転送制御回路、１１，４０１，
４０２・・・・・・メモリ、４０３，４０４，４０５゜
４０６　・・・・・・７９２１７１２１回路、４０７・
・・・・・ＮＯＲ回路、４０８・・・・・・ＮＯＴ回路
、４０９・・・・・・ＡＮＤ回路、４１０・・・・・・
ＮＯＲ回路、４１１・・・・・・ＡＮＤ回路、４１２・
・・・・・ＮＯＲ回路、４１３・・・・・・ＮＯＴ回路
、４１４・・・・・・ＮＯＴ回路、４１５・・・・・・
クリップ７ｏツブ回路、４１６・・・・・・ＡＮＤ回路
。（Ａ）斤゛−り１　ヂ゛−夕２　データ３　データ入ｚ　ｌ　
図／？ＥＱｏ　ｋ＊ｋｂ４ｇ＠石　３　図

Claims

【特許請求の範囲】

データ要求信号に対してランダムな処理時間経過後にデ
ータを出力する第１の外部回路とデータ転送の準備完了
を通知するごとにランダムな処理時間経過後に前記第１
の外部回路からのデータの入力を行なう第２の外部回路
との間にあって前記第１の外部回路から第２の外部回路
へのデータ転送を制御するデータ転送制御回路において
、前記第２の外部回路に対するデータ入力処理動作と前
記第１の外部回路からの新たなデータ出力処理とを同時
に実行しうるとともに前記データ入力処理動作もしくは
データ出力処理動作がそれぞれ重複しないように制御し
つつデータ転送を行なわしめるデータ転送制御手段を備
えて成ることを特徴とするデータ転送制御回路。