JPS62282351A - マスタ／スレ−ブ兼用バスアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 バスサイクルが変則的である同期バスに接続されるバス
アクセス制御装置において、アクセスのパイプライン化
を図り１連続的なタイミングシーケンサを設けることに
より、マスタ回路に接続した場合における処理能力を向
上させると共に、バスへアクセスする装置の内部インタ
フェースを容易にし、かつ内部診断回路を利用して、ス
レーブ回路のバスアクセス制御装置 ようにしている。

〔産業上の利用分野〕

本発明は、特殊用途を持つためアクセスが制限されるメ
モリと、そのメモリに接続されるためバスサイクルが変
則的である同期ハスとを有するシステムにおいて、バス
を効率的に使用できるようにしたハスアクセス制御装置
に関するものである。

ビットマツプディスプレイを持つシステムにおいて、デ
ィスプレイ表示用に使用されるメモリは。

ディスプレイの表示リフレッシュのため、ある一定間隔
で常に読み出される。従って、そのメモリへのアクセス
は２表示リフレッシュで読み出されていないときに限ら
れる。このようなメモリに接続されるバスと、該バスを
介してメモリへアクセスする装置とを備えたシステムで
は、限られたアクセス時間にどれだけタイミングよくア
クセスするかにより、性能が大きく左右される。

〔従来の技術〕

第６図は本発明に関連する従来のシステム構成例、第７
図は従来方式を説明するためのタイムチャートを示す。

第６図において５１０はハス、３１はディスプレイ制御
回路、３２はメモリ、３３はバスアクセス回路、３４は
競合回路、３５はＣＲＴコントローラ、３６はシフタ、
３７はディスプレイ、４０はマスタ回路、４１はスレー
ブ回路を表す。

ビットマツプディスプレイを持つシステムは。

例えば第６図に示すように構成される。ディスプレイ制
御回路３１において、メモリ３２のデータは、ディスプ
レイ表示リフレッシュのため、一定間隔で常にシフタ３
６に読み出される。そのため。

マスタ回路４０からバス１０を介してメモリ３２ヘアク
セスする場合、アクセスは制限される。

このようなシステムでは、一般に第７図（Ａ）に示すよ
うに、メモリ３２の内容をシフタ３６ヘロードするディ
スプレイサイクルと、バス１０からのアクセスによるバ
スサイクルとに、二分されることが多い。

さらに、ビットマツプディスプレイの高細度化の要求に
より１一定時間内にディスプレイ表示リフレッシュのた
めに読み出されるデータ量が増えてきていることから、
第７図（Ｂ）に示すような。

メモリ３２をいわゆるニブルモードで高速に読み出す方
式も使われてきている。第７図（Ｂ）の場合、バスサイ
クルとディスプレイサイクルとの分割が、第７図（Ａ）
のように等分割ではなく、変則的になっている。従って
、ディスプレイサイクルの間、バスアクセスが許される
時間に、どのようにどれだけバスのアクセスサイクルを
入れるかが、バス転送能力を決定することになる。

〔発明が解決しようとする問題点〕

第７図（Ｂ）図示のようなアクセス方式において、バス
アクセスの許される時間に、メモリアクセスを一番多く
とると、メモリ素子自身のアクセスサイクルタイミング
が、最高速ということになる。その最高速に近いタイミ
ングでバスサイクルのタイミングを作ると、サイクルタ
イムが短いうえに変則的なメモリサイクルのため、マス
タ回路４０におけるハスタイミングの制御が難しくなる
という問題がある。

さらに、マスタ回路４０のアクセスが間に合わない場合
があり、またディスプレイサイクルのバスアクセスはデ
ッドサイクルとなるため、バスアクセスでマスタ回路４
０にウェイトのサイクルが生じて、マスタ回路４０の処
理能力の低下を招いてしまうという問題がある。

そこで９本発明者は、上記問題を解決し、ハス１０とマ
スタ回路４０とを効率よく動作させるため、パイプライ
ン回路および連続的なシーケンサを備えた装置であって
、バス１０とマスタ回路４０との間に介在するバスアク
セス制御装置を考えている。このバスアクセス制御装置
は、マスタ回路４０を持つ装置内に組み込むことができ
るように例えばＬＳＩで構成されるが、バスタイミング
の特殊性やアクセスのパイプライン化等のために。

そのままでは単にマスタ用としてしか使用することがで
きない。

ところで、ＬＳＩ等には２通常、内部診断用に内部ロジ
ックの状態を外部へ出力できるようにしたマルチプレク
サ等による内部診断回路が組み込まれるのが普通である
。この回路は、一般に出荷時におけるＬＳＩ診断に１回
使用されるだけである。この内部診断回路を利用すれば
１本来、マスタ用に設計された上記バスアクセス制御装
置を。

わずかの回路追加により、スレーブ用としても利用する
ことができると考えられる。

本発明は、この点に着目することにより、変則的で高速
なバスを効率的に使用できるようにするため、マスタ用
としても、またスレーブ用とじても使用することができ
るマスタ／スレーブ兼用バスアクセス制御装置を提供す
ることを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の基本構成例を示す。

第１図において、１０はバス、１１は本発明に係るバス
アクセス制御装置、１２はタイミング発生回路、１３は
シーケンサ、１４は内部バスアクセス回路、１５はアド
レス用パイプライン回路。

１６はデータ用パイプライン回路、１７はデータ用ラッ
チ、１８はラッチ、１９Ａないし１９Ｃはマルチプレク
サを表す。

本発明に係るバスアクセス制御装置１１は、マスタ回路
とバス１０との間、またはスレーブ回路とバス１０との
間に接続されて使用される。第１図では、このハスアク
セス制御装置１１をスレーブ回路に接続した場合の例に
ついて図示している。

マスタ回路に接続して用いる場合については、第２図に
より後述するように、バスアクセス制御装置１１のスレ
ーブ内部アドレスバスへの接続端子Ａ２が、バス１０に
接続され、第１図に示すバス１０へのアドレスの接続端
子Ａ１が、マスタ回路の内部バスに接続される。

アドレス用パイプライン回路１５およびデータ用パイプ
ライン回路１６は、それぞれ複数のラッチ１８を多段に
接続することにより構成される。

マルチプレクサＬ９Ａ、１９Ｂは、パイプライン用のラ
ッチ１８に対して、内部診断用に各一段のラッチの状態
を出力できるようにしたものである。

マルチプレクサ１９Ｃは、データ用ラッチ１７の内容を
選択出力する。なお、マルチプレクサ１９Ａ〜１９Ｇは
、−・般に知られている診断用回路であって２図示省略
したテスト端子への入力によって動作する。

シーケンサ１３は、バス１０のサイクルタイミングパル
スとクロックとにより、バス１０と同期して動作するバ
スタイミング用の制御回路である。

タイミング発生回路１２は、バスアクセス制御装置１１
がマスタ回路に接続されるか、スレーブ回路に接続され
るかによって、それぞれ異なる所定のタイミング信号を
発生させる回路である。内部バスアクセス回路１４は、
マスタ回路またはスレーブ回路とのインタフェースをと
る回路である。

バスアクセス制御装置１１が、マスタ回路に接続されて
用いられる場合には、データライト時にアドレス用パイ
プライン回路１５およびデータ用パイプライン回路１６
のパイプラインが用いられる。一方、スレーブ回路に接
続されて用いられる場合には、マルチプレクサ１９Ａ、
１９Ｂを介して、アドレス用パイプライン回路１５およ
びデータ用パイプライン回路１６の初段のラッチ１８だ
けが用いられるようになっている。

〔作用〕

バスアクセス制御装置１１が、マスタ回路に接続されて
用いられる場合の作用は、以下の通りである。なお、マ
スタ用の場合、第１図に示す端子Ａ２．Ｄ２が、バス１
０に接続され、端子Ａｌ。

Ｄｉがマスタ内部バスに接続される。

マスタ回路が、バス１０に対し、ライトのためのアクセ
スをすると、内部バスアクセス回路１４が応答し、バス
タイミングのシーケンサ１３を使って、アドレスおよび
データがアドレス用パイプライン回路１５およびデータ
用パイプライン回路１６から自動的にバス１０へ送られ
る。そのため。

マスタ回路は、バス１０のサイクルタイミングを意識す
る必要はない。また、マスタ回路の動作が。

バス１０の１サイクルより長くても、内部バスアクセス
回路１４が介在するため、対応することができ、柔軟性
がある。

ライトデータとアドレスとが、バイブライン化されて送
り出されるため、マスタ回路は、バス１０のタイミング
から切り離され、バスタイミングに関する同期を待つこ
となく２次の処理へ移行することができる。

バス１０が他のマスタ回路に使用されていても。

またディスプレイサイクル（バスのウェイトサイクル）
にハスアクセスしても、待ち時間なしでアクセスできる
ため、マスタ回路のバスウェイトがなくなり、マスタ回
路の処理能力が向上する。

また、リードに関しても、バスサイクルが短いために、
一般に、遅いマスタ回路には十分なデータのホールド時
間がとれない場合があるが、データ用ラッチ１７が設け
られているので、データを保持しておくことができ、遅
いマスタ回路にも対応することができる。

バスアクセス制御装置１１が、第１図図示のように接続
され、スレーブ用として使用される場合に、バスアクセ
ス用として必要となる回路は、ハスタイミングをとるた
めのシーケンサ１３と、内部メモリタイミング調整用の
アドレスおよびデータのラッチである。

本発明では２内部診断用に設けられたマルチプレクサ１
９Ａ、１９Ｂを用いることにより、アドレス用パイプラ
イン回路１５およびデータ用パイプライン回路１６を一
段のラッチとして用いることができる。また、シーケン
サ１３は、バス１０が同期バスであるため、アクセス開
始、終了のタイミングが同一となっており、一連のシー
ケンサ１３の動きから、タイミング発生回路１２によっ
て、マスタ用以外にスレーブ用のタイミングも取り出す
ことができる。従って１本来、マスタ回路のアクセス制
御用に設けられている回路を、はとんどスレーブ回路に
対しても流用することができる。

〔実施例〕

第２図は本発明に係るバスアクセス制御装置をマスタ回
路に接続した場合の例２第３図はマスタ回路の動作説明
タイムチャート、第４図はバスの動作説明タイムチャー
ト、第５図はタイミング発生回路の例を示す。

第２図に示すように、バスアクセス制御装置１１がマス
タ回路４０とハス１０との間に接続された場合、アドレ
ス用パイプライン回路１５およびデータ用パイプライン
回路１６は、ライトデータの送出用に用いられる。

例えば、第３図のタイムチャートに示すように。

マスタ回路４０が、バス１０に対してライトデータを送
出する場合に、アドレスストローブとデータストローブ
とが、マスタ回路４０から内部バスアクセス回路１４へ
送られ、マスタ内部アドレスバス上のアドレスが、アド
レス用パイプライン回路１５の初段のラッチ１８に保持
される。また。

マスタ内部データバス上のデータが、データ用パイプラ
イン回路１６における初段のラッチ１８に保持される。

内部ハスアクセス回路１４は、ライトデータがラッチさ
れると１データの応答信号（Ａ、ＣＫ）をマスタ回路４
０へ返す。ハスタイミングのシーケンサ１３およびタイ
ミング発生回路１２は、バス１０のサイクルタイミング
パルスとクロックとから、パイプライン回路１５．１６
上のアドレスおよびデータを、ハス１０へ送り出すため
のタイミング信号を生成する。

バス１０におけるライト時のタイムチャートは。

第４図に示すようになる。バスアクセス制御装置１１に
よって、アドレス用パイプライン回路１５およびデータ
用パイプライン回路１６に保持されているアドレスおよ
びデータが、ディスプレイサイクルと次のディスプレイ
サイクルとの間のい（つかの各バスサイクルに対応して
、順次、送り出されることになる。

データのリード時には、データをバス１０から取り込ん
で、マスタ回路４０の内部へ出力する。

第２図において、バスアクセス制御装置１１は。

バス１０のデータをデータ用ラッチ１７に受けると、バ
ス１０側は、同期式によりデータを切ってしまうが、デ
ータ用ラッチ１７がデータを保持するので、マスタ回路
４０に対するデータホールド時間は保障される。

以上のようなマスタ回路４０に対するタイミングのイン
タフェースは、内部バスアクセス回路１４によって実現
され、マスタ回路４０に対しては実質的に非同期インタ
フェースとなっているため。

マスタ回路４０における内部タイミングが取りやす（、
柔軟性が増した構成となっている。

次に、バスアクセス制御装置１１をスレーブ用として用
いる場合の例について説明する。

スレーブ用の場合、バスアクセス制御装置１１は第１図
に示すように接続される。マスタ回路４０がアドレスを
出すのに対して、スレーブ回路はアドレスを受ける関係
にある。そのため、アドレスバスの接続が、マスタとス
レーブとでは逆になるが、逆接続しても、バスＩＯとス
レーブ、マスタ内部バスの仕様に適する素子を使用する
ことで。

不都合を解消できる。なお、データは双方向であるため
、マスタ用とスレーブ用とで、接続を変えなくてもよい
。

装置状態の出力のために、内部診断用のマルチプレクサ
１９Ａ〜１９Ｃが設けられており、そのマルチプレクサ
の選択用にテスト端子（図示省略）を有する。このテス
ト端子に、アドレス用パイプライン回路１５およびデー
タ用パイプライン回路１６の初段のラッチを選択する選
択信号を送ることにより、スレーブ用のモード設定がな
される。

次に第５図に従って、マスタ用、スレーブ用のタイミン
グを取る回路の例について説明する。

第５図において、２１はＤタイプのフリップフロップで
あり、２２Ａ、２２ＢはＪ−にタイプのフリップフロッ
プである。第４図に示す０番目のクロックとメインタイ
ミング信号とにより作られたシーケンス開始信号は、バ
ス１０のクロックにより、順次１次段のＤタイプ・フリ
ップフロップ２１へ送られ、シーケンサ１３は、１番目
のサイクルから動作する。Ｄタイプ・フリップフロップ
２１は、バスシーケンスの数だけ設けられる。

バス１０におけるバスリクエスト、アドレス。

データのタイミングは、同期バスのため、へ°ス１０の
クロックに同期して行われる。制御に必要な各タイミン
グは、第５図に示すように、Ｄタイプ・フリップフロッ
プ２１の出力を、Ｊ−にタイプ・フリップフロップ２２
Ａ、２２Ｂ等に入力することにより１作ることができる
。

例えば、第４図に示すアドレスの出力タイミング信号を
生成する場合、３番目のクロックで立つＤタイプ・フリ
ップフロップ２１の出力を、Ｊ−にタイプ・フリップフ
ロップのＪ端子に入力し。

８番目のクロックで立つＤタイプ・フリップフロップ２
１の出力を、Ｊ−にタイプ・フリップフロップのに端子
に入力することにより１作ることができる。即ち、シー
ケンサ１３における各フリップフロップの出力を１作り
たいＪ−にタイプ・フリップフロップに入れるだけで、
バスタイミングを容易に作ることができる。

スレーブ用のタイミングも、スレーブで必要なタイミン
グの数だけ、Ｊ−にタイプ・フリップフロップがあれば
、同様に作ることができる。

これにより１作られたスレーブ用のタイミングと、マス
タ用のタイミングとは、内部でマルチプレクサされ、パ
スへ′ソファのイネーブルなど、内部ロジックに接続さ
れて用いられる。スレーブ用とマスタ用のタイミングの
選択は、内部診断用のテスト端子に設定された選択信号
を使用すればよい。

以上のようにすることにより、マスタ用のバスアクセス
制御装置を１診断回路の流用を図り、簡単なスレーブ用
タイミングの発生回路をシーケンサに対して追加するだ
けで、スレーブ用として使用することができる。

上記バスアクセス制御装Ｗ１１は、接続されるマスタ回
路およびスレーブ回路に共通であるため。

ＬＳＩ化することが可能である。ＬＳＩで実現されれば
、マスタ回路またはスレーブ回路を設計する場合に、Ｌ
ＳＩとの容易なタイミングを考えるだけでよい。第６図
に示すようなディスプレイ制御回路３１のタイミング変
更に対し°ても、ＬＳＩ側が対応することで、既存のマ
スタ回路およびスレーブ回路は影響を受けなくすること
ができる。

以上のように、バスサイクルが変則的であって。

高速な同期バスに２本発明に係るバスアクセス制御装置
１１を使用することにより、マスタ回路のバスウェイト
をなくシ、バスインタフェースを容易にすることができ
るようになると共に、スレーブ回路にも接続して、使用
することができるようになる。

〔発明の効果〕

以上説明したように８本発明によれば、バスにアクセス
するマスタ回路のバスウェイトが少なくなり、処理能力
が向上すると共に、バスの変則的で早いサイクルタイミ
ングに対しても、マスタ回路を容易なインタフェースで
接続することができるようになる。また、ディスプレイ
表示用のメモリ等のスレーブ回路とバスとの接続インタ
フェースとしても、同じバスアクセス制御装置を用いる
ことができる。

【図面の簡単な説明】

第１図は本発明の基本構成例、第２図は本発明に係るバ
スアクセス制御装置をマスタ回路に接続した場合の例、
第３図はマスタ回路の動作説明タイムチャート、第４図
はバスの動作説明タイムチャート第５図はタイミング発
生回路の例、第６図は本発明に関連する従来のシステム
構成例、第７図は従来方式を説明するためのタイムチャ
ートを示す。 図中、１０はバス、１１はバスアクセス制御装置、１２
はタイミング発生回路、１３はシーケンサ、１４は内部
バスアクセス回路、１５はアドレス用バイブライン回路
、１６はデータ用パイプライン回路、１７はデータ用ラ
ッチ、１８はラッチ。 １９Ａ〜１９Ｃはマルチプレクサ、２１はＤタイプ・フ
リップフロップ、２２Ａ、２２ＢはＪ−にタイプ・フリ
ップフロップ、４０はマスタ回路。 ４１はスレーブ回路を表す。 特許出願人　　　パナファコム株式会社復代理人弁理士
　　　小笠原　吉義 シ）−イｅ　９Ｉｙ堅；本土ｔＪ’ｉ＋”イシ・１第　
１（２１ 第　２Ｉ２１ 芸　３　区

Claims (1)

1. 【特許請求の範囲】 バスサイクルが変則的である同期バス（１０）と、該バ
   ス（１０）にアクセスするマスタ回路との間またはスレ
   ーブ回路との間のいずれにも接続可能とされるバスアク
   セス制御装置（１１）であって、上記バス（１０）のサ
   イクルタイミングパルスとクロックとにより、該バス（
   １０）と同期して動作するシーケンサ（１３）と、 内部バスとのインタフェースをとる内部バスアクセス回
   路（１４）と、 パイプライン化された複数のラッチからなるアドレス用
   パイプライン回路（１５）と、 パイプライン化された複数のラッチからなるデータ用パ
   イプライン回路（１６）と、 上記データ用パイプライン回路（１６）へ入力されるデ
   ータと反対方向に転送されるデータをラッチするデータ
   用ラッチ（１７）と、 当該装置がマスタ回路に接続されるか、スレーブ回路に
   接続されるかによって、異なるタイミング信号を発生さ
   せるタイミング発生回路（１２）と、内部診断用に設け
   られたマルチプレクサ（１９Ａ〜１９Ｃ）とを備え、 当該装置がマスタ回路に接続された場合に、上記アドレ
   ス用パイプライン回路（１５）および上記データ用パイ
   プライン回路（１６）により、バスサイクルの調整が行
   われるように構成し、当該装置がスレーブ回路に接続さ
   れた場合に、上記マルチプレクサ（１９Ａ〜１９Ｃ）に
   よって、上記アドレス用パイプライン回路（１５）およ
   び上記データ用パイプライン回路（１６）についてそれ
   ぞれ一部のラッチだけが用いられるように構成したこと
   を特徴とするマスタ／スレーブ兼用バスアクセス制御装
   置。