JP2591060B2 - データ伝送方法及び信号処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理用プロセッサ（CPU）からのデ
ータを各種デバイスに伝送するデータ伝送方法及び信号
処理装置に関し、特に、プロセッサからデバイスへのデ
ータ伝送効率を高め得るようなデータ伝送方法及び信号
処理装置に関するものである。

〔発明の概要〕

本発明は、データ処理用プロセッサからのデータを各
種デバイスに伝送する際に、アドレス設定命令を送った
後にアドレス・データを送ることによりアドレスを設定
し、当該設定アドレスに対応するデータを伝送するデー
タ伝送方法において、設定しようとするアドレスの上
位、下位等の切換制御を自動的に行わせるアドレス自動
設定命令を設けることにより、アドレス上位、下位デー
タや本来のデータ処理すべきデータを順次伝送するだけ
で所望のアドレスを指定してのデータ伝送を行わせ、簡
単な構造でCPUと所定デバイスとの間のデータ伝送効率
を高めるものである。

〔従来の技術〕

近年において、いわゆるマイクロ・プロセッサが種々
の用途に用いられるようになっており、種々のデバイス
との間でデータを伝送することが必要とされている。こ
のマイクロ・プロセッサと各種デバイスとの間でのデー
タの伝送方法には、大別してパラレル（並列）伝送と、
シリアル（直列）伝送とがある。これらのうち、シリア
ル伝送は、配線が少なくて済む等の利点を有しており、
例えば、各種電子機器のシステム・コントロール等にお
いて、複数の被制御デバイスに対してのデータ伝送等に
用いられている。

ここで第３図は、CPU（プロセッサ）と各種デバイス
との間でシリアル・データ伝送を行う場合の従来例を説
明するためのブロック回路図である。この第３図におい
て、CPU51には例えば８ビット・マイクロ・プロセッサ
等が用いられており、このCPU51のデータ・バスDB、ア
ドレス・バスABおよびコントロール・バスCBには、いわ
ゆるROM（リード・オンリ・メモリ）52、RAM（ランダム
・アクセス・メモリ）53、PIO（パラレル・インターフ
ェース）回路54及びSIO（シリアル・インターフェー
ス）回路55が接続されている。このSIO回路55のデータ
入出力端子には、複数個のシリアル被制御デバイス、例
えばAD/DA変換器61、DSP（ディジタル信号プロセッサ）
62、‥‥等が共通接続されている。これらの各種デバイ
ス61、62、‥‥を択一的に指定するために、例えばアド
レス・バスABおよびコントロール・バスCBに接続された
アドレス・デコーダ56が用いられている。これは、いわ
ゆるメモリ・マップドIOの構成であり、CPU51からは通
常のメモリ・アクセスと同様な形態で各IOデバイスを指
定することができ、コマンドの統一化あるいは簡略化が
図れソフトウェア的に有利である。

〔発明が解決しようとする課題〕

ここで、上記各デバイス毎に設定されるアドレスの他
に、１つのデバイス内でのいくつかの機能に対応するア
ドレスを設定することがある。例えば、AD/DA変換器の
ボリューム値調整機能を想定する時、所定のアドレスAD
Oから順にアドレスが１ずつ増加するに従って、左チャ
ンネル録音ボリューム調整、右チャンネル録音ボリュー
ム調整、左チャンネル再生ボリューム調整、右チャンネ
ル再生ボリューム調整‥‥のように機能が設定されてお
り、これらの機能アドレスを指定してそれぞれの調整デ
ータ等を伝送することが考えられる。この場合、上記機
能アドレスを指定するためにはアドレス・データをデバ
イスに送る必要があるが、このアドレス・データの伝送
に先立って、アドレス設定命令を送ることが必要とされ
る。このアドレス設定命令とは、次に送るデータを上記
機能アドレス・データとしてデバイス内に取り込むこと
を指定するものであるが、この機能アドレスのピット長
が伝送データのワード長よりも長い場合には、機能アド
レス・データを例えば上位部分と下位部分とに分けて送
る必要があり、これらの各部分毎にアドレス設定命令を
それぞれ送らなければならない。すなわち例えば、先ず
アドレス上位設定命令を送ってアドレス上位データを送
り、次にアドレス下位設定命令を送ってアドレス下位デ
ータを送り、その後これらのアドレス上位、下位データ
から成る上記機能アドレスに対応するデータを送るとい
う手順が必要となる。このようにアドレス各部分毎にア
ドレス設定命令を送ることは面倒であり、データ伝送速
度の低下を来すことになる。

本発明は、このような実情に鑑みてなされたものであ
り、簡単な構成で高速のシリアル・データ伝送を可能と
し、特に、一度にシリアル伝送可能なデータ長よりアド
レス長の方が長いようなアドレスを指定してデータ伝送
する場合の伝送効率を高め得るデータ伝送方法及び信号
処理装置の提供を目的とするものである。

〔課題を解決するための手段〕

本発明に係るデータ伝送方法は、上述の課題を解決す
るために、データ処理用プロセッサから少なくとも１個
のデバイスに対して所定アドレスに対応するデータを伝
送する際に、アドレス設定命令を送った後にアドレス・
データを送ることによりアドレスを設定し、当該設定ア
ドレスに対応するデータを伝送するようなデータ伝送方
法において、上記アドレスの少なくとも上位アドレス及
び下位アドレスを自動設定するコマンドを転送する工程
と、上記上位アドレス・データを転送する工程と、上記
下位アドレス・データを転送する工程と、上記データを
転送する工程とを有することを特徴としている。

また、本発明に係る信号処理装置は、上述の課題を解
決するために、データ処理用プロセッサから少なくとも
１個のデバイスに対して所定アドレスに対応するデータ
を伝送する際に、アドレス設定命令を送った後にアドレ
ス・データを送ることによりアドレスを設定し、当該設
定アドレスに対応するコマンド処理を行う信号処理装置
において、上記データ処理用プロセッサから転送される
アドレスの少なくとも上位アドレス及び下位アドレスを
自動設定するアドレス設定命令をデコードするデコード
手段を備え、上記デコード手段にてデコードされたアド
レス設定命令以降に順次データ処理用プロセッサから転
送されるアドレス・データと、本来のデータとを自動的
に対応させて処理することを特徴としている。

〔作 用〕

上記アドレス自動設定命令により、設定しようとする
アドレスの上位、下位等の切換制御を自動的に行わせる
ことができ、アドレス上位、下位データや本来のデータ
処理すべきデータを順次伝送するだけで所望のアドレス
を指定してのデータ伝送が可能となる。

〔実施例〕

第１図は、本発明に係るデータ伝送方法が適用される
本発明の一実施例となる信号処理装置の回路構成を概略
的に示すブロック回路図である。

この第１図において、例えばいわゆる８ビット・マイ
クロ・プロセッサより成るCP10には、書込制御信号WR、
読出制御信号RD、メモリ・アクセス要求信号MREQ、デー
タ／コマンド指示信号D/C、16ビット・アドレスA0〜A15
の各出力端子、及び８ビット・データD0〜D7の各入出力
端子が少なくとも設けられている。このCPU10からのデ
ータ（アドレス・データも含む）をシリアル・インター
フェース（SIO）回路20を介して複数のデバイス11、1
2、13、‥‥にシリアル伝送する。

このSIO（シリアル・インターフェース）回路20は、
主として上記CPU10からのパラレル（並列）入力データ
をシリアル（直列）データに変換するためのシフト・レ
ジスタ21と、上記複数のデバイス11、12、‥‥に対して
割り当てられたアドレスを検出するためのアドレス・デ
コーダ22と、該シリアル・インターフェース回路20に対
するデータ伝送の方向を切換制御するための３ステート
・バッファ23と、シリアル伝送クロックを出力すると共
に上記３ステート・バッファ23及びシフト・レジスタ21
の動作を制御するシリアル制御回路24とを少なくとも有
している。このようなシリアル・インターフェース回路
20は、上記CPU10からの16ビット・アドレスA0〜A15及び
８ビット・データD0〜D7をシフト・レジスタ21に並列入
力し、読出／書込の動作切換用マージン・ビットMG、読
出／書込のステータス・ビットR/W、データ／コマンド
のステータス・ビットD/C及びシリアル伝送のためのス
タート・ビットSTを付加して、第２図のようなフォーマ
ットの下にシリアル伝送する。

すなわち、第２図Ａに示すシリアル伝送データ・フォ
ーマットにおいて、シリアル・データ列の先頭から順
に、スタート・ビットST、データ／コマンド・ステータ
ス・ビットD/C、読出／書込ステータス・ビットR/W及び
読出／書込切換用のマージン・ビットMGが配列され、さ
らに伝送すべき８ビットのデータ（CPU10からの８ビッ
ト・データD0〜D7等）が配列されている。このシリアル
・データ列は、上記シリアル伝送クロックに応じて、上
記スタート・ビットSTから順にシリアル伝送される。

ここで、第２図Ａのフォーマット中の上記読出／書込
ステータス・ビットR/Wは、CPU10からの書込制御信号WR
と、メモリ・リクエスト信号MREQとの論理積をアンド回
路25でとることにより得ており、上記データ／コマンド
・ステータス・ビットD/CはCPU10から得られる。また、
上記スタート・ビットSTは、端子26から定常的に供給さ
れている。なお、具体的には、上記書込制御信号やメモ
リ・リクエスト信号は、いわゆるロー・アクティヴの▲
▼、▲▼として得られることが多く、この
場合には、NORゲートを回路25に用いて読み出し動作時
にロー・レベル（あるいは“0"）となるような読出／書
込制御信号さらにはステータス・ビット/Wを得るよう
にすればよい。

上記フォーマット中の８ビット・データが配列される
部分の内容については、一般のデータ処理すべき情報と
しての通常のデータやアドレス、あるいは該情報を制御
するための制御情報としてのコマンド・データのいずれ
かであるが、この部分の内容に応じて上記ステータス・
ビットD/Cが異なる。このステータス・ビットD/Cは、例
えば特開昭60−187157号公報に開示されている端末の送
信要求を示す２値信号Ｓと同様なものであり、この公報
記載の技術においては、信号Ｓの値に応じてデータ部DC
の内容を端末情報DTと伝送装置間情報CTとで異ならせて
いる。本実施例においては、上記ステータス・ビットD/
CがデータＤを示しているとき、上記フォーマット中の
伝送すべき８ビット・データ部分には、一般のデータ処
理すべき８ビット・データあるいは８ビット・アドレス
が配置される。またステータス・ビットD/Cがコマンド
Ｃを示しているときには、例えば第２図Ｂに示すよう
に、上記フォーマット中の８ビット・データ部分の上位
側４ビットにデバイス・コードが配置され、下位側４ビ
ットにインストラクション・コードが配置される。ここ
で、上記４ビットのデバイス・コードとは、上記各デバ
イス11、12、‥‥のいずれかを指定するためのアドレス
の一種と考えることができ、例えば第１表に示すような
対応関係とすることができる。

この第１表においては、デバイス・コードとデバイス
との対応関係が１対１の例を示しているが、複数のデバ
イスの各コードを共通化して、１個のデバイス・コード
により複数のデバイスを指定できるようにしてもよい。

次に上記４ビットのインストラクション・コードは、
CPU10からデバイス11、12、‥‥に対して送られる命令
を表すものであり、その具体例を第２表に示す。

この第２表において、アドレスＨあるいはアドレスＬ
は、例えば16ビット・アドレスの上位８ビットあるいは
下位８ビットを設定するための命令を示すものであり、
このインストラクション・コード伝送後にCPU10からデ
バイス11、12、‥‥に伝送されるシリアル・データ中の
上記８ビット・データ部分の内容が、上記上位８ビット
・アドレスあるいは下位８ビット・アドレスとなる。な
お用途によっては、下位８ビット・アドレスのみで足り
る場合もある。また、第２表中のインクリメント、デク
リメントとは、アドレスを自動的に１ずつ増加あるいは
減少させるための命令を示し、ホールドとは、上記イン
クリメントやデクリメント命令によるアドレスの増加や
減少を停止させるための命令である。さらに、本発明の
要部として、第２表中のオート・アドレスＨ、オート・
アドレスＬとは、上記アドレスの設定内容、すなわちア
ドレスの上位、下位等を自動的に切換制御するアドレス
自動設定命令であり、例えばオート・アドレスＨが送ら
れた後に、アドレスＨデータ、アドレスＬデータ、通常
のデータの順にシリアル伝送することにより、所望の16
ビットのアドレスを指定してデータ伝送することができ
る。

次に、第１図のシリアル・インターフェース回路20内
におけるアドレス・デコーダ22には、CPU10からの上記
書込制御信号WR、メモリ・リクエスト信号MREQ、読出制
御信号RD及び16ビット・アドレスA0〜A15が供給されて
おり、これらの信号に基づいて、上記各デバイス11、1
2、‥‥に割り当てられたアドレスに対してアクセス要
求（メモリ・リクエスト）がなされたとき、所定のシリ
アル伝送開始信号あるいはトリガ信号をシリアル制御回
路24に送る。シリアル制御回路24には、例えばCPU10の
基準動作クロック等に同期したマスタ・クロックが端子
27を介して供給されている。シリアル制御回路24から
は、上記トリガ信号の入力に応じてこのマスタ・クロッ
クがシリアル伝送クロックとして所定パルス数だけ出力
され、シフト・レジスタ21に供給されるとともに、必要
に応じてクロック供給ラインl_CKを介して上記各デバイ
ス11、12、‥‥のクロック入力端子にそれぞれ供給され
ている。このシリアル伝送クロックは、省略することも
できる。シフト・レジスタ21からのシリアル伝送データ
は、３ステート、バッファ23を介してシリアル伝送ライ
ンl_STに送出され、上記各デバイス11、12、‥‥のシリ
アル・データ入力端子に送られる。この第１図の例で
は、双方向のシリアル伝送ラインl_STを想定しており、
各デバイス11、12、‥‥からのシリアル・データも伝送
ラインl_STを介してシリアル・インターフェース回路２
に供給されるようにしているが、データ送信用とデータ
受信用にそれぞれ別個のシリアル伝送ラインを設けるよ
うにしてもよい。

次に、いわゆるDSP（ディジタル信号プロセッサ）やA
D/DA変換器等のデバイス11、12、‥‥の内部構造につい
て説明する。

任意のデバイス、例えば第１図中のデバイス11内に
は、上記SIO回路20からのシリアル伝送データをパラレ
ル（並列）データに変換するためのシフト・レジスタ31
が設けられ、このシフト・レジスタ31からの８ビット・
データ部分がコマンド・デコーダ32、アドレス・カウン
タ33及びデータ・バッファ34にそれぞれ供給されるよう
になっている。

ここでコマンド・デコーダ32は、シフト・レジスタ31
に供給されたデータ列中の上記ステータス・ビットD/C
がＣ（コマンド）を示すデータ（コマンド・データ）に
ついての命令の解釈を行うと共に、この解釈されたコマ
ンドに応じた各部の動作制御を行うものである。例えば
ステータス・ビットD/CがＣ（コマンド）を示し、イン
ストラクション・コードが上記“0000"（アドレスＨ）
を示していれば、コマンド・デコーダ32は次のシリアル
転送でデータを送ってきたとき、すなわちステータス・
ビットD/CがＤ（データ）を示したとき、アドレスＨの
ロード信号を出力する。このアドレスＨロード信号は、
アドレス・カウンタ33の上位側のロード端子LDに入力さ
れ、上記シリアル転送されてシフトレジスタ８でパラレ
ル変換された８ビット・データをアドレス・カウンタ33
の上位側にロードしてアドレス上位データとする。

同様に、アドレスＬについても、CPU10からコマン
ド、データがそれぞれシリアル転送されてきたときに、
アドレス・カウンタ33の下位側８ビットにデータをロー
ドしてアドレス下位データとする。

さらに、これらアドレス上位及び下位データが決まっ
た後にデータが送られてきた場合、すなわちステータス
・ビットD/CがＤ（データ）を示したときに、コマンド
・データ32はデータ・バッファ34のロード端子LDにロー
ド信号を送り、このデータ・バッファ34内に上記送られ
てきたデータ（８ビット）を上記アドレスのデータとし
て取り込む。

また、コマンド・デコーダ32は、データ処理用プロセ
ッサから転送されるアドレスの少なくとも上位アドレス
及び下位アドレスを自動設定するアドレス設定命令をデ
コードする機能を有している。すなわち、アドレスの設
定内容を自動切換制御するインストラクション、例えば
上記オート・アドレスＨが送られると、コマンド・デコ
ーダ32は、データがシリアル伝送される毎に順次アドレ
スＨロード、アドレスＬロード及びデータ・ロードを自
動的に行わせる。すなわち、先ずアドレスＨロード信号
をアドレス・カウンタ33の上位側のロード端子LDに送っ
てシリアル伝送されてきたデータをアドレス上位データ
としてアドレス・カウンタ33の上位側に取り込み、次に
データが伝送されるとアドレスＬロード信号をアドレス
・カウンタ33の下位側のロード端子LDに送ってアドレス
下位データとしてアドレス・カウンタ33の下位側に取り
込み、次にデータが伝送されてくるとロード信号をデー
タ・バッファ34のロード端子LDに送って伝送されたデー
タを上記アドレスのデータとして取り込んでいる。

次にコマンド・デコーダ32からの上位４ビット（上記
デバイス・コードに対応）は、４ビットの比較器35に送
られ、端子36からの４ビットのデバイス・コード設定デ
ータと比較され、この比較出力はコマンド・デコーダ32
に送られている。ここで、上記端子36に供給される４ビ
ットのデバイス・コードのデータは、例えばいわゆるDI
Pスイッチを操作すること、あるいは他のCPUからの制御
等により、任意に設定し得るようになっている。上記デ
バイス11の端子36には、例えば“0000"の設定データが
供給されている。従って、上記CPU10からの８ビット・
コマンド中の上記デバイス・コードが“0000"のときの
み、このデバイス11内の比較器35から一致信号が出力さ
れてコマンド・デコーダ32等に送られることにより、上
記インストラクション・コードの内容解釈動作等が実行
されるようになっている。このインストラクション・コ
ードの内容解釈動作時において、前記第２表のインクリ
メント、デクリメント等のようにアドレスを変更制御す
るインストラクションの場合には、コマンド・デコーダ
32からアドレス変更制御回路37に信号が送られ、このア
ドレス変更制御回路37がアドレス・カウンタ33の計数動
作を制御することによってアドレス値のインクリメン
ト、デクリメント制御が行われる。

次に、アドレス・カウンタ33からの出力は、デバイス
11内のアドレス・バスに送られて、例えば左右チャンネ
ルのボリューム値設定等の各種機能選択動作が行われる
とともに、データ・バッファ34からの出力により上記選
択された機能についての値が設定されるようになってい
る。

以上のような構成において、CPU10側から所望の16ビ
ット・アドレスに対応するデータをデバイス11に伝送す
る場合、例えば、アドレス0270H（Ｈは16進数であるこ
とを示す）にデータ04Hを伝送する場合の動作について
説明する。

この場合、上記第２表インストラクション・コード中
のアドレス設定命令であるアドレスＨ及びアドレスＬに
よりアドレス指定してデータ伝送する方法も考えられる
が、この方法では、 アドレスＨ（アドレス設定命令） アドレスＨデータ（02H） アドレスＬ（アドレス設定命令） アドレスＬデータ（70H） データ（04H） の５回のシリアル伝送が必要となる。

これに対して、上記第２表のインストラクション・コ
ード中のアドレス自動設定命令であるオート・アドレス
Ｈを用いれば、 オート・アドレスＨ（アドレス自動設定命令） アドレスＨデータ（02H） アドレスＬデータ（70H） データ（04H） のように４回のシリアル伝送で済み、データ伝送の高速
化が図れる。

以上のような伝送方法によれば、アドレス自動設定命
令を用いることにより、アドレス上位、下位の設定が１
回の命令で自動的に行われ、データ伝送回路が少くて済
み、データ伝送効率の向上が図れる。

また、上記制御情報（いわゆるコマンド）には、例え
ばそれぞれ４ビットずつのデバイス・コード及びインス
トラクション・コードを配列したものを用いているた
め、別々に送る必要がなく一連のシリアル送信で高速化
が図れるとともに、デバイス・コードとインストラクシ
ョン・コードを分離したので同じインストラクションを
デバイス・コードを変化させることで多くのデバイスに
高速に送ることが可能となる。この場合、スレーブ側の
デバイス・コードを共通化することで同時に多くのデバ
イスに命令を送ることができる。

さらに、上記インクリメントやデクリメント等のアド
レス自動変更制御モードに設定することにより、ソフト
ウェアによる１回毎のインクリメントやデクリメントを
行うことなく、連続するアドレスに対応するデータをい
わゆるブロック転送することが容易に行える。

なお本発明は、上述の例のみに限定されるものではな
く、例えば、上記CPUのデータやアドレスのビット数は
任意に設定できる。また、上位、中位、下位等のように
アドレス・データを３回以上のデータ伝送で指定する場
合に本発明を適用することもできる。さらに、このアド
レス自動設定命令と、上記インクリメント・デクリメン
トのようなアドレス変更制御命令とを組み合わせ、アド
レス自動設定によりアドレス上位データ、アドレス下位
データ及びこれら上位、下位のアドレスに対応するデー
タを送った後には、次々とデータを送る毎に例えばイン
クリメントされたアドレスに対応するデータとしてデバ
イスに取り込まれるようにすることも容易に実現でき
る。この他、本発明の要旨を逸脱しない範囲で種々の変
更が可能である。

〔発明の効果〕

本発明に係るデータ伝送方法によれば、アドレスの設
定内容を自動的に切換制御するアドレス自動設定命令を
送出した以降に、プロセッサから例えばアドレス上位デ
ータ、下位データ及び本来のデータを連続的に伝送する
ことにより、これらの上位、下位アドレスを指定しての
データ伝送が、従来より少ない伝送回数で実現でき、デ
ータ伝送効率の向上が図れる。また、従来においてプロ
セッサ側のソフトウェアによりシーケンス処理していた
ものを、デバイス側でハードウェア的に処理しているた
め、ソフトウェアの負担軽減及び高速化が図れる。ま
た、本発明に係る信号処理装置によっても、同様に、デ
コードされたアドレス設定命令以降にプロセッサ側から
伝送される上位アドレス、下位アドレス及びデータを連
続的に処理することにより、これらの上位、下位アドレ
スを指定してのデータ伝送が従来より少ない伝送回数で
実現でき、データ伝送効率の向上が図れ、また、デバイ
ス側のデコード手段でハードウェア的に上位アドレス及
び下位アドレスの自動的な設定処理を行っているため、
ソフトウェアの負担軽減及び高速化が図れる。

次に、本発明実施例によれば、シリアル伝送されるデ
ータ列が上記制御情報（コマンド情報）を示すコード・
データの場合に、デバイス・コード及びインストラクシ
ョン・コードを含んでいるため、別々に送る必要がなく
１回のシリアル伝送で高速に送ることができ、インスト
ラクションを変えずにデバイス・コードを変化させるこ
とで多くのデバイスに同じ命令を高速に送ることができ
るとともに、デバイス・コードを共通化することで、同
時に多くのデバイスに命令を送ることもできる。さらに
アドレスを自動的に変更制御するアドレス制御情報（上
記インクリメントやデクリメント等のインストラクショ
ン・コード）により、一連のアドレスに対応する一群の
データを順次送るのみで、スレーブ・デバイス側でアド
レスが自動的に変更制御（インクリメントやデクリメン
ト等）され、ソフトウェアによる１回毎のインクリメン
トやデクリメントを行うことなくデータのいわゆるブロ
ック転送が実現でき、データ伝送の高速化が図れる。

【図面の簡単な説明】

第１図は本発明に係るデータ伝送方法の一実施例に用い
られる回路構成を概略的に示すブロック回路図、第２図
は該実施例におけるシリアル・データの伝送フォーマッ
トを示す図、第３図は従来例を説明するためのブロック
回路図である。 10……CPU（プロセッサ） 11、12、‥‥……被制御デバイス 20……シリアル・インターフェース回路 21……シフト・レジスタ 22……アドレス・デコーダ 24……シリアル制御回路 31……シフト・レジスタ 32……コマンド・デコーダ 33……アドレス・カウンタ 34……データ・バッファ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データ処理用プロセッサから少なくとも１
   個のデバイスに対して所定アドレスに対応するデータを
   伝送する際に、アドレス設定命令を送った後にアドレス
   ・データを送ることによりアドレスを設定し、当該設定
   アドレスに対応するデータを伝送するようなデータ伝送
   方法において、 上記アドレスの少なくとも上位アドレス及び下位アドレ
   スを自動設定するコマンドを転送する工程と、 上記上位アドレス・データを転送する工程と、 上記下位アドレス・データを転送する工程と、 上記データを転送する工程とを有すること を特徴とするデータ伝送方法。
2. 【請求項２】データ処理用プロセッサから少なくとも１
   個のデバイスに対して所定アドレスに対応するデータを
   伝送する際に、アドレス設定命令を送った後にアドレス
   ・データを送ることによりアドレスを設定し、当該設定
   アドレスに対応するコマンド処理を行う信号処理装置に
   おいて、 上記データ処理用プロセッサから転送されるアドレスの
   少なくとも上位アドレス及び下位アドレスを自動設定す
   るアドレス設定命令をデコードするデコード手段を備
   え、 上記デコード手段にてデコードされたアドレス設定命令
   以降に順次データ処理用プロセッサから転送されるアド
   レス・データと、本来のデータとを自動的に対応させて
   処理すること を特徴とする信号処理装置。