JPH0758970B2 - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH0758970B2 JPH0758970B2 JP63150679A JP15067988A JPH0758970B2 JP H0758970 B2 JPH0758970 B2 JP H0758970B2 JP 63150679 A JP63150679 A JP 63150679A JP 15067988 A JP15067988 A JP 15067988A JP H0758970 B2 JPH0758970 B2 JP H0758970B2
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- signal
- data
- parallel
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は自動機械などに用いられるデータ伝送装置に関
するものである。
するものである。
従来の技術 近年、マイクロプロセッサの利用によって自動機械は高
機能化されつつあり、数百にも及ぶセンサやアクチュエ
ータなどが付設されることもめずらしくなくなってき
た。そこで本出願人は、複数のループ状子局に対して高
速データ伝送を行うことができるデータ伝送装置を、特
願昭61−165830号として出願している。
機能化されつつあり、数百にも及ぶセンサやアクチュエ
ータなどが付設されることもめずらしくなくなってき
た。そこで本出願人は、複数のループ状子局に対して高
速データ伝送を行うことができるデータ伝送装置を、特
願昭61−165830号として出願している。
この先行技術は、第10図に示すように、子局において、
アドレス一致検出記憶回路aによって受信信号b内のア
ドレス情報のアクセスアドレスと設定アドレスとの一致
を検出し、受信信号b内のデータ情報を受信途中で入力
データcと置換えたり出力データdとしてラッチするこ
とができ、高速で再送信することができるものである。
アドレス一致検出記憶回路aによって受信信号b内のア
ドレス情報のアクセスアドレスと設定アドレスとの一致
を検出し、受信信号b内のデータ情報を受信途中で入力
データcと置換えたり出力データdとしてラッチするこ
とができ、高速で再送信することができるものである。
発明が解決しようとする課題 しかし上記先行技術では、全子局に対して同一の機能設
定を行う場合に備えて、第11図に示すように、伝送フォ
ーマットに設定コマンドを指示する専用のモード情報を
予め付加しておかなければならないため、その分伝送信
号自体が長くなり、高速伝送に支障を生じるという問題
がある。
定を行う場合に備えて、第11図に示すように、伝送フォ
ーマットに設定コマンドを指示する専用のモード情報を
予め付加しておかなければならないため、その分伝送信
号自体が長くなり、高速伝送に支障を生じるという問題
がある。
本発明は上記問題点に鑑み、伝送フォーマットに専用の
モード情報を付加することなしに子局に対する機能設定
を行うことができる伝送装置を提供することを目的とす
る。
モード情報を付加することなしに子局に対する機能設定
を行うことができる伝送装置を提供することを目的とす
る。
課題を解決するための手段 請求項1の発明は上記目的を達成するため、子局にアド
レス情報の設定コマンドを検出する設定コマンド受信用
の第2のアドレス一致検出記憶回路を前記第1のアドレ
ス一致検出記憶回路とその入力側で並列に接続すると共
に、データ情報の設定データを並列信号に変換する第2
データ部直列・並列変換器を前記第1データ部直列・並
列変換器とその入力側で並列に接続し、且つ第2のアド
レス一致検出記憶回路からアドレス一致信号が出力され
るとき第2データ部直列・並列変換器からの並列信号を
ラッチする第2出力ラッチ回路を設けたことを特徴とす
る。
レス情報の設定コマンドを検出する設定コマンド受信用
の第2のアドレス一致検出記憶回路を前記第1のアドレ
ス一致検出記憶回路とその入力側で並列に接続すると共
に、データ情報の設定データを並列信号に変換する第2
データ部直列・並列変換器を前記第1データ部直列・並
列変換器とその入力側で並列に接続し、且つ第2のアド
レス一致検出記憶回路からアドレス一致信号が出力され
るとき第2データ部直列・並列変換器からの並列信号を
ラッチする第2出力ラッチ回路を設けたことを特徴とす
る。
請求項2の発明は上記目的を達成するため、子局にデー
タ情報の設定データを並列信号に変換する第2データ部
直列・並列変換器を前記第1データ部直列・並列変換器
とその入力側で並列に接続し、且つ前記アドレス一致検
出記憶回路からアドレス一致信号が出力されるとき第2
データ部直列・並列変換器からの並列信号をラッチする
第2出力ラッチ回路を設ける一方、アドレス一致検出記
憶回路内でアドレス情報と設定アドレスとを比較する比
較回路に、モードビットの設定が可能なアドレス情報に
モードビットが設定されているときこのモードビットに
対応する検出値を一致検出値とすることが可能なモード
対応回路を、このモード対応回路に入力されるアドレス
・モード切換信号がアドレス信号のとき作動せずモード
信号のとき作動するように設けると共に、第2出力ラッ
チ回路を前記アドレス・モード切換信号がアドレス信号
のとき作動せずモード信号のとき作動するように設けた
ことを特徴とする。尚請求項2の発明において、第1出
力ラッチ回路をアドレス.モード切換信号がモード信号
のとき作動せずアドレス信号のとき作動するように設け
てもよい。
タ情報の設定データを並列信号に変換する第2データ部
直列・並列変換器を前記第1データ部直列・並列変換器
とその入力側で並列に接続し、且つ前記アドレス一致検
出記憶回路からアドレス一致信号が出力されるとき第2
データ部直列・並列変換器からの並列信号をラッチする
第2出力ラッチ回路を設ける一方、アドレス一致検出記
憶回路内でアドレス情報と設定アドレスとを比較する比
較回路に、モードビットの設定が可能なアドレス情報に
モードビットが設定されているときこのモードビットに
対応する検出値を一致検出値とすることが可能なモード
対応回路を、このモード対応回路に入力されるアドレス
・モード切換信号がアドレス信号のとき作動せずモード
信号のとき作動するように設けると共に、第2出力ラッ
チ回路を前記アドレス・モード切換信号がアドレス信号
のとき作動せずモード信号のとき作動するように設けた
ことを特徴とする。尚請求項2の発明において、第1出
力ラッチ回路をアドレス.モード切換信号がモード信号
のとき作動せずアドレス信号のとき作動するように設け
てもよい。
作 用 請求項1の発明によれば、伝送信号のアドレス情報はア
クセスアドレス用の第1のアドレス一致検出記憶回路
と、設定コマンド用の第2のアドレス一致検出記憶回路
とに入力される。
クセスアドレス用の第1のアドレス一致検出記憶回路
と、設定コマンド用の第2のアドレス一致検出記憶回路
とに入力される。
アドレス情報が設定コマンドであるとき、第2のアドレ
ス一致検出記憶回路により前記設定コマンドが検出され
るのに応じて、データ情報の第2データ部直列・並列変
換器で変換される並列情報が設定データとして第2出力
ラッチ回路にラッチされる。従って全子局に対して同一
の機能設定を行うことができる。
ス一致検出記憶回路により前記設定コマンドが検出され
るのに応じて、データ情報の第2データ部直列・並列変
換器で変換される並列情報が設定データとして第2出力
ラッチ回路にラッチされる。従って全子局に対して同一
の機能設定を行うことができる。
アドレス情報が通常のアクセスアドレスであるときは、
このアクセスアドレスと第1のアドレス一致検出記憶回
路の設定アドレスとが一致する子局において、伝送信号
のデータ情報に基く通常の作動が行われる。
このアクセスアドレスと第1のアドレス一致検出記憶回
路の設定アドレスとが一致する子局において、伝送信号
のデータ情報に基く通常の作動が行われる。
以上のようにアドレス情報の内容によってデータ情報の
意味を変えることができるので、伝送フォーマットに専
用のデータ情報を付加する必要がなく、その分伝送信号
を短くすることができて高速化することができる。
意味を変えることができるので、伝送フォーマットに専
用のデータ情報を付加する必要がなく、その分伝送信号
を短くすることができて高速化することができる。
請求項2の発明によれば、伝送信号のアドレス情報がモ
ードビットを含んでいると共にアドレス・モード切換信
号がモード信号の場合、モード対応回路によってアドレ
ス一致検出記憶回路内の比較回路は前記モードビットに
対応する検出値が一致したものとして一致検出値を出力
する。従ってアドレス情報のアクセスアドレスに応じて
アクセスされる子局は、アドレス一致信号を出力する。
これに伴い、受信信号の第2データ部直列・並列変換器
によって並列信号に変換されるデータ情報は、第2の出
力ラッチ回路にラッチされた後、この子局の設定データ
を出力する。
ードビットを含んでいると共にアドレス・モード切換信
号がモード信号の場合、モード対応回路によってアドレ
ス一致検出記憶回路内の比較回路は前記モードビットに
対応する検出値が一致したものとして一致検出値を出力
する。従ってアドレス情報のアクセスアドレスに応じて
アクセスされる子局は、アドレス一致信号を出力する。
これに伴い、受信信号の第2データ部直列・並列変換器
によって並列信号に変換されるデータ情報は、第2の出
力ラッチ回路にラッチされた後、この子局の設定データ
を出力する。
以上のように必要に応じてアドレス情報にデータビット
を加えることによりデータ情報の意味を変えることがで
き、通常はアドレス情報をアクセスアドレスとしてフル
に使用することができるので、伝送フォーマットに専用
のデータ情報を付加する必要がなく、その分伝送信号を
短くすることができて高速化することができる。
を加えることによりデータ情報の意味を変えることがで
き、通常はアドレス情報をアクセスアドレスとしてフル
に使用することができるので、伝送フォーマットに専用
のデータ情報を付加する必要がなく、その分伝送信号を
短くすることができて高速化することができる。
又請求項3の発明によれば、請求項2の作用に加えて、
アドレス・モード切換信号がモード信号のとき第1出力
ラッチ回路は作動しないので、機能設定用のデータ情報
を出力データとする誤りを回避することができる。そし
てアドレス・モード切換信号がアドレス信号のとき第1
出力ラッチ回路は、データ情報に基き通常の作動を行
う。
アドレス・モード切換信号がモード信号のとき第1出力
ラッチ回路は作動しないので、機能設定用のデータ情報
を出力データとする誤りを回避することができる。そし
てアドレス・モード切換信号がアドレス信号のとき第1
出力ラッチ回路は、データ情報に基き通常の作動を行
う。
実施例 本発明の第1実施例を、第1図ないし第5図に基き説明
する。
する。
本実施例に用いる伝送フォーマットは、第1図に示すよ
うに、同期情報と、特定の子局にアクセスするためのア
クセスアドレス又は全子局にアクセスするための機能設
定コマンドを示すアドレス情報と、アクセスアドレスに
設定アドレスが一致する子局に対する入出力データ又は
全子局に対する機能設定データを示すデータ情報とから
構成される。
うに、同期情報と、特定の子局にアクセスするためのア
クセスアドレス又は全子局にアクセスするための機能設
定コマンドを示すアドレス情報と、アクセスアドレスに
設定アドレスが一致する子局に対する入出力データ又は
全子局に対する機能設定データを示すデータ情報とから
構成される。
このような伝送信号を受信する本実施例の子局は、第2
図に示すように、受信信号(第5図(k))中のアドレ
ス情報が設定アドレスと一致するときにアドレス一致信
号を出力する第1、第2のアドレス一致検出記憶回路
1、2と、受信信号中のデータ情報を直列・並列変換す
る第1、第2データ部直列・並列変換器3、4と、各デ
ータ部直列・並列変換器3、4から出力される並列信号
をラッチする出力ラッチ回路5、6とを備えている。又
各データ部直列・並列変換器3、4は、入力側で互いに
並列に接続されている。尚、7は入力データを並列・直
列変換する並列直列変換器、8は受信信号を前記入力デ
ータの取込みに対して同一タイミングとなるように遅延
させる直列信号遅延回路、9はアドレス一致時に受信信
号中のデータ情報を前記入力データと置換えるための切
換スイッチである。そして10は、伝送信号の伝送速度に
同期するキャリア信号及びタイミング信号(第5図
(n))を出力する同期キャリア・タイミング発生回路
である。
図に示すように、受信信号(第5図(k))中のアドレ
ス情報が設定アドレスと一致するときにアドレス一致信
号を出力する第1、第2のアドレス一致検出記憶回路
1、2と、受信信号中のデータ情報を直列・並列変換す
る第1、第2データ部直列・並列変換器3、4と、各デ
ータ部直列・並列変換器3、4から出力される並列信号
をラッチする出力ラッチ回路5、6とを備えている。又
各データ部直列・並列変換器3、4は、入力側で互いに
並列に接続されている。尚、7は入力データを並列・直
列変換する並列直列変換器、8は受信信号を前記入力デ
ータの取込みに対して同一タイミングとなるように遅延
させる直列信号遅延回路、9はアドレス一致時に受信信
号中のデータ情報を前記入力データと置換えるための切
換スイッチである。そして10は、伝送信号の伝送速度に
同期するキャリア信号及びタイミング信号(第5図
(n))を出力する同期キャリア・タイミング発生回路
である。
各アドレス一致検出記憶回路1は、予めアドレスを設定
しておくためのアドレス設定スイッチ11、12と、受信信
号中のアドレス情報を直列・並列変換して並列信号を出
力するアドレス部直列・並列変換器13、14と、両者を比
較する比較器15、16とを備えている。各直列・並列変換
器13、14はその入力側で互いに並列に接続されている。
第1のアドレス一致検出記憶回路1のアドレス設定スイ
ッチ11には、各子局ごとに相異なるアドレスが設定され
ている。そして第2のアドレス一致検出記憶回路2のア
ドレス設定スイッチ12には、全子局共通のアドレスが設
定されている。これは、例えば第3図に示すように、全
子局に共通アクセスを行うアドレスとして『7』に設定
し、各子局のアクセスアドレスは『0』〜『6』に設定
している。そして親局は、第1図に示すようなアドレス
マップに基いて伝送信号を送信する。
しておくためのアドレス設定スイッチ11、12と、受信信
号中のアドレス情報を直列・並列変換して並列信号を出
力するアドレス部直列・並列変換器13、14と、両者を比
較する比較器15、16とを備えている。各直列・並列変換
器13、14はその入力側で互いに並列に接続されている。
第1のアドレス一致検出記憶回路1のアドレス設定スイ
ッチ11には、各子局ごとに相異なるアドレスが設定され
ている。そして第2のアドレス一致検出記憶回路2のア
ドレス設定スイッチ12には、全子局共通のアドレスが設
定されている。これは、例えば第3図に示すように、全
子局に共通アクセスを行うアドレスとして『7』に設定
し、各子局のアクセスアドレスは『0』〜『6』に設定
している。そして親局は、第1図に示すようなアドレス
マップに基いて伝送信号を送信する。
以上のように構成したデータ伝送装置の作用説明を行
う。
う。
親局が全子局に対して機能設定を行う場合、アドレス情
報が『7』である伝送信号が全子局に順次伝送される。
各子局の第1のアドレス一致検出記憶回路1では、設定
アドレスと前記アドレス情報とが一致しないのでアドレ
ス一致信号は出力されない。従って入力データの置換え
や出力データのラッチは行われない。
報が『7』である伝送信号が全子局に順次伝送される。
各子局の第1のアドレス一致検出記憶回路1では、設定
アドレスと前記アドレス情報とが一致しないのでアドレ
ス一致信号は出力されない。従って入力データの置換え
や出力データのラッチは行われない。
一方、全子局の第2のアドレス一致検出記憶回路2で
は、アドレス情報が第2設定スイッチ11の設定アドレス
と一致してアドレス一致信号が出力され、データ部直列
・並列変換器4で変換された並列信号が出力ラッチ回路
6にラッチ(第5図(r))される。これにより、全子
局に同一の設定データ(第5図(s))に基く機能設定
を行うことができる。
は、アドレス情報が第2設定スイッチ11の設定アドレス
と一致してアドレス一致信号が出力され、データ部直列
・並列変換器4で変換された並列信号が出力ラッチ回路
6にラッチ(第5図(r))される。これにより、全子
局に同一の設定データ(第5図(s))に基く機能設定
を行うことができる。
親局が特定の子局にアクセスする場合は、各子局の第2
のアドレス一致検出記憶回路2はアクセスアドレスが設
定アドレスと一致しないので、アドレス一致信号は出力
されず、該当する子局の第1のアドレス一致検出記憶回
路1がアドレス一致信号を出力する。これに応じて前記
子局の第2アドレス部直列・並列変換器13から出力され
た並列信号が第2出力ラッチ回路5にラッチされ、又は
切換スイッチ9が前記アドレス一致信号によって切換わ
ることにより、並列・直列変換器7によって並列信号に
変換された入力データが、直列信号遅延回路8によって
同一タイミングに遅延された受信信号中のデータ情報と
置換えられる。
のアドレス一致検出記憶回路2はアクセスアドレスが設
定アドレスと一致しないので、アドレス一致信号は出力
されず、該当する子局の第1のアドレス一致検出記憶回
路1がアドレス一致信号を出力する。これに応じて前記
子局の第2アドレス部直列・並列変換器13から出力され
た並列信号が第2出力ラッチ回路5にラッチされ、又は
切換スイッチ9が前記アドレス一致信号によって切換わ
ることにより、並列・直列変換器7によって並列信号に
変換された入力データが、直列信号遅延回路8によって
同一タイミングに遅延された受信信号中のデータ情報と
置換えられる。
第6図ないし第8図は、本発明の第2実施例を示してい
る。
る。
本実施例のアドレス一致検出記憶回路1aは、受信信号l
内のアドレス情報を直列・並列変換するアドレス部直列
・並列変換器13の並列信号と、アドレス設定スイッチ11
によって設定されている子局の設定アドレスとを比較す
るのに、アドレス・可変長比較装置17を用いている。そ
してこのアドレス・可変長比較装置17には、第1、第2
アドレス・モード切換スイッチ18a、18bが並列接続され
ている。アドレス・可変長比較装置17は、第7図に示す
ように、アドレス部直列・並列変換器13の並列信号とア
ドレス設定スイッチ11とをXORゲート19に入力し、各XOR
ゲート19において入力信号が一致するとき一致信号をAN
Dゲート20に入力し、全一致信号が入力されるときアド
レス一致検出信号を出力するように構成している。一
方、前記アドレス・モード切換スイッチ18a、18bは、2
つのEORゲート19の出力側と共にORゲート21に接続さ
れ、少なくとも一方のスイッチ18a、18bがONでモード信
号が入力される場合、アドレス情報内の対応するビット
について前記ANDゲート20に疑似的に一致信号を出力す
るように構成している。これらORゲート21は、本発明の
モード対応回路を構成する。
内のアドレス情報を直列・並列変換するアドレス部直列
・並列変換器13の並列信号と、アドレス設定スイッチ11
によって設定されている子局の設定アドレスとを比較す
るのに、アドレス・可変長比較装置17を用いている。そ
してこのアドレス・可変長比較装置17には、第1、第2
アドレス・モード切換スイッチ18a、18bが並列接続され
ている。アドレス・可変長比較装置17は、第7図に示す
ように、アドレス部直列・並列変換器13の並列信号とア
ドレス設定スイッチ11とをXORゲート19に入力し、各XOR
ゲート19において入力信号が一致するとき一致信号をAN
Dゲート20に入力し、全一致信号が入力されるときアド
レス一致検出信号を出力するように構成している。一
方、前記アドレス・モード切換スイッチ18a、18bは、2
つのEORゲート19の出力側と共にORゲート21に接続さ
れ、少なくとも一方のスイッチ18a、18bがONでモード信
号が入力される場合、アドレス情報内の対応するビット
について前記ANDゲート20に疑似的に一致信号を出力す
るように構成している。これらORゲート21は、本発明の
モード対応回路を構成する。
アドレス・可変長比較装置17において、前記アドレス・
モード切換スイッチ18a、18bは、第1出力ラッチ回路5
を作動させるANDゲート22に接続され、アドレス一致検
出信号が入力されると共に、モード信号が入力されない
ときすなわちアドレス・モード切換スイッチ18がOFFの
ときこの第1出力ラッチ回路5を作動させる。又アドレ
ス・モード切換スイッチ18a、18bは、第2出力ラッチ回
路6を作動させるANDゲート23に接続され、アドレス一
致検出信号が入力されると共に、モード信号が入力され
るときすなわちアドレス・モード切換スイッチ18a、18b
のどちらかががONのときこの第2出力ラッチ回路6を作
動させる。
モード切換スイッチ18a、18bは、第1出力ラッチ回路5
を作動させるANDゲート22に接続され、アドレス一致検
出信号が入力されると共に、モード信号が入力されない
ときすなわちアドレス・モード切換スイッチ18がOFFの
ときこの第1出力ラッチ回路5を作動させる。又アドレ
ス・モード切換スイッチ18a、18bは、第2出力ラッチ回
路6を作動させるANDゲート23に接続され、アドレス一
致検出信号が入力されると共に、モード信号が入力され
るときすなわちアドレス・モード切換スイッチ18a、18b
のどちらかががONのときこの第2出力ラッチ回路6を作
動させる。
本実施例のその他の構成は第1実施例と略同様なので説
明は省略し、同一符号を付して示す。
明は省略し、同一符号を付して示す。
以上のように構成したデータ伝送装置によれば、親局が
特定の子局に機能設定を行う場合、アドレス情報内に機
能設定を意味するモード情報が設定されると共に、前記
子局に対してアドレス・モード切換スイッチ18a、18bが
ONに設定されてモード信号が出力される。本実施例で
は、アドレス情報を構成する4ビットの内、第7図
(k)にしめすように、前半の2ビットがアクセスアド
レス、後半の2ビットがモード情報である。尚、本実施
例のアドレス・可変長比較装置17では、アドレス情報の
前半の3ビットをアクセスアドレス、後半の1ビットを
モード情報と設定することもできる。
特定の子局に機能設定を行う場合、アドレス情報内に機
能設定を意味するモード情報が設定されると共に、前記
子局に対してアドレス・モード切換スイッチ18a、18bが
ONに設定されてモード信号が出力される。本実施例で
は、アドレス情報を構成する4ビットの内、第7図
(k)にしめすように、前半の2ビットがアクセスアド
レス、後半の2ビットがモード情報である。尚、本実施
例のアドレス・可変長比較装置17では、アドレス情報の
前半の3ビットをアクセスアドレス、後半の1ビットを
モード情報と設定することもできる。
この子局では、アドレス一致検出記憶回路1aのアドレス
・可変長比較装置17において、アドレス情報中のアクセ
スアドレスと設定アドレスが比較され、一致信号が出力
される。又モード情報についての比較では、一致するか
どうかにかかわらず一致信号が出力される。従ってこの
アドレス一致検出記憶回路1aからアドレス一致検出信号
が出力される。
・可変長比較装置17において、アドレス情報中のアクセ
スアドレスと設定アドレスが比較され、一致信号が出力
される。又モード情報についての比較では、一致するか
どうかにかかわらず一致信号が出力される。従ってこの
アドレス一致検出記憶回路1aからアドレス一致検出信号
が出力される。
第2出力ラッチ回路6では、このアドレス一致検出信号
と前記モード信号とに応じて第2データ部直列・並列変
換器4からの並列信号をラッチし、設定データを出力す
る。一方、第1出力ラッチ回路5はモード信号がANDゲ
ート22に入力されている間は作動しない。
と前記モード信号とに応じて第2データ部直列・並列変
換器4からの並列信号をラッチし、設定データを出力す
る。一方、第1出力ラッチ回路5はモード信号がANDゲ
ート22に入力されている間は作動しない。
これにより、伝送信号中のアドレス情報を利用して設定
したモード情報と、アドレス・モード切換信号とによっ
て特定の子局に対する機能設定を行うことができる。
尚、本実施例において、アドレス情報内に設定するモー
ド情報のビット数は任意であるが、全ビットをモード情
報に設定することにより、全子局に対して共通の機能設
定を行うことができる。
したモード情報と、アドレス・モード切換信号とによっ
て特定の子局に対する機能設定を行うことができる。
尚、本実施例において、アドレス情報内に設定するモー
ド情報のビット数は任意であるが、全ビットをモード情
報に設定することにより、全子局に対して共通の機能設
定を行うことができる。
第9図は、本発明の第3実施例を示している。本実施例
のアドレス一致検出記憶回路1bは、比較器15の1組の入
力端子をループ状に接続しその途中に第1切換スイッチ
24を設けてモード対応回路を構成すると共に、前記端子
の内、アドレス部直列・並列変換器13側の端子と第1、
第2出力ラッチ回路5、6を作動させるANDゲート22、2
3とを夫々接続し、その途中に第2切換スイッチ25を設
けている。これら切換スイッチ24、25はアドレス・モー
ド切換信号により切換えられる。モード信号の場合、各
切換スイッチ24、25はa接点に切換えられる。アドレス
信号の場合、各切換スイッチ24、25はb接点に切換えら
れる。そしてモード信号の場合、第2出力ラッチ回路6
が作動してデータ情報の設定データをラッチする。第1
出力ラッチ回路5は作動しない。アドレス信号の場合は
第2出力ラッチ回路6は作動せず、第1出力ラッチ回路
5がデータ情報に基き通常の動作を行う。
のアドレス一致検出記憶回路1bは、比較器15の1組の入
力端子をループ状に接続しその途中に第1切換スイッチ
24を設けてモード対応回路を構成すると共に、前記端子
の内、アドレス部直列・並列変換器13側の端子と第1、
第2出力ラッチ回路5、6を作動させるANDゲート22、2
3とを夫々接続し、その途中に第2切換スイッチ25を設
けている。これら切換スイッチ24、25はアドレス・モー
ド切換信号により切換えられる。モード信号の場合、各
切換スイッチ24、25はa接点に切換えられる。アドレス
信号の場合、各切換スイッチ24、25はb接点に切換えら
れる。そしてモード信号の場合、第2出力ラッチ回路6
が作動してデータ情報の設定データをラッチする。第1
出力ラッチ回路5は作動しない。アドレス信号の場合は
第2出力ラッチ回路6は作動せず、第1出力ラッチ回路
5がデータ情報に基き通常の動作を行う。
本発明は上記実施例に示す外、種々の態様に構成するこ
とができる。
とができる。
例えば、子局の具体的構成や伝送フォーマットの構成や
ビット数などは上記実施例に示すものに限定されず、必
要に応じて設計することができる。
ビット数などは上記実施例に示すものに限定されず、必
要に応じて設計することができる。
発明の効果 請求項1の発明によれば、アドレス情報の内容によって
データ情報の意味を変えることができるので、伝送フォ
ーマットに専用のデータ情報を付加する必要がなく、そ
の分伝送信号を短くすることができて高速化することが
できる。そして請求項2の発明によれば、上記効果に加
えて、特定の子局ごとに機能設定を行うことができる。
データ情報の意味を変えることができるので、伝送フォ
ーマットに専用のデータ情報を付加する必要がなく、そ
の分伝送信号を短くすることができて高速化することが
できる。そして請求項2の発明によれば、上記効果に加
えて、特定の子局ごとに機能設定を行うことができる。
第1図は本発明の第1実施例の伝送フォーマットの説明
図、第2図は子局の構成図、第3図は親局から送信され
る伝送信号の説明図、第4図は親局で記憶されるアドレ
スマップの説明図、第5図は各信号の波形図、第6図は
本発明の第2実施例の子局の構成図、第7図は要部の回
路図、第8図は各信号の波形図、第9図は本発明の第3
実施例の子局の構成図、第10図は先行技術の子局の構成
図、第11図は伝送フォーマットの説明図である。 1……第1のアドレス一致検出記憶回路 2……第2のアドレス一致検出記憶回路 3……第1データ部直列・並列変換器 4……第2データ部直列・並列変換器 5……第1出力ラッチ回路 6……第2出力ラッチ回路 21、24……モード対応回路。
図、第2図は子局の構成図、第3図は親局から送信され
る伝送信号の説明図、第4図は親局で記憶されるアドレ
スマップの説明図、第5図は各信号の波形図、第6図は
本発明の第2実施例の子局の構成図、第7図は要部の回
路図、第8図は各信号の波形図、第9図は本発明の第3
実施例の子局の構成図、第10図は先行技術の子局の構成
図、第11図は伝送フォーマットの説明図である。 1……第1のアドレス一致検出記憶回路 2……第2のアドレス一致検出記憶回路 3……第1データ部直列・並列変換器 4……第2データ部直列・並列変換器 5……第1出力ラッチ回路 6……第2出力ラッチ回路 21、24……モード対応回路。
Claims (3)
- 【請求項1】親局から子局に送信される伝送信号がアド
レス情報とデータ情報とを備える一方、子局がアドレス
情報のアクセスアドレスと設定アドレスとが一致すると
きアドレス一致信号を出力するアクセスアドレス受信用
のアドレス一致検出記憶回路と、受信信号中のデータ情
報を並列信号に変換するデータ部直列・並列変換器と、
アドレス一致時に前記並列信号をラッチする出力ラッチ
回路とを備えたデータ伝送装置において、 子局にアドレス情報の設定コマンドを検出する設定コマ
ンド受信用の第2のアドレス一致検出記憶回路を前記第
1のアドレス一致検出記憶回路とその入力側で並列に接
続すると共に、データ情報の設定データを並列信号に変
換する第2データ部直列・並列変換器を前記第1データ
部直列・並列変換器とその入力側で並列に接続し、且つ
第2のアドレス一致検出記憶回路からアドレス一致信号
が出力されるとき第2データ部直列・並列変換器からの
並列信号をラッチする第2出力ラッチ回路を設けたこと
を特徴とするデータ伝送装置。 - 【請求項2】親局から子局に送信される伝送信号がアド
レス情報とデータ情報とを備える一方、子局がアドレス
情報のアクセスアドレスと設定アドレスとが一致すると
きアドレス一致信号を出力するアクセスアドレス受信用
のアドレス一致検出記憶回路と、受信信号中のデータ情
報を並列信号に変換するデータ部直列・並列変換器と、
アドレス一致時に前記並列信号をラッチする出力ラッチ
回路とを備えたデータ伝送装置において、 子局にデータ情報の設定データを並列信号に変換する第
2データ部直列・並列変換器を前記第1データ部直列・
並列変換器とその入力側で並列に接続し、且つ前記アド
レス一致検出記憶回路からアドレス一致信号が出力され
るとき第2データ部直列・並列変換器からの並列信号を
ラッチする第2出力ラッチ回路を設ける一方、 アドレス一致検出記憶回路内でアドレス情報と設定アド
レスとを比較する比較回路に、モードビットの設定が可
能なアドレス情報にモードビットが設定されているとき
このモードビットに対応する検出値を一致検出値とする
ことが可能なモード対応回路を、このモード対応回路に
入力されるアドレス・モード切換信号がアドレス信号の
とき作動せずモード信号のとき作動するように設けると
共に、 第2出力ラッチ回路を前記アドレス・モード切換信号が
アドレス信号のとき作動せずモード信号のとき作動する
ように設けたことを特徴とするデータ伝送装置。 - 【請求項3】第1出力ラッチ回路を、アドレス・モード
切換信号がモード信号のとき作動せずアドレス信号のと
き作動するように設けた請求項2記載のデータ伝送装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63150679A JPH0758970B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63150679A JPH0758970B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH022750A JPH022750A (ja) | 1990-01-08 |
JPH0758970B2 true JPH0758970B2 (ja) | 1995-06-21 |
Family
ID=15502102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63150679A Expired - Lifetime JPH0758970B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758970B2 (ja) |
-
1988
- 1988-06-17 JP JP63150679A patent/JPH0758970B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH022750A (ja) | 1990-01-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |