JPH0410263B2 - - Google Patents
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- JPH0410263B2 JPH0410263B2 JP61145836A JP14583686A JPH0410263B2 JP H0410263 B2 JPH0410263 B2 JP H0410263B2 JP 61145836 A JP61145836 A JP 61145836A JP 14583686 A JP14583686 A JP 14583686A JP H0410263 B2 JPH0410263 B2 JP H0410263B2
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Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔概 要〕
マイクロ波デジタル無線通信の無瞬断型回線切
替装置の耐雑音性の改善、切替時間の短縮と併せ
て回路構成の簡易化を図るもので、切替時に現用
予備両回線の送端に入力される同一のPCM信号
のフレーム同期パルスが伝送路の遅延時間差のた
め両回線の受端で生ずるビツト単位の位置差をク
ロツク数で計数するカウンタと、受信データを書
き込むシフトレジスタと読出すセレクタと切替命
令に遅延を付与する遅延回路の簡単な回路を用い
てフエージング時でも安定な回線切替を可能にし
たもの。
替装置の耐雑音性の改善、切替時間の短縮と併せ
て回路構成の簡易化を図るもので、切替時に現用
予備両回線の送端に入力される同一のPCM信号
のフレーム同期パルスが伝送路の遅延時間差のた
め両回線の受端で生ずるビツト単位の位置差をク
ロツク数で計数するカウンタと、受信データを書
き込むシフトレジスタと読出すセレクタと切替命
令に遅延を付与する遅延回路の簡単な回路を用い
てフエージング時でも安定な回線切替を可能にし
たもの。
本発明はマイクロ波デジタル無線通信の現用回
線と予備回線を無瞬断で切替える回線切替装置の
改良に関する。
線と予備回線を無瞬断で切替える回線切替装置の
改良に関する。
回線切替装置は複数の現用回線の１つが主とし
て装置障害を起こした時に予備回線の装置に切り
替えることを目的としたシステム切替スイツチ
と、フエージング発生時に受信符号誤りの増加し
た現用回線を、符号誤りの少ない予備回線にまた
は、その逆の切替を行う時に、切替時のスイツチ
雑音を少なくするため両回線のデータビツトの同
期をとる同期制御回路から成るが、本発明は後者
の同期制御回路の改良に関するもので、簡単な回
路でフエージング時にも安定に動作する、無瞬断
切替装置を実現することが望まれている。
て装置障害を起こした時に予備回線の装置に切り
替えることを目的としたシステム切替スイツチ
と、フエージング発生時に受信符号誤りの増加し
た現用回線を、符号誤りの少ない予備回線にまた
は、その逆の切替を行う時に、切替時のスイツチ
雑音を少なくするため両回線のデータビツトの同
期をとる同期制御回路から成るが、本発明は後者
の同期制御回路の改良に関するもので、簡単な回
路でフエージング時にも安定に動作する、無瞬断
切替装置を実現することが望まれている。
第４図に同一出願者により出願されている従来
の回線切替装置をもつ無線システムの構成を示
し、第５図は、第４図の無線システムに使用され
ている従来の受端同期制御盤のデータ切替回路の
ブロツク構成を示す。
の回線切替装置をもつ無線システムの構成を示
し、第５図は、第４図の無線システムに使用され
ている従来の受端同期制御盤のデータ切替回路の
ブロツク構成を示す。
第４図において、１はハイブリツドＨ、２は送
端側システム切替スイツチ、３はバイポーラ・ユ
ニポーラ変換回路Ｂ−Ｕ、４は送端側符号処理盤
STF、５は送信機TX、６は受信機RX、８はユ
ニポーラ・バイポーラ変換回路Ｕ−Ｂ、９は受端
側システム切替スイツチ、１０は送端データ切替
盤TSW、１１はフレーム同期回路FSYN、１２
は受端同期制御盤FCON、１３は受信分配盤
DISTである。
端側システム切替スイツチ、３はバイポーラ・ユ
ニポーラ変換回路Ｂ−Ｕ、４は送端側符号処理盤
STF、５は送信機TX、６は受信機RX、８はユ
ニポーラ・バイポーラ変換回路Ｕ−Ｂ、９は受端
側システム切替スイツチ、１０は送端データ切替
盤TSW、１１はフレーム同期回路FSYN、１２
は受端同期制御盤FCON、１３は受信分配盤
DISTである。
１００は現用回線、１０１〜１０Ｎは現用回線
であつて、SYS１IN〜SYSnINはシステム１な
いしシステムｎに入力するPCM多重信号を、
SYS１OUT〜SYSnOUTはシステム１ないしシ
ステムｎから出力されるPCM多重信号を夫々示
している。
であつて、SYS１IN〜SYSnINはシステム１な
いしシステムｎに入力するPCM多重信号を、
SYS１OUT〜SYSnOUTはシステム１ないしシ
ステムｎから出力されるPCM多重信号を夫々示
している。
第４図において、システム１の入力信号SYS
１INは正常時、現用回線１０１を経て伝送され
ている。入力SYS１INはハイブリツド１で２分
され、バイポーラ・ユニポーラ変換回路３におい
てバイポーラ信号からユニポーラ信号に変換され
たのち送端側符号処理盤４において現用回線１０
１に固有のフレーム同期パルス及びスタツフパル
スが挿入され速度変換される。送端側符号処理盤
４の出力は送信機５で変調信号に変換され電波と
して送出される。送出された電波は受信機６で受
信され、フレーム同期回路１１で回線のフレーム
同期がとられる。回線のフレーム同期のとられた
受信データは受端同期制御盤１２に入力される。
受端同期制御盤１２には先に挿入されたスタツフ
パルスが除かれる速度逆変換回路Ｄとビツト同期
のためのデータ切替回路RSWがあるが、速度逆
変換回路Ｄを通つてユニポーラ・バイポーラ変換
回路８においてユニポーラ信号からバイポーラ信
号に変換され、受端側システム切替スイツチ９を
経て出力SYS１OUTとして出力される。
１INは正常時、現用回線１０１を経て伝送され
ている。入力SYS１INはハイブリツド１で２分
され、バイポーラ・ユニポーラ変換回路３におい
てバイポーラ信号からユニポーラ信号に変換され
たのち送端側符号処理盤４において現用回線１０
１に固有のフレーム同期パルス及びスタツフパル
スが挿入され速度変換される。送端側符号処理盤
４の出力は送信機５で変調信号に変換され電波と
して送出される。送出された電波は受信機６で受
信され、フレーム同期回路１１で回線のフレーム
同期がとられる。回線のフレーム同期のとられた
受信データは受端同期制御盤１２に入力される。
受端同期制御盤１２には先に挿入されたスタツフ
パルスが除かれる速度逆変換回路Ｄとビツト同期
のためのデータ切替回路RSWがあるが、速度逆
変換回路Ｄを通つてユニポーラ・バイポーラ変換
回路８においてユニポーラ信号からバイポーラ信
号に変換され、受端側システム切替スイツチ９を
経て出力SYS１OUTとして出力される。
いま現用回線１０１がフエージングを受けその
受信側で符号誤りの増加が検知されると、受信側
の制御器CONTから逆方向回線（何れも図示せ
ず）を通して送信側に送端並接の切替命令が送ら
れ、予備回線１００の送端側同期切替盤TSW１
０に加えられる。
受信側で符号誤りの増加が検知されると、受信側
の制御器CONTから逆方向回線（何れも図示せ
ず）を通して送信側に送端並接の切替命令が送ら
れ、予備回線１００の送端側同期切替盤TSW１
０に加えられる。
送端データ切替盤TSW１０にはシステム１か
らシステムｎの各現用回線のＢ−Ｕ回路３の出力
が接続されており、システム１からシステムｎの
Ｂ−Ｕ回路３の出力をサーチしているが、切替命
令を受けると切替命令の出されたシステム１のＢ
−Ｕ回路３の出力を選択して入力し、これを予備
のSTF回路４に出力し、送信機TX５を送出す
る。予備回線１００の受信機RX６はこれを受信
し、受信信号はフレーム同期回路FSYN１１で回
線のフレーム同期がとられるとともに回線のフレ
ームパルスが除去されたデータとクロツク信号を
予備回線の受信側分配回路DIST１３に入力す
る。
らシステムｎの各現用回線のＢ−Ｕ回路３の出力
が接続されており、システム１からシステムｎの
Ｂ−Ｕ回路３の出力をサーチしているが、切替命
令を受けると切替命令の出されたシステム１のＢ
−Ｕ回路３の出力を選択して入力し、これを予備
のSTF回路４に出力し、送信機TX５を送出す
る。予備回線１００の受信機RX６はこれを受信
し、受信信号はフレーム同期回路FSYN１１で回
線のフレーム同期がとられるとともに回線のフレ
ームパルスが除去されたデータとクロツク信号を
予備回線の受信側分配回路DIST１３に入力す
る。
受信側分配回路DIST１３は予備回線のフレー
ムパルスの除去されたデータとクロツク信号を各
現用回線の受端同期制御盤FCON１２に分配す
る。現用回線の受端同期制御盤FCON１２にはビ
ツト同期のためのデータ切替回路RSWがあり、
第５図にそのデータ切替回路の１例が示される。
ムパルスの除去されたデータとクロツク信号を各
現用回線の受端同期制御盤FCON１２に分配す
る。現用回線の受端同期制御盤FCON１２にはビ
ツト同期のためのデータ切替回路RSWがあり、
第５図にそのデータ切替回路の１例が示される。
このデータ切替回路RSWでは、DIST１３から
予備のデータDATA１とクロツクCLK１の分配
を受け、予備と現用のデータDATA１，DATA
２はｎビツトのエラステイツクメモリ２３，２４
に書込まれ、セレクタ２６，２７で読出される
が、書込みクロツク、読出クロツクは入力クロツ
クCLK１，CLK２，CLK３を１／ｎ分周する分
周器２１，２２および２５で得られる。セレクタ
２６，２７からの現用および予備のデータ出力
OUT１，OUT２は、比較回路２９で位相比較さ
れ位相差がエラーパルスとして位相判定回路３４
へ出力される。このエラーパルスは位相判定回路
３４で判定され、その判定出力がエラステイツク
メモリ２３に対する書込み位相位置を変更する順
序変更パルスの切替スイツチ３３を駆動する。書
込み順序の変更は比較回路２９における両エラス
テイツクメモリ２３，２４の出力位相の比較結果
が一致してエラーパルスが生じなくなる迄行われ
る。エラステイツクメモリ２３，２４の出力の位
相が一致したあと、制御器CONTからの回線切
替命令により切替スイツチ２８はセレクタ２６，
２７の出力をセレクタ２６の出力OUT１側に接
続してOUT１を出力する。セレクタ２６の出力
OUT１は次段のＵ−Ｂ回路８と受端のシステム
切替スイツチ９を経て外部にSYS１OUTとして
出力され、現用回線から予備回線への切替が無瞬
断で行われる。
予備のデータDATA１とクロツクCLK１の分配
を受け、予備と現用のデータDATA１，DATA
２はｎビツトのエラステイツクメモリ２３，２４
に書込まれ、セレクタ２６，２７で読出される
が、書込みクロツク、読出クロツクは入力クロツ
クCLK１，CLK２，CLK３を１／ｎ分周する分
周器２１，２２および２５で得られる。セレクタ
２６，２７からの現用および予備のデータ出力
OUT１，OUT２は、比較回路２９で位相比較さ
れ位相差がエラーパルスとして位相判定回路３４
へ出力される。このエラーパルスは位相判定回路
３４で判定され、その判定出力がエラステイツク
メモリ２３に対する書込み位相位置を変更する順
序変更パルスの切替スイツチ３３を駆動する。書
込み順序の変更は比較回路２９における両エラス
テイツクメモリ２３，２４の出力位相の比較結果
が一致してエラーパルスが生じなくなる迄行われ
る。エラステイツクメモリ２３，２４の出力の位
相が一致したあと、制御器CONTからの回線切
替命令により切替スイツチ２８はセレクタ２６，
２７の出力をセレクタ２６の出力OUT１側に接
続してOUT１を出力する。セレクタ２６の出力
OUT１は次段のＵ−Ｂ回路８と受端のシステム
切替スイツチ９を経て外部にSYS１OUTとして
出力され、現用回線から予備回線への切替が無瞬
断で行われる。
このように第４図の回線切替装置によつて無瞬
断で現用回線から予備回線への切替を行うことが
出来るが、然しながら、この従来の無瞬断式回線
切替装置は、送端側では、現用予備の両回線の入
力データビツト間の位相差の生ずるのを避けるた
め、切替命令を受けた現用回線１０１のＢ−Ｕ回
路３の出力をサーチして選択入力しこれを予備回
線のSTF回路４に出力する送端データ切替盤
TSW１０を必要としている。また受端側では、
データビツトの同期のための受端同期制御盤
FCON１２の内部にデータ切替回路RSWを有し、
データ切替回路RSWのなかに現用回線と予備回
線の受信データ個々を比較する比較回路２９を持
ち、相互の位相差が無くなる迄、エラステイツク
メモリ２３，２４の書込み順序を変更するパルス
の切替スイツチ３３を内部に持つフイードバツク
ループを有し、また、セレクタ２６，２７の出力
が同期したのち何れかのセレクタ出力を選択する
スイツチ２８を内蔵している。
断で現用回線から予備回線への切替を行うことが
出来るが、然しながら、この従来の無瞬断式回線
切替装置は、送端側では、現用予備の両回線の入
力データビツト間の位相差の生ずるのを避けるた
め、切替命令を受けた現用回線１０１のＢ−Ｕ回
路３の出力をサーチして選択入力しこれを予備回
線のSTF回路４に出力する送端データ切替盤
TSW１０を必要としている。また受端側では、
データビツトの同期のための受端同期制御盤
FCON１２の内部にデータ切替回路RSWを有し、
データ切替回路RSWのなかに現用回線と予備回
線の受信データ個々を比較する比較回路２９を持
ち、相互の位相差が無くなる迄、エラステイツク
メモリ２３，２４の書込み順序を変更するパルス
の切替スイツチ３３を内部に持つフイードバツク
ループを有し、また、セレクタ２６，２７の出力
が同期したのち何れかのセレクタ出力を選択する
スイツチ２８を内蔵している。
以上のごとく、従来の無瞬断回線切替装置は送
端側、受端側共に回路構成が複雑であるばかりで
なく、フエージングで電界が低下して受信機雑音
が増えると、データ切替回路RSWの比較回路２
９の比較誤りが増加しエラステイツクメモリの書
込み順序変更パルスの切替スイツチ３３が仲々静
止せず同期確立が遅れ切替時間が長くなるという
問題点がある。
端側、受端側共に回路構成が複雑であるばかりで
なく、フエージングで電界が低下して受信機雑音
が増えると、データ切替回路RSWの比較回路２
９の比較誤りが増加しエラステイツクメモリの書
込み順序変更パルスの切替スイツチ３３が仲々静
止せず同期確立が遅れ切替時間が長くなるという
問題点がある。
上記の従来例の問題点の原因は、無瞬断切替を
実現するための現用回線と予備回線のデータの位
相差の検出に、雑音で位相の変動し易い高速のデ
ータビツトを直接比較器で比較する方法を採つて
いることにあり、検出した位相差を無くすフイー
ドバツクループに中にエラステイツクメモリの書
込み順序変更のパルス切替スイツチ３３を持ち、
同期した両セレクタ出力を切替えるスイツチ２８
を持つという回路構成に起因する。そこで、本発
明では高速のデータビツトを個別に比較するので
はなく、低速で雑音に強い入力PCM信号のフレ
ーム同期パルス（PCM搬送端局装置から無線シ
ステムに入力されるPCM多重信号のフレーム同
期パルスで無線回線で挿入除去されるフレームパ
ルスではない）に着目して、このフレーム同期パ
ルスを各回線の受端部で抽出し、抽出した現用回
線のフレームパルスと予備回線のフレームパルス
の２つのパルスのビツト位置差（現用回線と予備
回線の遅延時間の差により生ずる）を遅延ビツト
差計数回路（カウンタ）で計数し、また回線受端
の受信データを１ビツトづつシフトするシフトレ
ジスタに書き込み、前記のカウンタの計数出力に
応じてシフトレジスタの出力を読出すセレクタを
設ける。また、現用予備の両セレクタの切替も前
記のカウンタの計数結果に応じて適当な遅延回路
（τ）を回線切替命令に付与することによつて、
読出しと切替えを同期して行うように構成され
る。以上の考え方に基くビツト同期制御回路を、
第１図に示すように各回線受端部のフレーム同期
回路FSYN１１とＵ−Ｂ回路８の間に設けられる
受端同期制御盤FCON１２のなかに、フレーム抽
出回路１２１（FEXT）、シフトレジスタ１２２、
セレクタ１２３（SELEC）、遅延ビツト差計数回
路１２４（D.D）と付属の遅延回路１４（τ）の
回路を構成する。
実現するための現用回線と予備回線のデータの位
相差の検出に、雑音で位相の変動し易い高速のデ
ータビツトを直接比較器で比較する方法を採つて
いることにあり、検出した位相差を無くすフイー
ドバツクループに中にエラステイツクメモリの書
込み順序変更のパルス切替スイツチ３３を持ち、
同期した両セレクタ出力を切替えるスイツチ２８
を持つという回路構成に起因する。そこで、本発
明では高速のデータビツトを個別に比較するので
はなく、低速で雑音に強い入力PCM信号のフレ
ーム同期パルス（PCM搬送端局装置から無線シ
ステムに入力されるPCM多重信号のフレーム同
期パルスで無線回線で挿入除去されるフレームパ
ルスではない）に着目して、このフレーム同期パ
ルスを各回線の受端部で抽出し、抽出した現用回
線のフレームパルスと予備回線のフレームパルス
の２つのパルスのビツト位置差（現用回線と予備
回線の遅延時間の差により生ずる）を遅延ビツト
差計数回路（カウンタ）で計数し、また回線受端
の受信データを１ビツトづつシフトするシフトレ
ジスタに書き込み、前記のカウンタの計数出力に
応じてシフトレジスタの出力を読出すセレクタを
設ける。また、現用予備の両セレクタの切替も前
記のカウンタの計数結果に応じて適当な遅延回路
（τ）を回線切替命令に付与することによつて、
読出しと切替えを同期して行うように構成され
る。以上の考え方に基くビツト同期制御回路を、
第１図に示すように各回線受端部のフレーム同期
回路FSYN１１とＵ−Ｂ回路８の間に設けられる
受端同期制御盤FCON１２のなかに、フレーム抽
出回路１２１（FEXT）、シフトレジスタ１２２、
セレクタ１２３（SELEC）、遅延ビツト差計数回
路１２４（D.D）と付属の遅延回路１４（τ）の
回路を構成する。
第１図は本発明の受端同期制御盤FCON１２を
もつ回線切替装置を持つ無線システム全体の原理
ブロツク図である。その主要部の受端同期制御盤
１２（FCON）は次のように動作する。
もつ回線切替装置を持つ無線システム全体の原理
ブロツク図である。その主要部の受端同期制御盤
１２（FCON）は次のように動作する。
予備回線側は図の上部に、現用回線側は図の下
部に示され必要に応じて予備側に添文字Ｂ、現用
側に添文字Ａを付す。
部に示され必要に応じて予備側に添文字Ｂ、現用
側に添文字Ａを付す。
フレーム同期回路FSYN１１より受端同期制御
盤FCON１２に入力された予備、現用の受信信号
（データ、クロツク）は夫々シフトレジスタ
１２２Ｂ，１２２Ａに書き込まれる。また上記の
受信信号（データ）の中から、フレーム抽出回
路FEXT１２１Ｂ，１２１Ａにおいて、PCM入
力信号SYS１INのフレーム同期パルス（以下、
単にフレームパルスと呼ぶ）が抽出される。
盤FCON１２に入力された予備、現用の受信信号
（データ、クロツク）は夫々シフトレジスタ
１２２Ｂ，１２２Ａに書き込まれる。また上記の
受信信号（データ）の中から、フレーム抽出回
路FEXT１２１Ｂ，１２１Ａにおいて、PCM入
力信号SYS１INのフレーム同期パルス（以下、
単にフレームパルスと呼ぶ）が抽出される。
いま、回線切替が現用側から予備側へ切替えが
行われるとすると、切替えられる側（予備側）の
遅延ビツト計数回路１２４Ｂでは、予備フレーム
抽出回路１２１Ｂから抽出された予備フレームパ
ルスの位置を基準として、切替える側（現用側）
のフレーム抽出回路１２１Ａ（FEXT）から抽出
された現用フレームパルスの位置までの遅延ビツ
ト差を計数する。遅延ビツト差計数回路１２４Ｂ
における計数結果の出力信号はセレクタ１
２３Ｂの制御信号として作用し、シフトレジスタ
１２２Ｂの出力を上記の計数結果に同期して出力
する。
行われるとすると、切替えられる側（予備側）の
遅延ビツト計数回路１２４Ｂでは、予備フレーム
抽出回路１２１Ｂから抽出された予備フレームパ
ルスの位置を基準として、切替える側（現用側）
のフレーム抽出回路１２１Ａ（FEXT）から抽出
された現用フレームパルスの位置までの遅延ビツ
ト差を計数する。遅延ビツト差計数回路１２４Ｂ
における計数結果の出力信号はセレクタ１
２３Ｂの制御信号として作用し、シフトレジスタ
１２２Ｂの出力を上記の計数結果に同期して出力
する。
また、切替える側（現用側）の遅延ビツト差計
数回路１２４Ａもその計数結果の出力信号により
セレクタ１２３Ａを制御してシフトレジスタ１２
２Ａの出力を読出す。
数回路１２４Ａもその計数結果の出力信号により
セレクタ１２３Ａを制御してシフトレジスタ１２
２Ａの出力を読出す。
切替える側（現用側）の遅延ビツト差計数回路
１２４Ａは、また、遅延ビツト差の計数結果に応
じて付属の遅延回路１４（τ）を選択し、切替命
令入力に計数結果に相当した時間遅延を付与す
る。
１２４Ａは、また、遅延ビツト差の計数結果に応
じて付属の遅延回路１４（τ）を選択し、切替命
令入力に計数結果に相当した時間遅延を付与す
る。
本発明の受端同期制御盤FCON１２を組み込ん
だ回線切替装置を持つ無線通信システム全体の動
作を第１図を用いて簡単に述べる。
だ回線切替装置を持つ無線通信システム全体の動
作を第１図を用いて簡単に述べる。
ある回線（現用回線１０１とする）の受端部で
符号誤りの増加が検出されて制御器CONT（図示
せず）から切替命令が出されると、現用回線１０
１の送端では送端切替スイツチ２が送端並接命令
により駆動され、予備回線１００の送端が現用回
線１０１のハイブリツド１の出力に接続され、
PCM入力信号SYS１INは、現用回線１０１と予
備回線１００のＢ−Ｕ回路３の入力に２分されて
入力される。２分されて入力した同一のPCMデ
ータ信号SYS１は、現用回線１０１と予備回線
１００を別々に通つて伝送される。現用回線、予
備回線はともに同じ形式の回路からなり、入力信
号はＢ−Ｕ回路３からSTF回路４を経て送信機
５から電波として送信され、受信機６において受
信される。受信機６で受信されたデータ信号は各
回路の受端部のフレーム同期回路１１、受端同期
制御盤１２、Ｕ−Ｂ回路８を経て受端の切替スイ
ツチ９に到達するが、受端同期制御盤１２が無い
と、現用回線１０１と予備回線１００の伝送遅延
時間が異なるためフレーム同期回路１１から出力
される夫々の受信データ信号は異なつた位相のパ
ルス信号として検出され、この異なつた位相の受
信データ信号がＵ−Ｂ回路８を経て切替スイツチ
９に入力される。このため切替スイツチ９で両回
線の受信データ信号が切替えられると所謂ヒツト
ノイズを発生して通信を妨害する。このヒツトノ
イズの原因の両受信データの位相差は、本発明の
受端同期制御盤FCON１２の回路によつて、現用
回線のセレクタ１２３Ａからの出力データが、予
備回線セレクタ１２３Ｂからの出力データと同位
相になるので、切替えてもヒツトノイズの発生が
避けられる。また切替スイツチ９への切替信号も
切替命令入力に遅延回路１４（τ）によつて適
当な時間遅延が与えられて同期するので現用回線
から予備回線への切替時間が短縮される。
符号誤りの増加が検出されて制御器CONT（図示
せず）から切替命令が出されると、現用回線１０
１の送端では送端切替スイツチ２が送端並接命令
により駆動され、予備回線１００の送端が現用回
線１０１のハイブリツド１の出力に接続され、
PCM入力信号SYS１INは、現用回線１０１と予
備回線１００のＢ−Ｕ回路３の入力に２分されて
入力される。２分されて入力した同一のPCMデ
ータ信号SYS１は、現用回線１０１と予備回線
１００を別々に通つて伝送される。現用回線、予
備回線はともに同じ形式の回路からなり、入力信
号はＢ−Ｕ回路３からSTF回路４を経て送信機
５から電波として送信され、受信機６において受
信される。受信機６で受信されたデータ信号は各
回路の受端部のフレーム同期回路１１、受端同期
制御盤１２、Ｕ−Ｂ回路８を経て受端の切替スイ
ツチ９に到達するが、受端同期制御盤１２が無い
と、現用回線１０１と予備回線１００の伝送遅延
時間が異なるためフレーム同期回路１１から出力
される夫々の受信データ信号は異なつた位相のパ
ルス信号として検出され、この異なつた位相の受
信データ信号がＵ−Ｂ回路８を経て切替スイツチ
９に入力される。このため切替スイツチ９で両回
線の受信データ信号が切替えられると所謂ヒツト
ノイズを発生して通信を妨害する。このヒツトノ
イズの原因の両受信データの位相差は、本発明の
受端同期制御盤FCON１２の回路によつて、現用
回線のセレクタ１２３Ａからの出力データが、予
備回線セレクタ１２３Ｂからの出力データと同位
相になるので、切替えてもヒツトノイズの発生が
避けられる。また切替スイツチ９への切替信号も
切替命令入力に遅延回路１４（τ）によつて適
当な時間遅延が与えられて同期するので現用回線
から予備回線への切替時間が短縮される。
また送端側の送端並接動作も切替スイツチ２の
みで行い、予備回線１００に従来使用していた送
端データ切替盤TSW１０を省略しても支障がな
い。
みで行い、予備回線１００に従来使用していた送
端データ切替盤TSW１０を省略しても支障がな
い。
結局、送端側ではの送端データ切替盤TSW１
０は不要となり、受端側では従来の受端同期制御
盤１２のデータ切替回路RSWの切替スイツチ２
８は不要となり、分配盤DISTは簡素化され、送
端、受端ともに回路構成が簡略化される。
０は不要となり、受端側では従来の受端同期制御
盤１２のデータ切替回路RSWの切替スイツチ２
８は不要となり、分配盤DISTは簡素化され、送
端、受端ともに回路構成が簡略化される。
また、フエージング時に受信機雑音が増加して
受信データの符号誤りが増えても、受端同期制御
に使用しているフレーム同期パルスが、PCM端
局装置からシステムに入力される同期安定度の良
いPCM多重信号のフレーム同期パルスを抽出し
て使用しているので、辛うじてフレーム同期が保
持される程度の悪い受信状態でも切替が安定に行
えるので従来装置の問題は解決される。
受信データの符号誤りが増えても、受端同期制御
に使用しているフレーム同期パルスが、PCM端
局装置からシステムに入力される同期安定度の良
いPCM多重信号のフレーム同期パルスを抽出し
て使用しているので、辛うじてフレーム同期が保
持される程度の悪い受信状態でも切替が安定に行
えるので従来装置の問題は解決される。
第２図は本発明の実施例の回線切替装置の主要
部である受端同期制御盤FCON１２のブロツク図
であり、図の上部に予備回線１００のFCON１２
を、図の下部に現用回線１０１のFCON１２が示
されている。図中の記号、番号で第１図と同じも
のは同一の内容を表す。
部である受端同期制御盤FCON１２のブロツク図
であり、図の上部に予備回線１００のFCON１２
を、図の下部に現用回線１０１のFCON１２が示
されている。図中の記号、番号で第１図と同じも
のは同一の内容を表す。
新しい記号のＱ１はインバータ、Ｑ２はＤ型フ
リツプフロツプ、Ｑ３はバイナリカウンタ、Ｑ４
はＤ型ラツチ、Ｑ５はシフトレジスタ、Ｑ６はデ
ータセレクタである。
リツプフロツプ、Ｑ３はバイナリカウンタ、Ｑ４
はＤ型ラツチ、Ｑ５はシフトレジスタ、Ｑ６はデ
ータセレクタである。
また、番号は予備のフレーム抽出回路FEXT
１２１Ｂから出力される予備側フレーム信号、
は現用のフレーム抽出回路FEXT１２１Ａから出
力される現用側フレーム信号、は受端同期制御
盤１２に入力されるクロツク信号CLOCK、は
遅延ビツト差計数回路D.D１２４を構成するＤ型
フリツプフロツプＱ２からの出力信号であつてカ
ウントスタート信号、はバイナリカウンタ
Ｑ３の計数出力、はＤ型ラツチＱ４の出力
で、セレクタ１２３のＱ６に対する制御信号、
はシフトレジスタ１２２Ｑ５の出力、は位相補
正されたセレクタ１２３Ｑ６の出力信号である。
または受端側同期制御盤１２のデータ入力信号
DATA、は回線の切替命令入力である。
１２１Ｂから出力される予備側フレーム信号、
は現用のフレーム抽出回路FEXT１２１Ａから出
力される現用側フレーム信号、は受端同期制御
盤１２に入力されるクロツク信号CLOCK、は
遅延ビツト差計数回路D.D１２４を構成するＤ型
フリツプフロツプＱ２からの出力信号であつてカ
ウントスタート信号、はバイナリカウンタ
Ｑ３の計数出力、はＤ型ラツチＱ４の出力
で、セレクタ１２３のＱ６に対する制御信号、
はシフトレジスタ１２２Ｑ５の出力、は位相補
正されたセレクタ１２３Ｑ６の出力信号である。
または受端側同期制御盤１２のデータ入力信号
DATA、は回線の切替命令入力である。
第３図は本発明の実施例の回線切替装置の動作
説明図で、Ａ図はタイムチヤートでありＢ図はセ
レクタＱ６の真理値表である。Ａ図の左端の番号
は第２図の信号の番号に対応する。また、第３図
は現用回線１０１からの予備回線１００に切替る
場合を示しており、送端のシステム切替スイツチ
２は受端側からの並接命令を受けて既に並列接続
されて現用回線１０１と同じPCM多重信号SYS
１INが予備回線１００にも送られて来て、受端
側においては全く同一の信号で位相のみ異なる信
号を受信している。第２図の受端同期制御盤にお
いて、予備側および現用側の入力データDATA
，−１、クロツク信号CLOCK，−１
は、夫々のフレーム抽出回路FEXT１２１Ｂ，１
２１Ａにおいて、システム送端に入力された
PCM多重信号SYS１INのフレーム同期パルスを
抽出してその周期に等しい周期のパルスを、予備
フレーム信号、現用フレーム信号として出力
する。第３図Ａ図の，は、予備フレーム信号
が現用フレーム信号に対して５ビツト進んで
いる場合を示している。このフレーム信号，
はともに現用側および予備側の遅延ビツト差計数
回路D.D１２４Ｂ，１２４Ａに入力される。遅延
ビツト差計数回路D.D１２４はインバータＱ１、
Ｄ型フリツプフロツプＱ２、バイナリカウンタＱ
３、Ｄ型ラツチＱ４から成る。今、予備回線の切
替命令入力が予備側の遅延ビツト差計数回路
D.D１２４Ｂに入力し“Ｌ”状態から“Ｈ”状態
に変ると、バイナリカウンタＱ３は入力パルスの
計数を開始し、フリツプフロツプＱ２の出力信号
が“Ｈ”状態の間だけカウントを行い，，
の様に１クロツク毎にカウントを進めて行く。
そして最終的には現用のフレームパルスにより
Ｑ４のＤ型ラツチに読み込まれ，，のバイ
ナリデータがＱ６のセレクタへ供給される。セレ
クタＱ６はこのバイナリデータが２＝１、２＝
０、２＝１であるのでシフトレジスタＱ５の出力
から５ビツト遅延した信号を、つまりの出力信
号から第３図Ｂに示したセレクタＱ６の真理値表
により選択出力し、に示した出力信号を得る。
斯くして、予備側の出力データ信号は現用側の
出力データ信号−１と同一の位相となるので、
予備セレクタ１２３Ｂの出力と現用セレクタ１
２３Ａの出力−１は、夫々のＵ−Ｂ回路８を経
て送端の切替スイツチ９においてヒツトレスで切
替られる。また切替スイツチ９の切替動作は、遅
延回路１４（τ）により時間同期のとれた切替信
号により動作させることになるので切替時間を短
縮することが出来る。
説明図で、Ａ図はタイムチヤートでありＢ図はセ
レクタＱ６の真理値表である。Ａ図の左端の番号
は第２図の信号の番号に対応する。また、第３図
は現用回線１０１からの予備回線１００に切替る
場合を示しており、送端のシステム切替スイツチ
２は受端側からの並接命令を受けて既に並列接続
されて現用回線１０１と同じPCM多重信号SYS
１INが予備回線１００にも送られて来て、受端
側においては全く同一の信号で位相のみ異なる信
号を受信している。第２図の受端同期制御盤にお
いて、予備側および現用側の入力データDATA
，−１、クロツク信号CLOCK，−１
は、夫々のフレーム抽出回路FEXT１２１Ｂ，１
２１Ａにおいて、システム送端に入力された
PCM多重信号SYS１INのフレーム同期パルスを
抽出してその周期に等しい周期のパルスを、予備
フレーム信号、現用フレーム信号として出力
する。第３図Ａ図の，は、予備フレーム信号
が現用フレーム信号に対して５ビツト進んで
いる場合を示している。このフレーム信号，
はともに現用側および予備側の遅延ビツト差計数
回路D.D１２４Ｂ，１２４Ａに入力される。遅延
ビツト差計数回路D.D１２４はインバータＱ１、
Ｄ型フリツプフロツプＱ２、バイナリカウンタＱ
３、Ｄ型ラツチＱ４から成る。今、予備回線の切
替命令入力が予備側の遅延ビツト差計数回路
D.D１２４Ｂに入力し“Ｌ”状態から“Ｈ”状態
に変ると、バイナリカウンタＱ３は入力パルスの
計数を開始し、フリツプフロツプＱ２の出力信号
が“Ｈ”状態の間だけカウントを行い，，
の様に１クロツク毎にカウントを進めて行く。
そして最終的には現用のフレームパルスにより
Ｑ４のＤ型ラツチに読み込まれ，，のバイ
ナリデータがＱ６のセレクタへ供給される。セレ
クタＱ６はこのバイナリデータが２＝１、２＝
０、２＝１であるのでシフトレジスタＱ５の出力
から５ビツト遅延した信号を、つまりの出力信
号から第３図Ｂに示したセレクタＱ６の真理値表
により選択出力し、に示した出力信号を得る。
斯くして、予備側の出力データ信号は現用側の
出力データ信号−１と同一の位相となるので、
予備セレクタ１２３Ｂの出力と現用セレクタ１
２３Ａの出力−１は、夫々のＵ−Ｂ回路８を経
て送端の切替スイツチ９においてヒツトレスで切
替られる。また切替スイツチ９の切替動作は、遅
延回路１４（τ）により時間同期のとれた切替信
号により動作させることになるので切替時間を短
縮することが出来る。
以上説明した如く、本発明によれば、回線切替
のための現用回線と予備回線の受信データの位相
差検出に、同期安定度の良いPCM端局装置から
の入力PCM多重信号のフレーム同期パルス信号
を利用しているので、フレーム同期が辛うじて可
能な程度の悪い受信状態でも無瞬断回線切替を行
うことが出来る効果がある。
のための現用回線と予備回線の受信データの位相
差検出に、同期安定度の良いPCM端局装置から
の入力PCM多重信号のフレーム同期パルス信号
を利用しているので、フレーム同期が辛うじて可
能な程度の悪い受信状態でも無瞬断回線切替を行
うことが出来る効果がある。
また、無線システムの送端部および受端部の回
路構成を簡略化出来るのでシステムの低コスト
化、低消費電力化および小形化に効果があるとと
もに、デイジタル処理の段数を送端、受端で一段
づつ省略することが出来るので切替時間の短縮の
効果がある。
路構成を簡略化出来るのでシステムの低コスト
化、低消費電力化および小形化に効果があるとと
もに、デイジタル処理の段数を送端、受端で一段
づつ省略することが出来るので切替時間の短縮の
効果がある。
第１図は本発明の回線切替装置をもつ無線シス
テムの構成を示す原理ブロツク図、第２図は本発
明の実施例の回線切替装置の受端同期制御盤の構
成を示すブロツク図、第３図は本発明の実施例の
回線切替装置の動作説明図、第４図は従来例の回
線切替装置をもつ無線システムのブロツク図、第
５図は従来例の回線切替装置の受端データ切替回
路のブロツク図である。 第１図、第２図、第４図において、１はハイブ
リツド、２は送端切替スイツチ、３はＢ−Ｕ回
路、４は送端側符号処理盤、５は送信機、６は受
信機、８はＵ−Ｂ回路、９は受端切替スイツチ、
１１はフレーム同期回路、１２は受端同期制御
盤、１２１はフレーム抽出回路、１２２はシフト
レジスタ、１２３はセレクタ、１２４は遅延ビツ
ト差計数回路、１４は遅延回路、１００は予備回
線、１０１は現用回線である。
テムの構成を示す原理ブロツク図、第２図は本発
明の実施例の回線切替装置の受端同期制御盤の構
成を示すブロツク図、第３図は本発明の実施例の
回線切替装置の動作説明図、第４図は従来例の回
線切替装置をもつ無線システムのブロツク図、第
５図は従来例の回線切替装置の受端データ切替回
路のブロツク図である。 第１図、第２図、第４図において、１はハイブ
リツド、２は送端切替スイツチ、３はＢ−Ｕ回
路、４は送端側符号処理盤、５は送信機、６は受
信機、８はＵ−Ｂ回路、９は受端切替スイツチ、
１１はフレーム同期回路、１２は受端同期制御
盤、１２１はフレーム抽出回路、１２２はシフト
レジスタ、１２３はセレクタ、１２４は遅延ビツ
ト差計数回路、１４は遅延回路、１００は予備回
線、１０１は現用回線である。
Claims (1)
- 【特許請求の範囲】 １ フレーム同期パルスを持つデータを伝送する
現用回線１０１と予備回線１０とからなる回線の
受端側において、 現用回線および予備回線の受信データをそれぞ
れ書込む現用および予備のシフトレジスタ１２２
Ａ，１２２Ｂと、 現用回線と予備回線の受信データのそれぞれか
らフレーム同期パルスを抽出する抽出回路１２１
Ａ，１２１Ｂと、 該抽出回路１２１Ａ，１２１Ｂが抽出した現用
および予備のフレーム同期パルスの一方が他方に
遅延しているビツト差を計数する計数回路１２４
Ａ，１２４Ｂと、 該計数回路１２４Ａ，１２４Ｂの出力により前
記現用および予備のシフトレジスタ１２２Ａ，１
２２Ｂの出力データをそれぞれ読み出す現用およ
び予備のセレクタ１２３Ａ，１２３Ｂと、 前記計数回路１２４Ａ，１２４Ｂの計数結果に
応じて回線の切替命令入力に時間遅延を付与する
遅延回路１４とを具え、 前記現用および予備の両セレクタ１２３Ａ，１
２３Ｂの出力を入替えて出力することにより現用
回線と予備回線との相互の切替を行うことを特徴
とする回線切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14583686A JPS632435A (ja) | 1986-06-20 | 1986-06-20 | 回線切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14583686A JPS632435A (ja) | 1986-06-20 | 1986-06-20 | 回線切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632435A JPS632435A (ja) | 1988-01-07 |
| JPH0410263B2 true JPH0410263B2 (ja) | 1992-02-24 |
Family
ID=15394230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14583686A Granted JPS632435A (ja) | 1986-06-20 | 1986-06-20 | 回線切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101663201B1 (ko) * | 2015-10-21 | 2016-10-07 | 권영목 | 이중관을 이용한 발전소용 열교환장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264427A (ja) * | 1988-04-15 | 1989-10-20 | Nippon Telegr & Teleph Corp <Ntt> | 伝送路切替方式 |
| JP2754713B2 (ja) * | 1989-04-27 | 1998-05-20 | 日本電気株式会社 | 同期切替装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799841A (en) * | 1980-12-12 | 1982-06-21 | Nec Corp | Automatic signal phase matching circuit |
-
1986
- 1986-06-20 JP JP14583686A patent/JPS632435A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799841A (en) * | 1980-12-12 | 1982-06-21 | Nec Corp | Automatic signal phase matching circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101663201B1 (ko) * | 2015-10-21 | 2016-10-07 | 권영목 | 이중관을 이용한 발전소용 열교환장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632435A (ja) | 1988-01-07 |
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