JPS632435A - 回線切替装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１既要〕 マイクロ波デジタル無線通信の無瞬断型回線切替装置の
耐雑音性の改善、切替時間の短縮と併せて回路構成の簡
易化を図るもので、切替時に現用予備両回線の送端に入
力される同一のＰＣＭ信号のフレーム同期パルスが伝送
路の遅延時間差のため両回線の受端で生ずるビット単位
の位置差をクロック数で計数するカウンタと、受信デー
タを書き込むシフトレジスタと読出すセレクタと切替命
令に遅延を付与する遅延回路の簡単な回路を用いてフェ
ージング時でも安定な回線切替を可能にしたもの。

〔産業上の利用分野〕

本発明はマイクロ波デジタル無線通信の現用回線と予備
回線を無瞬断で切替える回線切替装置の改良に関する。

回線切替装置は複数の現用回線の１つが主として装置障
害を起こした時に予備回線の装置に切り替えることを目
的としたシステム切替スイッチと、フェージング発生時
に受信符号誤りの増加した現用回線を、符号誤りの少な
い予備回線にまたは、その逆の切替を行う時に、切替時
のスイッチ雑音を少なくするため両回線のデータビット
の同期をとる同期制御回路から成るが、本発明は後者の
同期制御回路の改良に関するもので、簡単な回路でフェ
ージング時にも安定に動作する、無瞬断切替装置を実現
することが望まれている。

〔従来の技術〕 第４図に同一出願者により出願されている従来の回線切
替装置をもつ無線システムの構成を示し、第５図は、第
４図の無線システムに使用されている従来の受端同期制
御盤のデータ切替回路のブロック構成を示す。

第４図において、１はハイブリッド（）Ｉ　）　、２は
送端側システム切替スイッチ、３はバイポーラ・ユニポ
ーラ変換回路（Ｂ　−Ｕ）　、４は送端側符号処理盤（
ＳＴＦ　’）　、５は送信機（ＴＸ）　、６は受信機（
ＲＸ）　、８はユニポーラ・バイポーラ変換回路（Ｕ　
−Ｂ）　、９は受端側システム切替スイッチ、１０は送
端データ切替盤（ＴＳＷ　）　、１１はフレーム同期回
路（ＩｉＳＹＮ）　、１２は受端同期制御盤（ＦＣＯＮ
）　、１３は受信分配盤（ＤＩＳＴ）である。

１００は予備回線、１０１〜ＩＯＮは現用回線であって
、ＳＹＳ　ＩＩＮ　”ＳＹＳ　ｎｌＮはシステム１ない
しシステムｎに入力するＰＣ）１多重信号を、ＳＹＳ　
１０１１Ｔ〜ＳＹＳ　ｎ　ＯＵＴはシステム１ないしシ
ステムｎから出力されるＰＣＭ多重信号を夫々示してい
る。

第４図において、システム１の入力信号ＳＹＳ　１１Ｎ
は正常時、現用回線１０１を経て伝送されている。

入力ＳＹＳ　Ｉ　ＩＮはハイブリッド１で２分され、バ
イポーラ・ユニポーラ変換回路３においてバイポーラ信
号からユニポーラ信号に変換されたのち送端側符号処理
盤４において現用回線１０１に固有のフレーム同期パル
ス及びスタッフパルスが挿入され速度変換される。送端
側符号処理盤４の出力は送信機５で変調信号に変換され
電波として送出される。送出された電波は受信機６で受
信され、フレーム同期回路１１で回線のフレーム同期が
とられる。

回線のフレーム同期のとられた受信データは受端同期制
御盤１２に人力される。受端同期制御盤１２には先に挿
入されたスタッフパルスが除かれる速度逆変換回路りと
ビット同期のためのデータ切替回路Ｒ３−があるが、速
度逆変換回路りを通ってユニポーラ・バイポーラ変換回
路８においてユニポーラ信号からバイポーラ信号に変換
され、受端側システム切替スイッチ９を経て出力ＳＹＳ
　１０ＵＴとして出力される。

いま現用回線１０１がフェージング等を受けその受信側
で符号誤りの増加が検知されると、受信側の制御器Ｃ０
ＮＴから逆方向回線（何れも図示せず）を通して送信側
に送端並接の切替命令が送られ、予備回線１００の送端
側同期切替盤ＴＳＷ　１０に加えられる。

送端データ切替盤ＴＳＷ　１０にはシステム１がらシス
テムｎの各現用回線のＢ−Ｕ回路３の出力が接続されて
おり、システム１からシステムｎのＢ　−Ｕ回路３の出
力をサーチしているが、切替命令を受けると切替命令の
出されたシステム１のＢ　−Ｕ回路３の出力を選択して
入力し、これを予備のＳＴＦ回路４に出力し、送信機Ｔ
Ｘ　５を介して送出する。予備回線１００の受信機ＲＸ
　６はこれを受信し、受信信号はフレーム同期回路ＦＳ
ＹＮ　　１１で回線のフレーム同期がとられるとともに
回線のフレームパルスが除去されたデータとクロック信
号を予備回線の受信側分配回路ＤＩＳＴ　１３に入力す
る。

受信側分配回路ＤＩＳＴ　１３は予備回線のフレームパ
ルスの除去されたデータとクロック信号を各現用回線の
受端同期制御盤ＦＣＯＮ１２に分配する。現用回線の受
端同期制御盤ＦＣＯＮ１２にはビット同期のためのデー
タ切替回路Ｒ５Ｗがあり、第５図にそのデータ切替回路
の１例が示される。

このデータ切替回路Ｒ５Ｗでは、［１ＩＳＴ１３から予
備のデータＤＡＴＡＩ　とクロックＣＬＫ　１の分配を
受け、予備と現用のデータＤＡＴＡＩ　、　ＤＡＴＡ２
はｎビットのエラスティックメモリ２３．２４に書込ま
れ、セレクタ２６．２７で読出されるが、書込みクロッ
ク、続出クロックは入力クロックＣＬＫ　１　、ＣＬＫ
　２　、ＣＬＫ　３を１　／　ｎ分周する分周器２１．
２２および２５で得られれ位相差がエラーパルスとして
位相判定回路３４へ出力される。このエラーパルスは位
相判定回路３４で判定され、その判定出力がエラスティ
ックメモリ２３に対する書込み位相位置を変更する順序
変更パルスの切替スイッチ３３を駆動する。書込み順序
の変更は比較回路２９における両エラスティックメモリ
２３．２４の出力位相の比較結果が一致してエラーパル
スが生じなくなる迄行われる。エラスティックメモリ２
３．２４の出力の位相が一致したあと、制御器Ｃ０ＮＴ
からの回線切替命令により切替スイッチ２８はセレクタ
２６．２７の出力をセレクタ２６の出力ＯＵＴ　ｌ側に
接続してＯＵＴ　１を出力する。セレクタ２６の出力０
［ＩＴ　１は次段のＵ−Ｂ回路８と受端のシステム切替
スイッチ９を経て外部にＳＹＳ　ＬＯＵＴとして出力さ
れ、現用回線から予備回線への切替が無瞬断で行われる
。

〔発明が解決しようとする問題点〕

このように第４図の回線切替装置によって無瞬断で現用
回線から予備回線への切替を行うことが出来るが、然し
なから、この従来の無瞬断式回線切替装置は、送端側で
は、現用予備の両回線の入力データビット間の位相差の
生ずるのを避けるため、切替命令を受けた現用回線１０
１のＢ　−Ｕ回路３の出力をサーチして選択入力しこれ
を予備回線のＳＴＦ回路４に出力する送端データ切替盤
ＴＳＷＩＯを必要としている。また受端側では、データ
ビットの同期のための受端同期制御盤ＦＣＯＮ　１２の
内部にデータ切替回路１？ＳＷを有し、データ切替回路
Ｒ５Ｈのなかに現用回線と予備回線の受信データ個々を
比較する比較回路２９を持ち、相互の位相差が無くなる
迄、エラスティックメモリ２３．２４の書込み順序を変
更するパルスの切替スイッチ３３を内部に持つフィード
バンクループを有し、また、セレクタ２６．２７の出力
が同期したのち何れかのセレクタ出力を選択するスイッ
チ２８を内蔵している。

以上のごとく、従来の無瞬断回線切替装置は送端側、受
端側共に回路構成が複雑であるばかりでなく、フェージ
ングで電界が低下して受信機雑音が増えると、データ切
替回路ＲＳＷの比較回路２９の比較誤りが増加しエラス
ティックメモリの書込み順序変更パルスの切替スイッチ
３３が仲々静止せず同Ｍ確立が遅れ切替時間が長くなる
という問題点がある。

〔問題点を解決するための手段〕

上記の従来例の問題点の原因は、無瞬断切替を実現する
ための現用回線と予備回線のデータの位相差の検出に、
雑音で位相の変動し易い高速のデータビットを直接比較
器で比較する方法を採っていることにあり、検出した位
相差を無くすフィードバックループに中にエラステイン
クメモリの書込み順序変更のパルス切替スイッチ３３を
持ち、同期した両セレクタ出力を切替えるスイッチ２８
を持つという回路構成に起因する。そこで、本発明では
高速のデータビットを個別に比較するのではなく、低速
で雑音に強い入力ＰＣＭ信号のフレーム同期パルス（Ｐ
口搬送端局装置から無線システムに入力されるＰＣ？Ｉ
多重信号のフレーム同期パルスで無線回線で挿入除去さ
れるフレームパルスではない）に着目して、このフレー
ム同期パルスを各回線の受端部で抽出し、抽出した現用
回線のフレームパルスと予備回線のフレームパルスの２
つのパルスのビット位置差（現用回線と予備回線の遅延
時間の差により生ずる）を遅延ビ・ノド差計数回路（カ
ウンタ）で計数し、また回線受端の受信データを１ビツ
トづつシフトするシフトレジスタに書き込み、前記のカ
ウンタの計数出力に応じてシフトレジスタの出力を読出
すセレクタを設ける。また、現用予備の両セレクタの切
替も前記のカウンタの計数結果に応じて適当な遅延回路
（τ）を回線切替命令に付与することによって、読出し
と切替えを同期して行うように構成される。以上の考え
方に基くビット同期制御回路を、第１図に示すように各
回線受端部のフレーム同期回路ＦＳＹＮＩＩとＵ−８回
路８の間に設けられる受端同期制御盤ＦＣＯＮ１２のな
かに、フレーム抽出回路１２１　　（ＦＥＸＴ）　、シ
フトレジスタ１２２、セレクタ１２３　　（ＳＥＬＥＣ
’）　、遅延ビット差計数回路１２４　　（Ｄ、Ｄ）と
付属の遅延回路１４（τ）の回路を構成する。

（作用３ 第１図は本発明の受端同期制御盤ＦＣＯＮ１２をもつ回
線切替装置を持つ無線システム全体の原理ブロック図で
ある。その主要部の受端同期制御盤１２（ＦＣＯＮ）は
次のように動作する。

予備回線側は図の上部に、現用回線側は図の下部に示さ
れ必要に応じて予備側に添文字Ｂ、現用側に添文字へを
付す。

フレーム同期回路ＦＳＹＮ　１１より受端同期制御盤Ｆ
ＣＯＮ１２に入力された予備、現用の受信信号（データ
０、クロック■）は夫々シフトレジスタ１２２Ｂ、１２
２Ａに書き込まれる。また上記の受信信号（データ０）
の中から、フレーム抽出回路ＦＥＸＴ　１２１Ｂ、１２
１Ａにおいて、ｐｃ門人力信号ＳＹＳ　ＩＩＮのフレー
ムＩＪＩＪＩハルス（以下、単にフレームパルスと呼ぶ
）が抽出される。

いま、回線切替が現用側から予備側へ切替えが行われる
とすると、切替られる側（予備側）の遅延ビット差計数
回路１２４Ｂでは、予備側フレーム抽出回路１２１Ｂか
ら抽出された予備フレームパルスの位置を基準として、
切替える側（現用側）のフレーム抽出回路１２１Ａ　（
ＦＥＸＴ）から抽出された現用フレームパルスの位置ま
での遅延ビット差を計数する。遅延ビット差計数回路１
２４Ｂにおける計数結果の出力信号■■［相］はセレク
タ１２３Ｂ　　の制御信号として作用し、シフトレジス
タ１２２Ｂの出力を上記の計数結果に同期して出力する
。

また、切替える側（現用側）の遅延ビット差計数回路１
２４Ａもその計数結果の出力信号によりセレクタ１２３
Ａを制御してシフトレジスタ１２２Ａの出力を読出す。

切替える側（現用側）の遅延ビット差計数回路１２４Ａ
は、また、遅延ビット差の計数結果に応じて付属の遅延
回路１４（τ）を選択し、切替命令入力［相］に計数結
果に相当した時間遅延を付与する。

本発明の受端同期制御盤ＦＣＯＮ１２を組み込んだ回線
切替装置を持つ無線通信システム全体の動作を第１図を
用いて簡単に述べる。

ある回線（現用回線１０１とする）の受端部で符号誤り
の増加が検出されて制？Ｉｌｌ器Ｃ０ＮＴ　（図示せず
）から切替命令が出されると、現用回線１０１の送端で
は送端切替スイッチ２が送端並接命令により駆動され、
予備回線１００の送端が現用回線１０１のハイブリッド
１の出力に接続され、ＰＣＭ人力信号ＳＹＳ　１１）ｆ
ハ、現用回線１０１　と予備回線１００　（７）Ｂ　−
ＩＪ回路３の入力に２分されて入力される。２分されて
入力した同一のＰＣＭデータ信号ＳＹＳ　１は、現用口
Ｖｉ　１０１と予備回線１００を別々に通って伝送され
る。現用回線、予備回線はともに同じ形式の回路からな
り、入力信号はＢ−Ｕ回路３からＳＴＦ回路４を経て送
信機５から電波として送信され、受信機６において受信
される。受信機６で受信されたデータ信号は各回線の受
端部のフレーム同期回路１１、受端同期制御盤１２、Ｕ
−８回路８を経て受端の切替スイッチ９に到達するが、
受端同期制御盤１２が無いと、現用回線１０１と予備回
線１００の伝送遅延時間が異なるためフレーム同期回路
１１から出力される夫々の受信データ信号は異なった位
相のパルス信号として検出され、この異なった位相の受
信データ信号がＵ−Ｂ回路８を経て切替スイッチ９に入
力される。このため切替スイッチ９で両回線の受信デー
タ信号が切替えられると所謂ヒツトノイズを発生して通
（苦を妨害する。このヒツトノイズの原因の再受信デー
タの位相差は、本発明の受端同期制御盤ＦＣＯＮ１２の
回路によって、現用回線のセレクタ１２３Ａからの出力
データが、予備回線セレクタ１２３Ｂからの出力データ
と同位相になるので、切替えてもヒツトノイズの発生が
避けられる。また切替スイッチ９への切替信号も切替命
令人力■に遅延回路１４（τ）によって適当な時間遅延
が与えられて同期するので現用回線から予備回線への切
替時間が短縮される。

また送端側の送端並接動作も切替スイッチ２のみで行い
、予備回線１００に従来使用していた送端データ切替盤
ＴＳＷ　１０を省略しても支障がない。

結局、送端側ではの送端データ切替盤ＴＳＷ　ｔｏは不
要となり、受端側では従来の受端同期制御盤１２のデー
タ切替回路ＲＳ−の切替スイッチ２８は不要となり、分
配盤側ＳＴは簡素化され、送端、受端ともに回路構成が
簡略化される。

また、フェージング時に受信機雑音が増加して受信デー
タの符号誤りが増えても、受端同期制御に使用している
フレーム同期パルスが、ＰＣＭ端局装置からシステムに
入力される同期安定度の良いＰＣＭ多重信号のフレーム
同期パルスを抽出して使用しているので、辛うじてフレ
ーム同期が保持される程度の悪い受信状態でも切替が安
定に行えるので従来装置の問題は解決される。

〔実施例〕

第２図は本発明の実施例の回線切替装置の主要部である
受端同期制御盤ＦＣＯＮ１２のブロック図であり、図の
上部に予備回線１００のＦＣＯＮ１２を、図の下部に現
用回線１０１のＦＣＯＮ１２が示されている。図中の記
号、番号で第１図と同じものは同一の内容を表す。

新しい記号のＱｌはインバータ、Ｑ２はＤ型フリップフ
ロップ、Ｑ３はバイナリカウンタ、Ｑ４はＤ型ラッチ、
Ｑ５はシフトレジスタ、Ｑ６はデータセレクタである。

また、番号■は予備のフレーム抽出回路ＦＥＸＴ１２１
Ｂから出力される予備側フレーム信号、■は現用のフレ
ーム抽出回路ＦＥＸＴ　１２１Ａから出力される現用側
フレーム信号、■は受端同期制御盤１２に入力されるク
ロック信号ＣＬＯＣＫ　、■　は遅延ビット差計数回路
０．０１２４を構成するＤ型フリ・ノブフロップＱ２か
らの出力信号であってカウントスタート信号、■■■は
バイナリカウンタ０３の計数出力、■■［相］はＤ型う
ッチＱ４の出力で、セレクタ１２３の０６に対する制御
信号、■はシフトレジスタ１２２　　Ｑ５の出力、■は
位相補正されたセレクタ１２３　　Ｑ６の出力信号であ
る。また■は受端側同期制御盤１２のデータ人力信号Ｄ
ＡＴＡ、　＠は回線の切替命令入力である。

第３図は本発明の実施例の回線切替装置の動作説明図で
、（Ａ　）図はタイムチャートであり（Ｂ）図はセレク
タＱ６の真理値表である。（Ａ　）図の左端の番号は第
２図の信号の番号に対応する。

また、第３図は現用回線１０１から予備回線１００に切
替る場合を示しており、送端のシステム切替スイッチ２
は受端側からの並接命令を受けて既に並列接続されて現
用回線１０１と同じＰＣＭ多重信号ＳＹＳ　ＩＩＮが予
備回線１００にも送られて来て、受端側においては全く
同一の信号で位相のみ異なる信号を受信している。　第
２図の受端同期制御盤　において、予備側および現用側
の入力データＤＡＴＡＯ１■−１、クロック信号ＣＬＯ
ＣＫ■、■−１は、夫々のフレーム抽出回路ＦＥＸ７１
２１Ｂ　、　１２１Ａニおイテ、システム送端に入力さ
れたＰＣＭ多重信号ＳＹＳ　ＩＩＮのフレーム同期パル
スを抽出してその周期に等しい周期のパルスを、予備フ
レーム信号■、現用フレーム信号■として出力する。第
３図（Ａ　）図の■、■は、予備フレーム信号■が現用
フレーム信号■に対して５ビット進んでいる場合を示し
ている。

このフレーム信号■、■はともに現用側および予備側の
遅延ビット差計数回路り、ＤＩ２４Ｂ、１２４八に人力
される。遅延ビット差計数回路り、Ｄ　１２４　　はイ
ンバータＱ１、Ｄ型フリ７プフロソプＱ２　、バイナリ
カウンタＱ３．０型ラツチＱ４から成る。

今、予備回線の切替命令人力＠が予備側の遅延ビット差
計数回路０．０１２４８に入力し“Ｌ”状態から″Ｈ″
状態に変ると、バイナリカウンタ０３は入力パルスの計
数を開始し、フリップフロ、プ０２の出力信号■が“Ｈ
”状態の間だけカウントを行い■、■、■の様に１クロ
ツク毎にカウントを進めて行く。そして最終的には現用
のフレームパルス■によりＱ４のＤ型うフチに読み込ま
れ■、■、［相］のバイナリデータが０６のセレクタへ
供給される。セレクタ口６はこのバイナリデータが２＝
１．２　＝Ｏ，２＝１であるのでシフトレジスタＱ５の
出力から５ビツト遅延した信号を、っまり■の出力信号
から第３図（Ｂ　”）に示したセレクタＱ６の真理値表
により選択出力し、０に示した出力信号を得る。斯（し
て、予備側の出力データ信号０は現用側の出力データ信
号０−１と同一の位相となるので、予備セレクタ１２３
Ｂの出力０と現用セレクタ１２３Ａの出力＠−１は、夫
々のＵ−８回路８を経て受端の切替スイッチ９において
ヒントレスで切替られる。また切替スイッチ９の切替動
作は、遅延回路１４　（τ）により時間同期のとれた切
替信号により動作させることになるので切替時間を短縮
することが出来る。

〔発明の効果〕

以上説明した如く、本発明によれば、回線切替のための
現用回線と予備回線の受信データの位相差検出に、同期
安定度の良いＰ口端局装置からの入力ＰＣＭ多重信号の
フレーム同期パルス信号を利用しているので、フレーム
同期が辛うじて可能な程度の悪い受信状態でも無瞬断回
線切替を行うことが出来る効果がある。

また、無線システムの送端部および受端部の回路構成を
簡略化出来るのでシステムの低コスト化、低消費電力化
および小形化に効果があるとともに、ディジタル処理の
段数を送端、受端で一段づつ省略することが出来るので
切替時間の短縮の効果がある。

【図面の簡単な説明】

第１図は本発明の回線切替装置をもつ無線システムの構
成を示す原理ブロック図、 第２図は本発明の実施例の回線切替装置の受端同期制御
盤の構成を示すブロック図、 第３図は本発明の実施例の回線切替装置の動作説明図、 第４図は従来例の回線切替装置をもつ無線システムのブ
ロック図、 第５図は従来例の回線切替装置の受端データ切替回路の
ブロック図である。 第１図、第２図、第４図において、 １はハイブリッド、２は送端切替スイッチ、３はＢ−０
回路、４は送端側符号処理盤、５は送信機、６は受信機
、８はＵ−８回路、９は受端切替スイッチ、１１はフレ
ーム同期回路、 １２　　は受端同期制御盤、 １２１はフレーム抽出回路、 １２２はシフトレジスタ、 １２３はセレクタ、 １２４は遅延ビット差計数回路、 １４は遅延回路、 １００は予備回線、１０１は現用回線である。

Claims (1)

1. 【特許請求の範囲】 フレーム同期パルスを持つデータを伝送する現用回線（
   １０１）と予備回線（１００）とからなる回線の受端側
   において、 現用回線および予備回線の受信データをそれぞれ書込む
   現用および予備のシフトレジスタ（１２２Ａ、１２２Ｂ
   ）と、 現用回線と予備回線の受信データのそれぞれからフレー
   ム同期パルスを抽出する抽出回路（１２１Ａ、１２１Ｂ
   ）と、 該抽出回路（１２１Ａ、１２１Ｂ）が抽出した現用およ
   び予備のフレーム同期パルスの一方が他方に遅延してい
   るビット差を計数する計数回路（１２４Ａ、１２４Ｂ）
   と、 該計数回路（１２４Ａ、１２４Ｂ）の出力により前記現
   用および予備のシフトレジスタ（１２２Ａ、１２２Ｂ）
   の出力データをそれぞれ読み出す現用および予備のセレ
   クタ（１２３Ａ、１２３Ｂ）と、 前記計数回路（１２４Ａ、１２４Ｂ）の計数結果に応じ
   て回線の切替命令入力に時間遅延を付与する遅延回路（
   １４）とを具え、 前記現用および予備の両セレクタ（１２３Ａ、１２３Ｂ
   ）の出力を入替えて出力することにより現用回線と予備
   回線との相互の切替を行うことを特徴とする回線切替装
   置。