JPS60125031A - 回線切替回路 - Google Patents
回線切替回路Info
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- JPS60125031A JPS60125031A JP23446583A JP23446583A JPS60125031A JP S60125031 A JPS60125031 A JP S60125031A JP 23446583 A JP23446583 A JP 23446583A JP 23446583 A JP23446583 A JP 23446583A JP S60125031 A JPS60125031 A JP S60125031A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Automatic Assembly (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は無瞬断で回線の切替えを行うことができる回線
切替回路に関するものである。
切替回路に関するものである。
従来技術と問題点
予備回線を具え、現用回線の信号品質が低下したとき予
備回線に無瞬断で切替えることによって信号品質を維持
する方式は、回線の信頼度を向上させるために一般に用
いられている。特に無線回線の場合、フエーシングによ
って現用回線のエラーレイトが大きくなったとき、予備
回線に切シ替える無瞬断回線切替装置が必要になる。
備回線に無瞬断で切替えることによって信号品質を維持
する方式は、回線の信頼度を向上させるために一般に用
いられている。特に無線回線の場合、フエーシングによ
って現用回線のエラーレイトが大きくなったとき、予備
回線に切シ替える無瞬断回線切替装置が必要になる。
従来の回線切替回路の例を第１図に示す＝同図において
２１ 、２２は分周回路（１／ｎ）、２３ 、２４はエ
ラスティックメモリ（ＥＶ） 、２５は分周回路（ｉ／
ｎ）、２６ 、２７はセレクタ（ＳＥＬ）、２８は切替
スイッチである。回路には予備データ（ＤＡＴＡ １
）、予備クロック（ＣＬＫＩ）、予備フレームパルス（
Ｆ）くルス１゛）、現用データ（ＤＡＴＡ ２ ） 、
現用クロック（ＣＬＫ２）、現用フレームパルス（Ｆパ
ルス２）が入力される。無線回線正常時には、現用、予
備のデータの位相がフレームパルスを基準にして一致し
ており、切替スイッチ部はセレクタＴの出力側に接続さ
れている。切替時には送端並列されていて、現用、予備
両回線間の位相差が±ｉビット以下であるものとする。
２１ 、２２は分周回路（１／ｎ）、２３ 、２４はエ
ラスティックメモリ（ＥＶ） 、２５は分周回路（ｉ／
ｎ）、２６ 、２７はセレクタ（ＳＥＬ）、２８は切替
スイッチである。回路には予備データ（ＤＡＴＡ １
）、予備クロック（ＣＬＫＩ）、予備フレームパルス（
Ｆ）くルス１゛）、現用データ（ＤＡＴＡ ２ ） 、
現用クロック（ＣＬＫ２）、現用フレームパルス（Ｆパ
ルス２）が入力される。無線回線正常時には、現用、予
備のデータの位相がフレームパルスを基準にして一致し
ており、切替スイッチ部はセレクタＴの出力側に接続さ
れている。切替時には送端並列されていて、現用、予備
両回線間の位相差が±ｉビット以下であるものとする。
ここでｎはエラスティックメモリ２３．２４のビット数
である。エラスティックメモリ２４には、現用回線のク
ロックＣＬＫ２を１７ｎに分周する分周回路２２の出力
クロックによって、眼用回線のデータＤＡＴＡ２が順次
書き込まれ、書き込み位相は現用回線のフレームパルス
Ｆパルス２によシ制御されている。
である。エラスティックメモリ２４には、現用回線のク
ロックＣＬＫ２を１７ｎに分周する分周回路２２の出力
クロックによって、眼用回線のデータＤＡＴＡ２が順次
書き込まれ、書き込み位相は現用回線のフレームパルス
Ｆパルス２によシ制御されている。
現用回線のクロックと同期したクロックＣＬＫ３を１／
ｎに分周する分周回路２５の出力クロックはセレクタＩ
に与えられておシ、これによってエラスティックメモリ
２４のデータは直列に読出されて出力ＯＵＴ ２を生じ
る。
ｎに分周する分周回路２５の出力クロックはセレクタＩ
に与えられておシ、これによってエラスティックメモリ
２４のデータは直列に読出されて出力ＯＵＴ ２を生じ
る。
一万、エラスティックメモリ２３には、予備回線のクロ
ックＣＬＫ １を１／ｎに分周する分周回路２１の出力
クロックによって、予備回線のデータＤＡＴＡ１が順次
書き込まれ、書き込み位相は予備回線のフレームパルス
Ｆパルス１によシ制御されている。
ックＣＬＫ １を１／ｎに分周する分周回路２１の出力
クロックによって、予備回線のデータＤＡＴＡ１が順次
書き込まれ、書き込み位相は予備回線のフレームパルス
Ｆパルス１によシ制御されている。
エラスティックメモリ器のデータは、セレクタ２６によ
って分周回路部の出力クロックに応じて直列に読出され
て出力ＯＵＴ １を生じる。
って分周回路部の出力クロックに応じて直列に読出され
て出力ＯＵＴ １を生じる。
このとき現用、予備両回線間の位相差が±ｉビット以下
であること、フレームパルスによってエラスティックメ
モリへの書き込み位相が制御されていること、およびエ
ラスティックメモリがｎビットであることから、現用、
予備間の位相差を吸収でき、出力ＯＵＴ １ 、 ＯＵ
Ｔ ２のデータの位相が一致しているので、無瞬断で切
替スイッチ詔によシセレクタが側からセレクタ％側に切
替えることができる。
であること、フレームパルスによってエラスティックメ
モリへの書き込み位相が制御されていること、およびエ
ラスティックメモリがｎビットであることから、現用、
予備間の位相差を吸収でき、出力ＯＵＴ １ 、 ＯＵ
Ｔ ２のデータの位相が一致しているので、無瞬断で切
替スイッチ詔によシセレクタが側からセレクタ％側に切
替えることができる。
次に第２図は従来回路の一例として、無瞬断回想切替装
置の構成を示している。同図において１はハイブリッド
（Ｈ）、２は送端側切替スイッチ、３はバイポーラ・ユ
ニポーラ変換回路（Ｂ−Ｕ ）、４はスタッフ回路（Ｓ
ＴＦ）、５は送信機（ＴＸ）、６ハ受信ｍ（ＲＸ）、８
はユニポーラ・バイポーラ変換回路（Ｕ−Ｂ）、９は受
端側切替スイッチ、１０は送端側データ切替回路（ＴＳ
Ｗ）、１１はフレーム同期回路（ＦＳＹＮ）、１２は速
度逆変換およびデータ切替回路（ＦＣＯＮ）”、■は分
配回路（ＤＩＥＴ）であシ、１００は予備回線、１０１
は現用回線でおって、５ＹＳＩＩＮ〜５ＹＳｎ ＩＮ
ハシステム１懲いしシステムｎの入力を、５Ｙ８１０Ｕ
Ｔ 〜５ＹＳｎ ＯＵＴはシスチムニないしシステムｎ
の出力をそれぞれ示しているＯ第２図において、システ
ム１の信号は正常時現用回線１０１を経て伝送されてい
る。入力５ＹＳＩ ＩＮはハイブリッド１で２分され、
ノ（イボーラ・ユニットポーラ変換回路３においてバイ
ポーラ信号からユニポーラ信号に変換されたのち速度変
換され、スタッフ回路４においてフレームノ（シスが挿
入される。スタッフ回路４の出力は送信機５で変調信号
に変換され電波として送出される。この信号は受信機６
で受信され、フレーム同期回路１１でフレーム同期をと
られるとともに７レームノくシスが抜き取られ、速度逆
変換およびデータ切替回路ｎにおいて速度−変換が行わ
れ、ユニポーラ・〕（イポーラ変換回路８においてユニ
ポーラ信号から）くイボーラ信号に変換され、受端側切
替スイッチ９を経て出力され・る。
置の構成を示している。同図において１はハイブリッド
（Ｈ）、２は送端側切替スイッチ、３はバイポーラ・ユ
ニポーラ変換回路（Ｂ−Ｕ ）、４はスタッフ回路（Ｓ
ＴＦ）、５は送信機（ＴＸ）、６ハ受信ｍ（ＲＸ）、８
はユニポーラ・バイポーラ変換回路（Ｕ−Ｂ）、９は受
端側切替スイッチ、１０は送端側データ切替回路（ＴＳ
Ｗ）、１１はフレーム同期回路（ＦＳＹＮ）、１２は速
度逆変換およびデータ切替回路（ＦＣＯＮ）”、■は分
配回路（ＤＩＥＴ）であシ、１００は予備回線、１０１
は現用回線でおって、５ＹＳＩＩＮ〜５ＹＳｎ ＩＮ
ハシステム１懲いしシステムｎの入力を、５Ｙ８１０Ｕ
Ｔ 〜５ＹＳｎ ＯＵＴはシスチムニないしシステムｎ
の出力をそれぞれ示しているＯ第２図において、システ
ム１の信号は正常時現用回線１０１を経て伝送されてい
る。入力５ＹＳＩ ＩＮはハイブリッド１で２分され、
ノ（イボーラ・ユニットポーラ変換回路３においてバイ
ポーラ信号からユニポーラ信号に変換されたのち速度変
換され、スタッフ回路４においてフレームノ（シスが挿
入される。スタッフ回路４の出力は送信機５で変調信号
に変換され電波として送出される。この信号は受信機６
で受信され、フレーム同期回路１１でフレーム同期をと
られるとともに７レームノくシスが抜き取られ、速度逆
変換およびデータ切替回路ｎにおいて速度−変換が行わ
れ、ユニポーラ・〕（イポーラ変換回路８においてユニ
ポーラ信号から）くイボーラ信号に変換され、受端側切
替スイッチ９を経て出力され・る。
いま現用回線１０１においてフェージング等によってエ
ラーが増えると、予備回線における送端側データ切替回
路１０に対して送端並列命令が送出される。送端側デー
タ切替回路１０は各現用回線のスタッフ回路の出力が接
続されておシ、上述の送端並列命令によって現用回線１
０１のスタッフ回路４の出力を選択して入力し、これを
予備回線１００の送信機５を介して送出する。予備回線
１００の受信機６はこれを受信し、受信信号はフレーム
同期回路１１でフレーム同期をとられるとともにフレー
ムパルスが抜き取られる。分配回路１３は予備回線１０
０のデータ、クロックおよびフレームパルスを各現用回
線の速度逆変換およびデータ切替回路１２に分配する。
ラーが増えると、予備回線における送端側データ切替回
路１０に対して送端並列命令が送出される。送端側デー
タ切替回路１０は各現用回線のスタッフ回路の出力が接
続されておシ、上述の送端並列命令によって現用回線１
０１のスタッフ回路４の出力を選択して入力し、これを
予備回線１００の送信機５を介して送出する。予備回線
１００の受信機６はこれを受信し、受信信号はフレーム
同期回路１１でフレーム同期をとられるとともにフレー
ムパルスが抜き取られる。分配回路１３は予備回線１０
０のデータ、クロックおよびフレームパルスを各現用回
線の速度逆変換およびデータ切替回路１２に分配する。
現用回線１０１の速度逆変換およびデータ切替回路１２
のデータ切替回路部分に第１図のデータ切替回路が使用
されておシ、予備回線を選択してそのデータを出力する
ようにすれば、無瞬断で現用回線１０１から予備回線１
００への切替えが行われる。
のデータ切替回路部分に第１図のデータ切替回路が使用
されておシ、予備回線を選択してそのデータを出力する
ようにすれば、無瞬断で現用回線１０１から予備回線１
００への切替えが行われる。
このように第２図の無瞬断回線切替装置によって、無瞬
断で現用回線から予備回線への切替えを行うことができ
るが、この場合受端側のデータ切替回路で両回線出力に
おけるフレームノくシスの相関が必要なため、送端側デ
ータ切替回路がフレームパルスを挿入するスタッフ回路
の後になければならず、その為、予備ＴＸ入力が、切替
時に予備クロックから現用クロックへとステップ状に変
化するのでＴＸのビット同期がはずれてしまい再同期の
時間が必要となる。同時に予備フレームノ（シスの位相
から、現用フレームパルスの位相へと変化する為−担フ
レーム同期回路〆がフレーム同期はずれとなシ再同期時
間が必要となる。よって切替時間が長くか＼るという問
題があった。
断で現用回線から予備回線への切替えを行うことができ
るが、この場合受端側のデータ切替回路で両回線出力に
おけるフレームノくシスの相関が必要なため、送端側デ
ータ切替回路がフレームパルスを挿入するスタッフ回路
の後になければならず、その為、予備ＴＸ入力が、切替
時に予備クロックから現用クロックへとステップ状に変
化するのでＴＸのビット同期がはずれてしまい再同期の
時間が必要となる。同時に予備フレームノ（シスの位相
から、現用フレームパルスの位相へと変化する為−担フ
レーム同期回路〆がフレーム同期はずれとなシ再同期時
間が必要となる。よって切替時間が長くか＼るという問
題があった。
また送端側においてフレーム同期パルスの挿入のための
回路を必要とするとともに、受端側においてフレーム同
期のための回路を必要とするため回路構成が複雑になる
という問題があった。
回路を必要とするとともに、受端側においてフレーム同
期のための回路を必要とするため回路構成が複雑になる
という問題があった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、現用、予備両回線のデー
タを直接比較して、現用、予備両回線のデータの位相変
動を吸収するようにすることによってフレーム同期バに
スを必要としない無瞬断切替回路を提供することにある
。
るものであって、その目的は、現用、予備両回線のデー
タを直接比較して、現用、予備両回線のデータの位相変
動を吸収するようにすることによってフレーム同期バに
スを必要としない無瞬断切替回路を提供することにある
。
発明の実施例
第３図は本発明の回線切替回路の一実施例の構成を示し
ている。同図において、第１図におけると同じ部分は同
じ番号で示されておシ、器は比較回路、３３は切替スイ
ッチ、あは位相判定回路である。
ている。同図において、第１図におけると同じ部分は同
じ番号で示されておシ、器は比較回路、３３は切替スイ
ッチ、あは位相判定回路である。
第４図は第３図における各部信号を示し、本発明の回線
切替回路の動作を説明するものである。
切替回路の動作を説明するものである。
次に第３図について回線切替回路における切替。
復帰の動作について説明する。第３図において正常時、
切替スイッチ舘はセレクタｎの出力側に接続され、切替
スイッチおは分周回路２１の側に接続されている。まず
切替時に送端並列されていて、現用、予備両回線間の位
相差が士−ビット以下であるものとする。ここでｎは、
エラスティックメモリ２３ 、２４のビット数である。
切替スイッチ舘はセレクタｎの出力側に接続され、切替
スイッチおは分周回路２１の側に接続されている。まず
切替時に送端並列されていて、現用、予備両回線間の位
相差が士−ビット以下であるものとする。ここでｎは、
エラスティックメモリ２３ 、２４のビット数である。
エラスティックメモリＵには、現用回線のクロックＣＬ
Ｋ ２を１／ｎに分周する分周回路２２の出力クロック
によって現用回線のデータＤＡＴＡ ２が順次畳込まれ
る。 現用回線のクロックと同期したクロックＣＬＫ
３を１／ｎに分周する、分局回路部の出力クロックがセ
レクタｎに与えられておシ、これによってエラスティッ
クメモリ冴のデータは直列に読出されて、出力０ＵＴ２
を生じる。
Ｋ ２を１／ｎに分周する分周回路２２の出力クロック
によって現用回線のデータＤＡＴＡ ２が順次畳込まれ
る。 現用回線のクロックと同期したクロックＣＬＫ
３を１／ｎに分周する、分局回路部の出力クロックがセ
レクタｎに与えられておシ、これによってエラスティッ
クメモリ冴のデータは直列に読出されて、出力０ＵＴ２
を生じる。
一方、エラスティックメモリ詔には、予備回線のクロッ
クＣＬＫ １を１／ｎに分周する分周回路２１の出力ク
ロックによって予備回線のデータＤＡＴＡ １が順次書
込まれ、エラスティックメモリ２３のデータはセレクタ
２６によって、分周回路２５の出力クロックに応じて直
列に読出されて、出力ＯＵＴ １を生じる。
クＣＬＫ １を１／ｎに分周する分周回路２１の出力ク
ロックによって予備回線のデータＤＡＴＡ １が順次書
込まれ、エラスティックメモリ２３のデータはセレクタ
２６によって、分周回路２５の出力クロックに応じて直
列に読出されて、出力ＯＵＴ １を生じる。
比較回路２９は両エラスティックメモリ詔、２４の出力
を比較してエラーパルスを発生し、位相判定回路あは比
較結果から両回線の位相差を判定する。
を比較してエラーパルスを発生し、位相判定回路あは比
較結果から両回線の位相差を判定する。
この出力は切替スイッチおを経て、順序変更）くシスと
して分周回路２１に与えられる。これによってエラステ
ィックメモリ田に対する書込みの位相位置が順次変更さ
れ、従ってエラスティックメモリ２３におけるデータの
書込み順序が変更される。このような嘗込み順序の変更
は、比較回路器における両エラスティックメモリ２３
、２４の出力の比較結果が一致してエラーパルスが生じ
なくなるまで行われる。第５図に位相判定回路の１例を
示す。比較回路器において、出カ一致の条件が満足され
る状態になったとき、保護回路３２が動作してゲート回
路３１が閉じ、以後順序変更パルスは禁止される。
して分周回路２１に与えられる。これによってエラステ
ィックメモリ田に対する書込みの位相位置が順次変更さ
れ、従ってエラスティックメモリ２３におけるデータの
書込み順序が変更される。このような嘗込み順序の変更
は、比較回路器における両エラスティックメモリ２３
、２４の出力の比較結果が一致してエラーパルスが生じ
なくなるまで行われる。第５図に位相判定回路の１例を
示す。比較回路器において、出カ一致の条件が満足され
る状態になったとき、保護回路３２が動作してゲート回
路３１が閉じ、以後順序変更パルスは禁止される。
このようにして両エラスティックメモリ２３ 、２４の
出力の位相が一致したとき、切替スイッチ銘はセイクタ
２６の出力側に接続され、これによって現用回線から予
備回線への切替えが無瞬断で行われる。
出力の位相が一致したとき、切替スイッチ銘はセイクタ
２６の出力側に接続され、これによって現用回線から予
備回線への切替えが無瞬断で行われる。
これと同時に切替スイッチおは分周回路２２の側に接続
され、以後は現用側と予備側とが入れ替って動作する。
され、以後は現用側と予備側とが入れ替って動作する。
比較回路器における出カ一致の条件は、現用。
予備両回線のエラーレートに基づく比較回路器の出力エ
ラーと、位相が異なる場合の出力エラーの頻度の差を考
慮して定められ、両回線のエラーが少ないときは、メモ
リの書込み順序変更の動作を停止させるようにすること
もできる。またＩＡの分周回路園は、フィー）°パック
ルーズの発振を防止するために設けられておシ、分局比
ｍは回路の動作条件を考慮して任意に定められる。さら
に各エラスティックメモリ２３ 、２４の読出しのため
に、分周回路２５ｔ−経て各セレクタ２６ 、２７に与
えられるクロックＣＬＫ ３は、通常現用回線のクロッ
クＣＬＫ２または予備回線のクロックＣＬＫＩを選択し
て用いられるが、これらの各クロックＣＬＫ １ 、
ＣＬＫ２ 。
ラーと、位相が異なる場合の出力エラーの頻度の差を考
慮して定められ、両回線のエラーが少ないときは、メモ
リの書込み順序変更の動作を停止させるようにすること
もできる。またＩＡの分周回路園は、フィー）°パック
ルーズの発振を防止するために設けられておシ、分局比
ｍは回路の動作条件を考慮して任意に定められる。さら
に各エラスティックメモリ２３ 、２４の読出しのため
に、分周回路２５ｔ−経て各セレクタ２６ 、２７に与
えられるクロックＣＬＫ ３は、通常現用回線のクロッ
クＣＬＫ２または予備回線のクロックＣＬＫＩを選択し
て用いられるが、これらの各クロックＣＬＫ １ 、
ＣＬＫ２ 。
ＣＬＫ ３がいずれも非常に安定であれば、クロックＣ
ＬＫ ３は独立でもよい。
ＬＫ ３は独立でもよい。
予備回線に切替えられた状態から復帰するときは、上述
の動作と逆の切替えが行われ、現用回線のエラスティッ
クメモリ２４におけるデータの書込み順序が順序変更パ
ルスによって変更され、出カ一致の条件が満たされたと
き、切替スイッチ２８゜おを復旧させることによって、
予備回線から現用回線への復帰が行われる。
の動作と逆の切替えが行われ、現用回線のエラスティッ
クメモリ２４におけるデータの書込み順序が順序変更パ
ルスによって変更され、出カ一致の条件が満たされたと
き、切替スイッチ２８゜おを復旧させることによって、
予備回線から現用回線への復帰が行われる。
第６図に本発明の一実施例を示す。ここで本発明はＦＣ
ＯＮ １２内に使用されている。同図において第２図と
同じ部分は同じ番号で示されている。送端データ切替回
路１０の位置がスタフ回路の前にある為、予備ＴＸのク
ロック入力は切替時に変化せず、ＴＸのビット同期はは
ずれない。また、データ入力中のフレーム同期パルスの
位相も変化しないため、フレーム同期ははずれない。よ
って、切替時間が大幅に短縮できる。
ＯＮ １２内に使用されている。同図において第２図と
同じ部分は同じ番号で示されている。送端データ切替回
路１０の位置がスタフ回路の前にある為、予備ＴＸのク
ロック入力は切替時に変化せず、ＴＸのビット同期はは
ずれない。また、データ入力中のフレーム同期パルスの
位相も変化しないため、フレーム同期ははずれない。よ
って、切替時間が大幅に短縮できる。
第７図は本発明の回線切替回路のさらに他の実施例の構
成を示している。同図は同一の送信機からの電波を、異
なる径路によって２台の受信機によって受信する、スペ
ースダイパーシティ方式の場合に本発明を適用する場合
を示し、４１は送信機（ＴＸ）、４２拡送信アンテナ、
４３ 、４４は受信アンテナ、４５ 、４６は受信機（
ＲＸ）であって、４７は第３図に示されたと同じ受端側
切替スイッチである。
成を示している。同図は同一の送信機からの電波を、異
なる径路によって２台の受信機によって受信する、スペ
ースダイパーシティ方式の場合に本発明を適用する場合
を示し、４１は送信機（ＴＸ）、４２拡送信アンテナ、
４３ 、４４は受信アンテナ、４５ 、４６は受信機（
ＲＸ）であって、４７は第３図に示されたと同じ受端側
切替スイッチである。
第７図において、送信機４１の送信信号はアンテナ４２
を経て送出され、電波としてそれぞれ異なる径路を経て
受信側に到シ、アンテナ４３ 、４４を経てそれぞれ受
信機４５ 、４６によって受信され、受信信号は受端側
切替スイッチ４７に接続される。受端側切替スイッチ４
７においては、内蔵する比較回路において両受倍信号に
基づく出力を比較して、第３図の場合と同様にそれぞれ
のエラスティックメモリに対する書込み順序を変更する
ことによって、受信機４５を経た受信信号と受信機４６
を経た受信信号とを無瞬断で切替えることができる。
を経て送出され、電波としてそれぞれ異なる径路を経て
受信側に到シ、アンテナ４３ 、４４を経てそれぞれ受
信機４５ 、４６によって受信され、受信信号は受端側
切替スイッチ４７に接続される。受端側切替スイッチ４
７においては、内蔵する比較回路において両受倍信号に
基づく出力を比較して、第３図の場合と同様にそれぞれ
のエラスティックメモリに対する書込み順序を変更する
ことによって、受信機４５を経た受信信号と受信機４６
を経た受信信号とを無瞬断で切替えることができる。
このように本発明の回線切替回路は、送端側に全く切替
手段を有せず、受端側のみで現用、予備両回線の切替を
行う場合にも適用することができる。
手段を有せず、受端側のみで現用、予備両回線の切替を
行う場合にも適用することができる。
発明の詳細
な説明したように、本発明の回線切替回路によれば、現
用回線および予備回線の受信データをそれぞれ書込む第
１および第２のメモリと、現用回線および予備回線のク
ロックに応じてそれぞれ第１または第２のメモリを読出
す第１および第２のセレクタと、両セレクタの出力を比
較して不一致のときパルスを発生していずれか一方のメ
モリにおける書込み順序を変更する書込み順序変更手段
とを具え、書込み順序変更手段においで両セレクタ出力
の一致が検出されたとき第１第２のセレクタの出力を入
替えて出方することによって現用回線と予備回線との相
互の切替えを行うようにしたので、回線切替に際しフレ
ームパルスを必要とせずに、無瞬断切替えを実現するこ
とができるので切替装置の回路構成を簡単化することが
でき、また切替時間を短縮４′きる効果がある。
用回線および予備回線の受信データをそれぞれ書込む第
１および第２のメモリと、現用回線および予備回線のク
ロックに応じてそれぞれ第１または第２のメモリを読出
す第１および第２のセレクタと、両セレクタの出力を比
較して不一致のときパルスを発生していずれか一方のメ
モリにおける書込み順序を変更する書込み順序変更手段
とを具え、書込み順序変更手段においで両セレクタ出力
の一致が検出されたとき第１第２のセレクタの出力を入
替えて出方することによって現用回線と予備回線との相
互の切替えを行うようにしたので、回線切替に際しフレ
ームパルスを必要とせずに、無瞬断切替えを実現するこ
とができるので切替装置の回路構成を簡単化することが
でき、また切替時間を短縮４′きる効果がある。
第１図は従来の無瞬断回線切替回路の構成を示す図、第
２図は従来の回線切替装置の一例の構成を示す図、第３
図は本発明の無瞬断回線切替回路の構成例を示す図、第
４図は第３図における各部信号を示す図、第５図は位相
判定回路の構成を示す図、第６図および第７図はそれぞ
れ本発明の一実施例の構成を示す図である。 １・・・バイア１）ッ）’（Ｈ）、２・・・送端側切替
スイッチ、３・・・バイポーラ・ユニポーラ変換回路（
Ｂ−Ｕ）、４−Ｘ ｌ’ ”） ７回路（ＳＴＦ）、５
・！信機（ＴＸ）、６・・・受信機（ＲＸ）、８・・
・ユニポーラ・パイポーラ変換回路（Ｕ−Ｂ）、９・・
・受端側切替スイッチ、１０・・・送端側データ切替回
路（ＴＳＷ）、１１・・・フレーム同期回路（ＦＳＹＮ
）、１２・・・速度逆変換およびデータ切替回路（ＦＣ
ＯＮ）、１３・・・分配回路（ＤＩＳＴ）、２１・ｎ・
・・分周回路（１／ｎ） 、２３ 、２４・・・エラス
ティックメモリ（ＥＭ） 、２５・・・分局回路（１／
ｎ） 、２６ 、２７ ＝・−ｋ Ｖフタ（ＳＥＬ）、
２８・・・切替スイッチ、２９・・・比較回路、（資）
・・・分局回路（１／ｍ ） 、 ３１・・・デート回
路、３２・・・保護回路、お・・・切替スイッチ、混・
・・位相判定回路、４】・・・送信機（ＴＸ）、４２・
・・送信アンテナ、４３ 、４４・・・受信アンテナ、
４５ 、４６・・・受信機（ＲＸ）、４７・・・受端側
切替スイッチ、１００・・・予備回線、１０１・・・現
用回線。 特許出願人 富士通株式会社
２図は従来の回線切替装置の一例の構成を示す図、第３
図は本発明の無瞬断回線切替回路の構成例を示す図、第
４図は第３図における各部信号を示す図、第５図は位相
判定回路の構成を示す図、第６図および第７図はそれぞ
れ本発明の一実施例の構成を示す図である。 １・・・バイア１）ッ）’（Ｈ）、２・・・送端側切替
スイッチ、３・・・バイポーラ・ユニポーラ変換回路（
Ｂ−Ｕ）、４−Ｘ ｌ’ ”） ７回路（ＳＴＦ）、５
・！信機（ＴＸ）、６・・・受信機（ＲＸ）、８・・
・ユニポーラ・パイポーラ変換回路（Ｕ−Ｂ）、９・・
・受端側切替スイッチ、１０・・・送端側データ切替回
路（ＴＳＷ）、１１・・・フレーム同期回路（ＦＳＹＮ
）、１２・・・速度逆変換およびデータ切替回路（ＦＣ
ＯＮ）、１３・・・分配回路（ＤＩＳＴ）、２１・ｎ・
・・分周回路（１／ｎ） 、２３ 、２４・・・エラス
ティックメモリ（ＥＭ） 、２５・・・分局回路（１／
ｎ） 、２６ 、２７ ＝・−ｋ Ｖフタ（ＳＥＬ）、
２８・・・切替スイッチ、２９・・・比較回路、（資）
・・・分局回路（１／ｍ ） 、 ３１・・・デート回
路、３２・・・保護回路、お・・・切替スイッチ、混・
・・位相判定回路、４】・・・送信機（ＴＸ）、４２・
・・送信アンテナ、４３ 、４４・・・受信アンテナ、
４５ 、４６・・・受信機（ＲＸ）、４７・・・受端側
切替スイッチ、１００・・・予備回線、１０１・・・現
用回線。 特許出願人 富士通株式会社
Claims (1)
- 現用回線と予備回線とを有する回線の受端側において、
現用回線および予備回線の受信データをそれぞれ誓込む
第１および第２のメモリと、現用回線および予備回線の
クロックに応じてそれぞれ第１または第２のメモリを読
出す第１および第２のセレクタと、該両セレクタの出力
を比較して不一致のときパルスを発生して前記いずれか
一方のメモリにおける書込み順序を変更する書込み順序
変更手段とを具え、該書込み順序変更手段において両セ
レクタ出力の一致が検出されたとき前記第１８第２のセ
レクタの出力を入替えて出力することによって現用回線
と予備回線との相互の切替えを行うことを特徴とする回
線切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23446583A JPS60125031A (ja) | 1983-12-12 | 1983-12-12 | 回線切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23446583A JPS60125031A (ja) | 1983-12-12 | 1983-12-12 | 回線切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60125031A true JPS60125031A (ja) | 1985-07-04 |
Family
ID=16971425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23446583A Pending JPS60125031A (ja) | 1983-12-12 | 1983-12-12 | 回線切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125031A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600474A1 (fr) * | 1986-06-18 | 1987-12-24 | Alcatel Thomson Faisceaux | Procede de synchronisation de deux trains binaires |
| JPS6377235A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | デイジタル通信システムの切替方式 |
| JPH0286348A (ja) * | 1988-09-22 | 1990-03-27 | Nippon Telegr & Teleph Corp <Ntt> | 回線切換方式 |
-
1983
- 1983-12-12 JP JP23446583A patent/JPS60125031A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600474A1 (fr) * | 1986-06-18 | 1987-12-24 | Alcatel Thomson Faisceaux | Procede de synchronisation de deux trains binaires |
| US4827490A (en) * | 1986-06-18 | 1989-05-02 | Alcatel Thomson Faisceaux Hertziens | Method of synchronizing two binary trains |
| JPS6377235A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | デイジタル通信システムの切替方式 |
| JPH047865B2 (ja) * | 1986-09-20 | 1992-02-13 | Fujitsu Ltd | |
| JPH0286348A (ja) * | 1988-09-22 | 1990-03-27 | Nippon Telegr & Teleph Corp <Ntt> | 回線切換方式 |
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