JPH0286348A - 回線切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重ディジタル伝送に利用される。

本発明は時分割多重ディジタル伝送において、セルを単
位とする情報列を伝送する現用の回線または伝送路を予
備の回線または伝送路に切り換える回線切換方式に関す
る。回線または伝送路切換えは、ノードまたは伝送路障
害時における伝送路切換えおよび切戻し、ノード増設ま
たは伝送路工事のための伝送路の支障移転および切戻し
、伝送路の負荷分散または回線の新増設のための回線の
収容換え等において必要となる。

〔従来の技術〕

第１０図は従来例を示すブロック構成図で゛ある。

この従来例は光フアイバ伝送路を用いたフレーム多重伝
送装置の場合を示す。

本従来例は、それぞれ一定長のフレームを単位として情
報列を伝送する現用伝送路２ａ〜２ｄおよび予備用伝送
路３を切り換えるため、送信側装置ｌに、現用伝送路２
ａ〜２ｄのいずれか、例えば現用伝送路２ｄの情報列を
分岐して予備用伝送路３に並列伝送させる伝送路切換ス
イッチ（ＬＳＷ）１１を備え、受信側装置４に、予備用
伝送路３から受信した情報列のフレーム位相を現用伝送
路から受信した情報列のフレーム位相に同期させるフレ
ーム同期手段、すなわちインタフェース回路（ＩＦ）１
４、フレーム同期回路（ＦＹ）１７、エラスティックス
トアメモリ　（ＥＭ）２０および局クロック源（ＣＧ）
２１と、エラスティックストアメモ＋Ｊ　　（ＥＭ）２
０の出力する二つの情報列の内容を比較し、これらの情
報列の遅延差をフレーム単位で測定する手段、すなわち
可変遅延回路（ＶＤ）２５、排他的論理和回路２７およ
び制御回路（ＣＴ）　３０と、この遅延差により予備用
伝送路３の遅延量を補正する可変遅延メモ’Ｊ　　（Ｄ
Ｍ）３３とを備え、送信側装置１と受信側装置４との双
方に、可変遅延メモＩＪ　（ＤＭ）　３３による補正の
後に現用伝送路を切り離す手段、すなわち送信側装置工
に配置された伝送路切換スイッチ（ＬＳＷ）１１および
制御回路（ＣＴ）１３と、受信側装置４に配置された制
御回路（ＣＴ）　３０および３２ならびに伝送路切換ス
イッチ（ＬＳＷ）３６と、制御回路（ＣＴ）　１３と制
御回路（ＣＴ）　３２とを接続するデータリンク２６と
を備えている。

送信側装置１にはさらに、多重化変換装置（ＭＵＸ）１
０と、現用伝送路２ａ〜２ｄおよび予備用伝送路３のそ
れぞれに対応して設けられたインタフェース回路（ＩＦ
）１２とを備える。受信側装置４にはさらに、多重分離
回路（Ｄ−ＭＵＸ）３８を備える。

本従来例では、任意の現用伝送路２ａ〜２ｄから予備用
伝送６３に、また、使用されていない現用伝送路がある
場合にはその伝送路を予備伝送路として、他の伝送路か
ら無瞬断で切り換えることができる。この選択は、制御
回路（ＣＴ）　３０からの制御信号３１により、切換ス
イッチ（Ｃ３Ｗ）２４を操作することにより行われる。

ここで、現用伝送路２ｄを予備用伝送路３に切り換える
場合を例に、本従来例の動作を説明する。

多重比変換装ｆｆｉ　（ＭＵＸ）　１０は、フレームパ
ターンが挿入されたフレーム多重信号を伝送路切換スイ
ッチ（ＬＳＷ）１１に出力する。伝送路切換スイッチ（
ＬＳＷ）１１は、制御回路（ＣＴ）　１３の制御により
、現用伝送路２ｄと予備用伝送路３とを並列に接続し、
現用伝送路２ｄの情報列を予備用伝送路３に分岐する。

インタフェース回路（Ｉ　Ｆ）１２は、電気信号を光信
号に変換して各伝送路に送出する。

インタフェース回路（ＩＦ）１４は、各伝送路ごとに光
信号を電気信号に変換し、ビット同期をとってクロック
１５ｄおよび１６を再生する。フレーム同期回路（ＦＹ
）１７は、インタフェース回路（ＩＦ）１４の受信した
情報列およびクロック１５ｄおよび１６を用いて、それ
ぞれフレームパルス１８ｄおよび１９を再生する。エラ
スティックストアメモリ　（ＥＭ）２０は、フレームパ
ルス１８ｄおよび１９の位相を基準として、クロック１
５ｄおよび１６によりそれぞれ受信情報列を記憶する。

エラスティックストアメモ’Ｊ　　（ＥＭ）２０の記憶
情報は、局クロック源（ＣＧ）２１から供給される局フ
レームパルス２３の位相を基準として、同じく局クロッ
ク源（ＣＧ）２１から供給される局クロック２２により
読み出される。これにより、現用伝送路２ｄと予備用伝
送路３との間の受信情報列のフレーム位相が一致する。

切換スイッチ（Ｃ３Ｗ）２４は、制御回路（ＣＴ）３０
からの制御信号３１により、現用伝送路２ｄと予備用伝
送路３との受信情報列のみを可変遅延回路（ＶＤ）２５
に引き込むように接続される。この可変遅延回路（ＶＤ
）２５の出力は排他的論理和回路２７に供給される。制
御回路（ＣＴ）　３Ｑは、排他的論理和回路２７の出力
を参照しながら、制御信号２８および２９により可変遅
延回路（ＶＤ）２５の遅延量を変化させ、排他的論理和
回路２７の出力が常時「０」になるように制御する。

すなわち、一方の可変遅延可変回路（ＶＤ）２５の遅延
量を最低とし、他方の可変遅延回路（ＶＤ）２５の遅延
量をフレーム単位で増加させて、排他的論理和回路２７
の入力が常時同一ビット符号となるように、すなわち排
他的論理和回路２７の出力が常時「０」となるように制
御する。前記他方の可変遅延回路（ＶＤ）２５の遅延量
が最大となっても、排他的論理和回路２７の出力が常時
「０」とならない場合には、前記他方の可変遅延回路（
ＶＤ）２５の遅延量を最小とし、前記一方の可変遅延回
路（ＶＤ）２５の遅延量を同様に増加させる。

このようにして、排他的論理和回路２７の出力が常時「
０」となったとき、制御回路（ＣＴ）　３０は、双方の
可変遅延回路（ＶＤ）２５の遅延量の差（フレーム単位
）を現用伝送路２ｄと予備用伝送路３との伝送遅延差と
して検出する。

可変遅延メモ！Ｊ　（ＶＭ）３３は、伝送遅延差の二倍
以上でしかもフレーム長の偶数倍のメモリ容量をもって
いる。制御回路（ＣＴ）　３０は、現用伝送路２ｄ側の
可変遅延メモ’Ｊ　（ＶＭ）３３について、制御信号３
４ｄによりあらかじめメモリ容量の半分の遅延量となる
ように設定しておく。さらに制御回路（ＣＴ）　３０は
、検出した伝送遅延差により、予備用伝送路３の遅延が
現用伝送路２ｄの遅延より小さい場合には、現用側の可
変遅延メモリ（ＶＭ）３３にあらかじめ設定されている
遅延ｌに新たに検出した伝送遅延差を加算し、この遅延
量を制御信号３５により予備用側の可変遅延メモＩＪ（
ＶＭ）３３に設定する。また、予備用伝送路３の遅延が
現用伝送路２ｄの遅延より大きい場合には、現用側の可
変遅延メモ’Ｊ　（ＶＭ）３３にあらかじめ設定されて
いる遅延量から粗かに検出した伝送遅延差を差し引き、
この遅延量を制御信号３５により予備用側の可変遅延メ
モＩＪ　（ＶＭ）　３３に設定する。これにより、現用
伝送路２ｄと予備用伝送路３との間の伝送路遅延差が、
可変遅延メモリ　（ＶＭ）３３により吸収される。

この後に、制御回路（ＣＴ）　３０は制御信号３７によ
り伝送路切換スイッチ（ＬＳＷ）３６を制御し、現用伝
送路２ｄを予備用伝送路３に高速に切り換える。これに
続いて、制御回路（ＣＴ）　３２およびデータリンク２
６を経由して制御回路１３に信号を送出し、伝送路切換
スイッチ１１を制御して現用伝送路２ｄを切り離し、伝
送路切換えが完了する。

〔発明が解決しようとする問題点３ 以上説明したように、従来の回線切換方式では、伝送遅
延差測定回路が必要なこと、また、必ずフレーム位相同
期をとる必要があるため、伝送路の内の一つの回線また
はチャネルのみ現用から予備用に無瞬断切換えするため
には、伝送路単位の遅延差吸収のためのメモリが必要と
なり、ハード増となる欠点があった。また現用側に遅延
を加えることができないため、あらかじめ遅延を加えて
おくこと、および切換え後、遅延をぬくことができない
ことにより、網金体からみると、大きな遅延量となる欠
点があった。

本発明の目的は、前記の欠点を除去することにより、遅
延差測定回路を用いずにＺ回線単位の無瞬断切換えをハ
ード量が小さい装置構成で可能な回線切換方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明は、セルを単位とする情報列を伝送する現用の回
線または伝送路を予備用の回線または伝送路に切り換え
る切換手段を含む送信側装置と受信側装置とを備えた回
線切換方式において、前記送信側装置は、少なくとも、
切換時に、その前記切換手段により現用の回線または伝
送路の情報列を分岐して予備用の回線または伝送路に並
列伝送させ、前記受信側装置での切換え終了後現用の回
線または伝送路を切り離す制御を行う第一の回線切換制
御手段を含み、前記受信側装置は、少なくとも、現用お
よび予備用の回線または伝送路の情報列内の実セルをそ
れぞれ遅延させる二つの実セル遅延手段と、切換時に、
前記二つの実セル遅延手段に切換え対象となる現用およ
び予備用の回線または伝送路の実セルをそれぞれ入力し
、前記二つの実セル遅延手段の出力の各ビットが一致す
るように各実セル遅延手段の遅延量を調整し一致したと
き、その前記切換手段により回線または伝送路を切り換
える制御を行う第二の回線切換制御手段とを含むことを
特徴とする。

〔作用〕　　　　　　　　ゝ 切換時、送信側装置では、第一の回線切換制御手段によ
り、現用の回線または伝送路の情報列を予備用の回線ま
たは伝送路に分岐して並列伝送する。そして、受信側装
置での切換え終了後に前記現用の回線または伝送路を切
り離す。

送信側装置では、現用および予備用の回線または伝送路
により並列伝送された情報列内の実セルに対してそれぞ
れ実セル遅延手段により遅延を与える。この場合、各実
セル遅延手段により与えられる遅延量は、第二の回線切
換制御手段により、各実セル遅延手段の出力のビット列
が一致するように調整され、各出力のビット列が一致し
たときにその切換手段により現用から予備用に回線また
は伝送路を切り換える。

従って、回線または伝送路単位で現用から予備用に無瞬
断で切り換えることが可能となる。しかも、現用と予備
用のビット列の遅延差吸収に必要な実セル遅延手段は二
つ設けるだけで複数の回線または伝送路で共用できるた
め、ハード量の少ない構成をとることが可能となる。

なお、前記二つの実セル遅延手段は切換え後に切り離す
ことができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示すブロック構成図で、
本発明の基本的構成を示す。また第２図は伝送路上の情
報列（セル）のフォーマットを示す説明図である。

本第−実施例は、セルを単位とする情報列を伝送する現
用回線（伝送路）４０を予備用回線（伝送路）４１に切
り換える切換手段としての切換スイッチ（Ｃ３Ｗ）３９
および４８をそれぞれを含む送信側装置１と、受信側装
置４とを備えた回線切換方式送信側装置１は、切換時に
、その切換スイッチ（Ｃ３Ｗ）３９により現用回線（伝
送路）４０の情報列を分岐して予備用回線（伝送路）４
１に並列伝送させ、受信側装置４での切換え終了後現用
回線（伝送路）４０を切り離す制御を行う第一の切換制
御手段としての制御回路（ＣＴ）５ｈを含み、受信側装
置４は、現用回線（伝送路）４０および予備用回線（伝
送路）４１の情報列内の実セルをそれぞれ遅延させる二
つの実セル遅延手段としての二つのバッファメモリ　（
ＢＵＦ）４４と、切換時に、二つのバッファメモ’Ｊ（
ＢＵＦ）４４に切換え対象となる現用回線（伝送路）４
０および予備用回線（伝送路）４１の実セルをそれぞれ
人力し、二つのバッファメモリ　（ＢＵＦ）４４の出力
の各ビットが一致するように各バッファメモＩＪ　　（
ＢＵＦ）４４の遅延量を調整し、一致したとき、その切
換スイッチ（Ｃ３Ｗ）４８により回線または伝送路を切
り換える制御を行う第二の回線切換制御手段としてのビ
ット比較回路（ＢＣ）４６および制御回路（ＣＴ）５０
ｂを含んでいる。

なお、第１図において、４２は空セル検出回路（Ｃ’Ｄ
）、４３は書込クロック、４５は読出クロック、４７は
ビット比較回路（ＢＣ）４６の出力、４９は切換スイッ
チ４８の制御信号、右よび５１はエンプティー信号であ
る。

そして、受信側装置４において、空セル検出回路（ＣＤ
）４２とバッファメモリ　（ＢＵＦ）４４とは、現用回
線（伝送路）４０　と切換スイッチ（Ｃ３Ｗ）４８のバ
ス■の入力端子間、ならびに予備用回線（伝送路）４１
　と切換スイッチ（Ｃ３Ｗ）４８のパス■の入力端子間
にそれぞれ縦続して挿入され、二つのバッファフレーム
（ＢＵＦ）４４の出力はビット比較回路（ＢＣ）４６０
人力にも入力され、ビット比較回路（ＢＣ）４６の出カ
バ制御回路（ＣＴ）５０ｂに入力されるように構成され
る。

本発明の特徴は、第１図に右いて、送信側装置１は、第
一の回線切換制御手段として、制御回路（ＣＴ）５ｋを
含み、受信側装置は、二つの実セル遅延手段として、二
つのバッファメモ！７　　（ＢＵＦ）４４を含み、さら
に第二の回線切換制御手段としてビット比較回路（ＢＣ
）４６および制御回路（ＣＴ）５０ｂを含むことにある
。

次に、本第−実施例の動作について説明する。

送信側装置１の回線または伝送路の切換スイッチ（Ｃ３
Ｗ）３９では、制御回路（ＣＴ）５ｈ　（Ｄ制御により
現用回線〈伝送路）４０の情報列を予備用回線（伝送路
）４１に分岐して並列伝送する。受信側装置４の空セル
検出回路（ＣＤ）４２では、受信した情報列内の空セル
を検出して受信情報列から空セルを除き、書込クロック
４３により実セルをバッファメモリ　（ＢＵＦ）４４に
書き込む。バッファメモ！Ｊ　　（ＢＵＦ）４４に書き
込まれた実セルは、続出クロック４５を受信している間
はそのクロックにより読み出されるが、受信していない
間は蓄積さレル。バッファメモリ　（ＢＵＦ）４４は、
メモリ内に実セルがないときはそれを示すエンプティー
信号５１を出力する。

ビット比較回路（ＢＣ）４６は、通常は排他的論理和回
路で構成される。排他的論理和回路で構成された場合に
は、両人力のビットが一致していればその出力４７は「
０」となる。制御回路（ＣＴ）５０ｂは、両方のバッフ
ァメモリ　（ＢＵＦ）４４ともエンプティー信号５１を
出していないときだけビット比較回路（ＢＣ）４６の出
力４７に従って、出力４７が「０」になるように続出ク
ロック４５を制御して、バッファメモ’Ｊ　　（ＢＵＦ
）４４内の遅延量を調整する。

次に、回線または伝送路の切換手順を示す。

まず、現用回線（伝送路）４０側の続出クロック４５を
連続的に送出しておいて、予備側の続出クロック４５を
、セルが固定長の場合にはセル単位に、セルが可変長の
場合にはビット単位に、停止させ、停止させた次のセル
またはビット位置には読出クロック４５を送出し、出力
４７が「０」になるか否かを判定する。「０」にならな
い場合には、さらに１セルまたは１ビツト予備側の読出
クロック４５を停止させ、前記と同様の操作を行う。ひ
とたび出力４７が「０」になった場合には、それ以後、
少なくとも一方のバッファメモリ　（ＢＵＦ）４４から
エンプティー信号５１がきている間は、両方のバッファ
メモリ　（ＢＵＦ）４４に対して読出クロック４５の送
出を停止する。出力４７が「１」にかわった場合には前
記操作をくり返す。

このようにして６〜６０セル程度の聞出力４７が「０」
であるとき、画情報列の遅延差が吸収されたものとして
、制御信号４９を送出して、セルの区切りで回線（伝送
路）切換スイッチ（ＬＳＷ）４３を制御してパス■から
パス■に切り換える。

もし、予備側のバッファメモリ　（ＢＵＦ）４４の遅延
量を最大にしても画情報列の遅延差が吸収できないとき
は、予備側のバッファメモリ（ＢＵＦ）４４からエンプ
ティー信号５１が出力されるまで、予備側のバッファメ
モリ　（ＢＵＦ）４４に対して続出クロックを送出した
後、予備側の続出クロック４５を連続的に送出しておい
て、現用側の続出クロック４５を前記と同様にして制御
することにより、画情報列の遅延差を吸収する。その後
、前記と同様にパス■からパス■に切り換える。

切換スイッチ（Ｃ３Ｗ）４８の切換え後、送信側の切換
スイッチ（Ｃ３Ｗ）３９において、制御回路（ＣＴ）　
５０ａの制御により現用側を切り離して、回線または伝
送路の切り換えは完了する。

なお、受信側装置４にふいて、現用から予備用に切り換
えた後、予備側のバッファメモ’Ｊ　　（ＢＵＦ）４４
内で遅延が生じている場合には、続出クロック４５が連
続的に出力されているため、バッファメモリ内の遅延は
徐々になくなる。

本第−実施例は、以上説明したように動作するため、本
発明の回線切換方式では、回線または伝送路単位で、現
用から予備用に無瞬断に切り換えることができる。また
、切り換え後、バッファメモリ内の遅延は除去されるた
め、本方式が網内の各ノードを適用された場合、網内の
遅延が増加することはない。

なお、以上説明した原理は、クロスコネクトスイッチ内
のルート切換えにも適用できる。

次に第３図について説明する。第３図において、ＶＣＩ
。、ＶＣｌ、およびＶＣＬは宛先を示す呼ごとに付与さ
れる呼識別子（以下、ＶＣＩという。）、ＶＰＩｏおよ
びＶＰ　１．は伝送ルートを示す回線ごとに付与される
ルート識別子（以下、ＶＰＩという。）、Ｈはヘッダ、
■は主情報、Ｅは空セルを識別するための空セル識別ビ
ット列、および空は使用されていないビット列であり、
情報列のフォーマットは実セルと空セルとで構成される
。ＶＣＩまたはＶＰＩにおいて添字の異なるものは別の
呼または回線を示す。同−ＶＰＩを付与されたセルの流
れが回線となる。

ＶＰＩは、同一対地に伝送される複数の呼に対して同一
のものを付与することによって、中継装置において複数
の呼を統一的に扱うようにしたものである。同−ＶＰＩ
を付与する呼の数によって、回線の伝送速度は任意に選
ぶことができる。

ＶＣＩは同一呼の主情報に対して発呼から終話までの同
一のものが付与される。従って、同−ＶＣＩを付与され
たセルの流れも一つの回線と見ることができる。また伝
送路も一つの回線または複数の回線を統一的に扱ってい
るため、一つの回線と見ることもできる。

ＶＣＩまたはＶＰＩによって構成された回線は伝送路上
に常に存在するような物理回線でなく、呼が発生したと
きだけ存在する論理回線である。

従って中継装置ではセルが到着したときだけ、各セルの
ヘッダ内のＶＣＩまたはＶＰＩに従って目的の出方路に
送出するだけである。このため、各中継装置ではＶＣＩ
またはＶＰＩごとに出方路番号を書き込んだテーブルを
持っている。以上説明した切換原理が適用できる・セル
構成は、固定セル長だけでなく可変長セルでもよい。

次に、第１図および第２図において説明した本発明の切
換原理に基づく実際の実施例について説明する。

第３図は本発明の第二実施例を示すブロック構成図で、
ノード間の伝送路切換えに前記原理を適用した場合を示
す。

第３図において、５２はセル単位にスイッチングするク
ロスコネクトスイッチ（ＸＳＷ）、５３はセル同期パタ
ーン挿入回路（ＣＩ）、５４および７３は伝送路切換ス
イッチ（ＬＳＷ）　、５５は伝送路切換スイッチ（ＬＳ
Ｗ）５４の制御信号、５６および５７は制御回路（ＣＴ
）、５７はデータリンク送受信回路（ＤＴＲ）　、５８
および５９はデータリンク、６０はセンタ装置（ＣＮＴ
）、６１はセル同期回路（ＳＹ）、６２ａ　、　６２ｄ
および６３はセル位相パルス、６４．６９ａおよび６９
ｂはファーストインファーストアウトメモリ　（以下Ｆ
ＩＦＯという。）　、６５ａ　、　６５ｄおよび６６は
読出クロック、６７および７１はセレクタ（Ｓ）、５８
はセレクタ（Ｓ）　６７０制御信号、７０は排他的論理
和回路、７２はセレクタ（Ｓ）７１の制御信号、ならび
に７４は伝送路切換スイッチ（ＬＳＷ）７３の制御信号
であり、他の回路は前記図で用いたものと同じである。

本発明の特徴は、第３図において、送信＃ｌ装置１は、
第一の回線切換制御手段として、制御回路（ＣＴ）５６
を含み、受信側装置４は、二つの実セル遅延手段として
、二つのＦ　Ｉ　Ｆ　０６９ａおよび６９ｂを含み、さ
らに第二の回線切換制御手段として、セレクタ（Ｓ）　
６７および７１、排他的論理和回路７０ならびに制御回
路（ＣＴ）７５を含むことにある。

次に、本第二実施例の動作“について説明する。

第３図の構成では、任意の現用伝送路から予備用伝送路
３への切換え、切戻しおよび現用伝送路が使用されてい
なければ、その伝送路を予備用伝送路として他の任意の
現用伝送路からの切換え、および切戻しを無瞬断で行う
ことが可能であるが、ここでは現用伝送路２ｄから予備
用伝送路３への切換えについて説明する。

送信側装置１のセル同期パターン挿入回路（ＣＩ）５３
では、クロスコネクトスイッチ（ＸＳＷ）５２の出力の
情報列内の空セルにセル同期パターンを挿入する。ある
一定のセル数を越えても空セルが到着しない場合には、
到着する情報列を１セル分遅延させて、セル同期パター
ンを挿入したセルを情報列に挿入して、伝送路切換スイ
ッチ（ＬＳＷ）５４に送出する。前記遅延は、空セルが
到着したとき、情報列からその空セルを除去することに
より取り除く。伝送路切換スイッチ（ＬＳＷ）５４は、
制御信号５５により、分岐接続も可能である。

通常はバス■のみが設定されている。

受信側装置４のセル同期回路（ＳＹ）６１では、再生ク
ロック１５ｄまたは１６と受信情報列中のセル同期パタ
ーンによりセル同期をとって、セル位相パルス６２ｄま
たは６３を出力する。空セル検出回路（ＣＤ）４２では
、再生クロック１５ｄまたは１６とセル位相パルス６２
ｄまたは６３により受信情報列中の空セルを検出し、Ｆ
　Ｉ　Ｆ　０６４に対して実セルのみを書き込むように
書込クロック４３を出力する。空セルを識別するための
ビット列とセル同期パターンは同一ビット列としている
ため、この空セル検出回路（ＣＤ）４２では、セル同期
パターンを含むセルは空セルと判定する。Ｆ　Ｉ　Ｆ　
０６４に書き込まれた実セルは、続出クロック６５ｄま
たは６６により読み出される。読出クロック６５ｄおよ
び６６は、通常は常時入力されている。ＦＩＦＯ６４は
書込クロックと続出クロックとが独立に動作可能なので
、このＦＩＦＯ６４により各伝送路から受信した情報列
のクロックおよびセル位相を局の位相に一致させること
ができる。

セレクタ（Ｓ）６７は、制御信号６８により任意のＦ　
Ｉ　Ｆ　０６４の出力を任意のＦＩＦＯ６９に接続する
ことができる。ＦＩＦＯ６９の動作は第１図のバッファ
メモリ　（ＢＵＦ）４４と同じである。セレクタ（Ｓ）
７１は制御信号７２により制御され、通常はパス■のみ
が設定されている。セレクタ（Ｓ）７１の制御は、第１
図の切換スイッチ（ＬＳＷ）４８と同様に行われる。

伝送路切換スイッチ（ＬＳＷ）７３は、制御信号７４に
より制御され、通常バス■のみが設定されている。制御
回路（ＣＴ）　７５は、データリンク送受信回路（ＤＴ
Ｒ）５７との間で伝送路切換情報の送受信と、制御信号
６５ａ　、　６５ｄ　、　６６．６８および７４の送出
を行う他は、第１図の制御回路５０ｂと同様な動作をす
る。

次に伝送路切換手順について説明する。

まず、センタ装置（ＣＮＴ）６０よりデータリンク５８
およびデータリンク送受信回路（ＤＴＲ）５７を介して
送信側装置１の制御回路（ＣＴ）　５６に伝送路切換信
号を送出する。制御回路（ＣＴ）　５６は前記伝送路切
換信号を受信すると、制御信号５５を送出して、伝送路
切換スイッチ（ＬＳＷ）５４にふいてパス■を生かした
ままパス■を設定する。

次に、センタ装置（ＣＮＴ）６０はデータリンク５９お
よびデータリンク送受信回路（ＤＴＲ）５７を介して、
受信側装置４０制御回路（ＣＴ）　７５に伝送路切換信
号を送出する。制御回路（ＣＴ）　７５は前記伝送路切
換信号を受信すると、Ｆ　Ｉ　ＦＯ６９ａに対する続出
クロック４５を停止しておいて、制御信号６８を送出し
て、セレクタ（Ｓ）６７を現用伝送路２ｄのＦ　Ｉ　Ｆ
　０６４の出力をＦＩＦＯ６９に、予備用伝送路３（７
）ＦＩＦＯ６４（７）出力をＦ　Ｉ　Ｆ　０６９ｂ　１
．：接続するように設定し、さらに制御信号７４を送出
して、伝送路切換スイッチ（ＬＳＷ）７３において、パ
ス■を生かしたままパス■を設定する。その後バス■を
開放後、Ｆ　Ｉ　Ｆ　０６９ａに対して続出クロック４
５の送出を開始する。Ｆ　Ｉ　Ｆ　０６９ａおよび６９
ｂへの読出クロック４５を第１図と同様に制御して、現
用、予備用間の情報列の遅延差を吸収した後、制御信号
７２を送出してセレクタ（Ｓ）７１においてパス■から
パス■に切り換える。

次に、続出クロック６６を停止して、Ｆ　Ｉ　Ｆ　０６
９ｂ内の最棟の実セルが伝送路切換スイッチ（ＬＳＷ）
７３を通過後に、制御信号７４を送出してパス■からパ
ス■に切り換え、読出クロック６６の送出を開始する。

その後、制御回路（ＣＴ）　７５はセンタ装置（ＣＮＴ
）６０に対して伝送路切換完了信号を送出する。センタ
装置（ＣＮＴ）６０は、前記伝送路切換完了信号を受信
後、送信側装置１の制御回路（ＣＴ）５６に対して現用
伝送路切り離しを示す信号を送出する。前記制御回路（
ＣＴ）　５６は、前記切り離しを示す信号を受信すると
、制御信号５５を送出して、伝送路切換スイッチ（ＬＳ
Ｗ）５４のパス■を開放し、伝送路切換えは完了する。

伝送路の切戻しについても、以上の説明と同様にして行
うことができる。

本第二実施例は、以上説明したように動作するため、伝
送路切換えおよび切戻しにより情報列の瞬断は生じない
。

なお、第３図の構成では、受信側装置４にＦＩＦ０６４
を用いているため、非同期網でも動作可能である。また
、第３図では、送信側で空セルにセル同期パターンを挿
入し、受信側でそのセル同期パターンによりセル同期を
とる構成となっているが、セル同期については、送信側
装置１のインタフェース回路（ＩＦ）１２において、情
報列にフレームパターンを挿入して、いくつかのセルに
対してフレームを組んで伝送路に送出し、受信側装置４
ではフレームパターンによりフレーム同期を行い、フレ
ーム内のビット位置からセル同期をとることも可能であ
る。

第４図は本発明の第三実施例を示すブロック構成図で、
ノード間の回線切換に前記原理を適用した場合を示す。

第４図において、２．２ｅ〜２ｊは現用伝送路、７７は
光−電気変換、ビット同期、セル同期等のインタフェー
ス回路（Ｉ　Ｆ）　、７８ａ　、　７８ｂおよび７８ｃ
は指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）、７９
ａ　、　７９ｂおよび７９ｃは指定ＶＰＩのセル到着間
隔指定信号または指定ＶＰＩのセル到着間隔検出信号、
３Ｑａ　、　８０ｂおよび８０ｃは指定ＶＰＩのセルの
分岐または分離を行うセル分岐分離回路（ＣＤＳ）　、
８１ａ　、　８１ｂおよび８１ｃはそれぞれセル分岐分
離回路（ＣＤＳ）　８０ａ　、　８０ｂおよび８０ｃの
制御信号、８２ａ　、　８２ｂおよび８２ｃはヘッダ解
読タグ付与回路（ＨＲＧ）　、８４はセレクタ（Ｓ）、
８５はセレクタ（Ｓ）８４０制御信号、８６はタグ付与
回路（ＴＧ）、８７はタグ書換信号、８８ａ　、　８８
ｂおよび８８ＣはＶＰＩごとのタグマツプメモリ　（Ｔ
Ｍ）　、８９ａ　。

８９ｂおよび８９Ｃはそれぞれタグマツプメモリ（ＴＭ
）　８８ａ　、　８８ｂおよび８８Ｃのメモリ書換信号
、８３ａ、８３ｂおよび８３Ｇはそれぞれタグマツプメ
モリ（ＴＭ）　８８ａ　、　８８ｂおよび８８ｃのメモ
リ読出信号またはメモリ出力信号、９０ａ　、　９０ｂ
および９０Ｃはタグ除去回路（ＴＲ）、９１はセル同期
パターン挿入、電気−光変換等のインタフェース回路（
ＩＦ）、９２および９３は中継装置（ＲＥＰ）、９４お
よび９５はデータリンク、９６は制御回路（ＣＴ）であ
り、他の回路は前記図で用いたものと同じである。

本発明の特徴は、第４図において、送信側装置１は、第
一の回線切換手段として、セル分岐分離回路（ＣＤ　Ｓ
）　８０ａ　、　８０ｂおよび８０ｃ１セレクタ（Ｓ）
６７および８４、ならびに制御回路（ＣＴ）　９６を含
み、受信側装置４は、二つの実セル遅延手段として、二
つのＦ　Ｉ　Ｆ　０６９ａおよび６９ｂを含み、さらに
第二の回線切換制御手段として、セル分岐分離回路８０
ａ　、８０ｂおよび８０ｃ１セレクタ（Ｓ）６７および
７１、ならびに制御回路（ＣＴ）　９６を含むことにあ
る。

次に、本第三実施例の動作について説明する。

インタフェース回路（ＩＦ）７７では、現用伝送路から
の光信号を光−電気変換後、ビット同期およびセル同期
を行い、図外の空セル検出回路により受信情報列から実
セルのみをＦ　Ｉ　Ｆ　０６４に書き込む。ＦＩＦ○６
４に書き込まれた実セルは、図外の局クロック源の位相
に同期したクロックで読み出される。このＦｒＦＯ６４
により、第３図の場合と同様、各伝送路から受信した情
報列のクロックおよびセル位相を局クロック源のもつ位
相に一致させることができる。

指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）７８ａ　
、７８ｂおよび７８Ｇは、通常は到着した実セルをその
まま通過させるが、制御回路（ＣＴ）　９６から、それ
ぞれ切換対象の回線を識別するＶＰＩとそのＶＰＩをも
つ実セルの到着時間間隔を示す指定ＶＰＩのセル到着間
隔指定信号７９ａ　、　７９ｂおよび７９Ｃを受信する
と、それ以後、指定されたＶＰＩのセル到着時間間隔を
測定し、前記指定された時間の間指定されたＶＰＩのセ
ルが到着しなかったとき、制御回路（ＣＴ）　９６に対
して、それぞれ指定ＶＰＩのセル到着間隔検出信号７９
ａ　、　７９ｂおよび７９Ｃを送出する。前記セル到着
間隔検出信号７９ａ　、　Ｔ９ｂおよび７９ｃを送出後
は、前記通常の状態に戻る。

指定ＶＰＩのセル分岐分離回路（ＣＤ　Ｓ　）　８０ａ
。

８０ｂおよび８０Ｃは、それぞれ通常は到着した実セル
をそのまま通過させてヘッダ解読タグ付与回路（ＴＲＧ
）　８２ａ　、　８２ｂおよび８２Ｃに送出するが、制
御回路（ＣＴ）　９６より、それぞれ切換対象の回線を
識別するＶＰＩのセル分岐または分離を示す制御信号３
１ａ　、　８１ｂおよび８１Ｃを受信すると、それ以後
、到着する実セルの内、指定されたＶＰＩのセルを分岐
または分離してセレクタ（Ｓ）６７に送出する。また、
制御回路（ＣＴ）　９６より、それぞれ指定ＶＰＩのセ
ル分岐または分離解除を示す制御信号８１ａ　、　８１
ｂおよび８１ｃを受信すると、それ以後は、前記通常の
状態に戻る。

セレクタ（Ｓ）６７は、制御信号６８により、切換対象
の回線が含まれる伝送路に対応する指定ＶＰＩのセル分
岐分離回路（ＣＤＳ）　８０ａ　、　８０ｂまたハ８０
Ｃカラノ信号をＦＩＦＯ６９ａまたは６９ｂに接続する
ように設定される。

ＶＰＩごとのタグマツプメモリ　（ＴＭ）　８８ａ　。

８８ｂおよび８８Ｇは人伝送路ごとに設けられ、各タグ
マツプメモリ　（ＴＭ）　８８ａ　、　８８ｂおよび８
８Ｃには各伝送路内に含まれる全回線を識別するための
ＶＰＩごとに、出方路を示すタグビット列が書き込まれ
ている。メモリ書換信号８９ａ　、　８９ｂおよび８９
Ｃは、切換対象の回線を識別するＶＰＩのタグビット列
の書換信号または追加される回線を識別するＶＰＩその
タグビット列の書込信号である。

タグマツプメモリ　（ＴＭ）　８８ａ　、　８８ｂおよ
び８８ｃの書き換えは、ヘッダ解読タグ付与回路（ＴＲ
Ｇ）８２ａ　、　８２ｂおよび８２Ｃからメモリへのア
クセスのないときに行う。

ヘッダ解読タグ付与回路（ＴＲＧ）　８２ａ　、　８２
ｂおよび８２Ｃは、それぞれ到着する実セルのヘッダ内
のＶＰＩを読み取り、そのＶＰＩを対応する伝送路のＶ
ＰＩごとのタグマップメモ！Ｊ（ＴＭ）８８ａ。

８８ｂまたは８８Ｃにメモリ読出信号８３ａ　、　８３
ｂまたは８３Ｃとして送り、同タグマツプメモリ　（Ｔ
Ｍ）８８ａ　、　８８ｂまたは８８ｃよりそのＶＰＩに
対応するタグビット列を読み取り、それをメモリ出力信
号８３ａ　、　８３ｂまたは８３Ｃとして持ち帰り、前
記実セルのヘッダ内の空ビツト位置にそのタグビット列
を挿入する。タグビット列を挿入された実セルはクロス
コネクトスイッチ（ＸＳＷ）５２に送出される。

タグ付与回路（ＴＧ）８６は、一つのタグビ・ノド列用
のメモリを持っており、タグ書換信号８７により、前記
メモリに書き込まれた切換対象の回線の出方路を示すタ
グビット列を到着する実セルのヘッダ内の空ビツト位置
に挿入後、前記実セルをクロスコネクトスイッチ（ＸＳ
Ｗ）５２に送出する。

クロスコネクトスイッチ（ＸＳＷ）５２は、到着した各
実セルのヘッダ内の空ビツト位置に挿入されているタグ
ビット列に従って、タグビット列の示す出方路に各実セ
ルを転送する。クロスコネクトスイッチ（ＸＳＷ）５２
では、同一伝送路から人力し、同一出方路に転送される
実セルについては、実セルの順序逆転は生じないように
設計されている。

タグ除去回路（ＴＧ）　９０ａ　、　９０ｂおよび９０
Ｃは、それぞれ到着した各実セルのヘッダ内に挿入され
ているタグビット列を除去するとともに、実セルが到着
しないときは空セルを挿入して、インタフェース回路（
ＩＦ）９１に送出する。インタフェース回路（ＩＦ）９
１では、送られてきた情報列内の空セルにセル同期パタ
ーンを挿入後、電気−光変換して現用伝送路に送出する
。セレクタ（Ｓ）８４は制御信号８５により、セレクタ
（Ｓ）６７の出力とセレクタ（Ｓ）７１の出力の内一方
を選択してタグ付与回路（ＴＧ）８６に接続する。

制御回路（ＣＴ）　９６は、指定ＶＰＩのセル到着間隔
指定信号７９ａ　、　７９ｂおよび７９Ｃ１制御信号８
１８１８１ｂ　、　ｓｉｃ　、　６８．８５および７２
、読出クロック４５、タグ書換信号８７ならびにメモリ
書換信号８９ａ　、　８９ｂおよび８９Ｇの送出と、指
定ＶＰＩのセル到着間隔検出信号７９ａ　、　７９ｂ　
右よび７９Ｃト工ンプテイー信号５１ならびに排他的論
理和回路７０の出力４７の受信と、データリンクおよび
データリンク送受信回路（ＤＴＲ）５７を介して、セン
タ装置（ＣＮＴ）　６０との間での回線切換情報の送受
信とを行う。

ここで、送信側装置１、受信側装置４ならびに中継装置
９２および９３はすべて同様な構成である。

ただし、各装置内のＶＰＩごとのタグマツプメモリ　（
ＴＭ）　８８ａ　、　８８ｂ　ｋよび８８Ｃの内容は、
その装置を通過する回線に対応したものとなっている。

次に、第４図において、現用伝送路２ｅ−２ｆ−２ｇ−
２ｈを通る現用回線から現用伝送路２ｅ−２ｉ−２ｊ−
２ｈを通る予備用回線に回線切換えする場合の切換手順
について示す。

まず、センタ装置（ＣＮＴ）６０かデータリンク５９お
よびデータリンク送受信回路（ＤＴＲ）５７を介して、
受信側装置４の制御回路（ＣＴ）　９６に第一の回線切
換信号を送る。前記制御回路（ＣＴ）９６は、前記第一
の回線切換信号を受信すると、制御信号７２を送出して
セレクタ（Ｓ）７１においてパス■を設定し、制御信号
６８は送出して、セレクタ（Ｓ）６７において、指定Ｖ
ＰＩのセル分岐分離回路（ＣＤＳ）８０ａからの信号を
Ｆ　Ｉ　Ｆ　０６９ａに、指定ＶＰＩのセル分岐分離回
路（ＣＤＳ）８０Ｃからの信号をＦ　Ｉ　Ｆ　０６９１
１に接続するようにパスを設定し、制御信号８５を送出
して、セレクタ（Ｓ）８４において、セレクタ（Ｓ）７
１の出力がタグ付与回路（ＴＧ）８６に接続するように
パスを設定する。

次に、タグ書換信号８７を送出して、タグ付与回路（Ｔ
Ｇ）８６内のメモリに、セルがクロスコネクトスイッチ
（ＸＳＷ）５２内で、タグ除去回路（Ｔ　Ｒ）９０ａに
転送されるすなわちパス■を通るビット列をもつタグを
書き込む。さらに、指定ＶＰＩのセル分岐分離回路（Ｃ
ＤＳ）８０ｃに切換対象の現用回線を識別するＶＰＩの
セル分離を示す制御信号８１Ｃを送出後、前記制御回路
（ＣＴ）　９６は回線切換準備完了信号をセンタ装置（
ＣＮＴ）６０に送出する。

センタ装置（ＣＮＴ）６０は、前記回線切換準備完了信
号を受信後、データリンク９５を介して中継装置（ＲＥ
Ｐ）９３に回線切換信号を送出する。中継装置（ＲＥＰ
）９３では、前記回線切換信号を受信すると、現用伝送
路２１に対応するＶＰＩごとのタグマツプメモリに、切
換対象の現用回線を識別するＶＰＩと、クロスコネクト
イッチ内で現用伝送路２ｊに転送されるビット列をもつ
タグを前記ＶＰＩと対応させて書き込む。

次に、センタ装置（ＣＮＴ）６０は、データリンク５８
およびデータリンク送受信回路（ＤＴＲ）５７を介して
、送信側装置１の制御回路（ＣＴ）　９６に回線分岐信
号を送出する。前記制御回路（ＣＴ）９６は、前記回線
分岐信号を受信すると、制御信号６８を送出して、セレ
クタ（Ｓ）６７において、指定ＶＰＩのセル分岐分離回
路（ＣＤＳ）８０ａからの信号がセレクタ（Ｓ）８４に
接続されるようにパス設定し、制御信号８５を送出して
セレクタ（Ｓ）８４においてセレクタ　（Ｓ）６７の出
力がタグ付与回路（ＴＧ）８６に接続するようにパス設
定する。次に、タグ書換信号８７を送出して、タグ付与
回路（ＴＧ）８６内のメモリに、セルがクロスコネクト
スイッチ（ＸＳＷ）５２内で、夕’；ｆ除去回路（ＴＲ
）　９０ｃ　ニ転送されるすなわちパス■を通るビット
列をもつタグを書き込む。さらに、指定ＶＰＩのセル分
岐分離回路（ＣＤＳ）８０ａに切換対象の現用回線を識
別するＶＰＩのセル分岐を示す制御信号８１ａを送出後
、前記制御回路（ＣＴ）　９６は、回線分岐完了信号を
センタ装置（ＣＮＴ）６０に送出する。

センタ装置（ＣＮＴ）６０は、前記回線分岐完了信号を
受信後、受信側装置４０制御回路（ＣＴ）９６に第二の
回線切換信号を送出する。前記制御回路（ＣＴ）　９６
は、前記第二の回線切換信号を受信すると、ＦＩＦＯ６
９ａに対する続出クロック４５を停止し、指定ＶＰｒの
セル分岐分離回路（ＣＤＳ）８０ａに、切換対象の現用
回線を識別するＶＰＩのセル分離を示す制御信号８１ａ
を送出する。前記制御信号８１ａを送出する直前のセル
がクロスコネクトスイッチ（ＸＳＷ）５２を通過後、Ｐ
ＩＦ０６９ａに対して読出クロック４５の送出を開始す
る。そして、Ｆ　Ｉ　Ｆ　０６９ａおよび６９ｂへの続
出クロック４５を第１図の場合と同様に制御し、現用、
予備用間の情報列の遅延差を吸収後、制御信号７２を送
出してセレクタ　（Ｓ）７１においてパス■からパス■
に切り換える。

その後、ＦＩＦＯ６９ｂ内の実セルが一定値以下になっ
た時点で、前記制御回路（ＣＴ）　９６は、指定ＶＰＩ
のセル分岐分離回路（ＣＤＳ）８０ｃからセレクタ（Ｓ
）６７　、Ｆ　Ｉ　ＦＯ６９ｂ　、セレクタ（Ｓ）７１
、セレクタ（Ｓ）８４　、タグ付与回路（ＴＧ）８６お
よびクロスコネクトスイッチ（ＸＳＷ）５２を経て、タ
グ除去回路（ＴＲ）　９０ａの入力端子までの遅延時間
を、指定ＶＰＩのセル到着間隔指定信号７９ｃとして送
出する。その後、前記制御回路（ＣＴ）９６は、指定Ｖ
Ｐ■のセル到着間隔検出信号７９ｃを受信直後に、指定
ＶＰＩのセル分離解除を示す制御信号８１Ｃを送出する
とともに、メモリ書換信号８９Ｃを送出して、ＶＰＩご
とのタグマップメモ！Ｊ　　（ＴＭ）　８８ｃに、切換
対象の現用回線を識別するＶＰＩと、セルがクロスコネ
クトスイッチ（ＸＳＷ）５２内でパス■を通るピット列
をもつタグを前記ＶＰＩと対応させて書き込む。次に、
前記制御回路（ＣＴ）９６は、回線切換完了信号をセン
タ装置（ＣＮＴ）６０に送出する。

センタ装置（ＣＮＴ）６０は前記回線切換完了信号を受
信後、送信側装置１の制御回路（ＣＴ）　９６に対して
回線分岐解除を示す信号を送出する。前記制御回路（Ｃ
Ｔ）９６は、前記信号を受信後、指定ＶＰＩのセル分岐
分離回路（ＣＤＳ）８０ａからセレクタ６７、セレクタ
８４、タグ付与回路（ＴＧ）８６およびクロスコネクト
スイッチ（ＸＳＷ）５２を経て、タグ除去回路（ＴＲ）
９０Ｃの入力端子までの遅延時間を、指定ＶＰＩのセル
到着間隔指定信号７９ａとして送出する。その後、前記
制御回路（ＣＴ）９６は、指定ＶＰＩのセル到着間隔検
出信号７９ａを受信直後に、指定ＶＰＩのセル分岐解除
を示す制御信号８１ａを送出するとともに、メモリ書換
信号８９ａを送出して、ＶＰＩごとのタグマップメモ’
Ｊ　　（ＴＭ）　８８ａ内の切換対象の現用回線を識別
するＶＰＩに対応するタグをセルがクロスコネクトスイ
ッチ（ＸＳＷ）５２内でバス■を通るように書き換える
。その後、前記制御回路（ＣＴ）　９６は、回線分岐解
除完了信号をセンタ装置（ＣＮＴ）６０に送出して、回
線切換えは完了する。

回線の切戻しについても、以上説明した回線切換えと同
様に行うことができる。この場合、送信側装置１のクロ
スコネクトスイッチ（ＸＳＷ）５２では、バス■を用い
る。また、受信側装置４のセレクタ（Ｓ）６７では、指
定ＶＰＩのセル分岐分離回路（ＣＤＳ）８０ａから信号
をＦ　Ｉ　Ｆ　０６９ｂに、指定ＶＰＩのセル分岐分離
回路（ＣＤＳ）８０Ｃからの信号をＦ　Ｉ　Ｆ　０６９
ａに接続するようにパス設定する。

本第三実施例は、以上説明したように動作するため、回
線切換えおよび切戻しによって情報列の瞬断は発生しな
い。そのうえ、Ｆ　Ｉ　Ｆ　０６９ａおよび６９ｂは途
中で回線から切り離すので、それによる遅延を完全に除
くことができる。

なお、例えば、現用伝送路２ｆの動作を停止させたい場
合には、現用伝送路２ｆを通るすべての回線について、
前記説明したと同様にして、他の伝送路を通る回線に回
線切換えすればよい。

また第４図では、ＶＰＩにより識別される回線切換えに
ついて示したが、各装置において、ＶＰＩごとのタグマ
ップメモリ　（ＴＭ）　８８ａ　、　８８ｂおよび８８
ｃの代わりにＶＰＩごとのタグマップメモリ、指定ＶＰ
Ｉのセル到着間隔検出回路（ＣＤＴ）７８ａ　、　７８
ｂおよび７８ｃの代わりに指定ＶＣＩのセル到着間隔検
出回路、指定ＶＰＩのセル分岐分離回路（ＣＤＳ）　８
０ａ　、　８０ｂおよび８０Ｃの代わりに指定ＶＣＩの
セル分岐分離回路をもち、ヘッダ解読タグ付与回路（Ｔ
ＲＧ）　８２ａ　、　８２ｂおよび８２ｃにおいて、到
着した実セルのヘッダ内のＶＣＩを読み取り、そのＶＣ
Ｉに対応するタグビット列を付与することにより、呼ご
との回線切換えも可能である。

第５図は本発明の第四実施例を示すブロック構成図で、
加入者系リング伝送路における回線切換えに、前記原理
を適用した場合を示し、通常状態からの回線切換えの場
合を示す。

第５図において、９７Ｒおよび９７Ｌは回線分離回路（
ＬＳ）、９８Ｒおよび９８Ｌは回線挿入回路（ＬＩ）、
１００ａおよび１００ｂはセル多重化回路（ＰＭ）、１
０１は指定ＶＰＩのセル分離回路（Ｃ３）　、１０２は
セル分離回路（Ｃ３）１０１の制御信号、１０３はルー
ト識別ビットによるセル分離回路（Ｃ３）、１０４は制
御回路（ＣＴ）　、１０５は回線受信部（ＬＲ３）、１
０６はセル単位にスイッチングするクロスコネクトスイ
ッチ（Ｘ　ＳＷ）　、１０７は指定ＶＰ■のセル分岐回
路（ＣＤＩ）、１０８はセル分岐回路（ＣＤＩ）１０７
０制御信号、１０９はルート識別＋１：’７　）反転回
）Ｉ　（ＬＤＣ）　、１１０１ｔＶＰ　ｒごとのＲ／Ｌ
ルート識別ビットマツプメモリ（ＬＤＭ）、１１１はヘ
ッダ解読ヘッダ変換回路（ＨＲＣ）　、１１２はメモリ
読出信号、１１３はメモリ出力信号、１１４は指定ＶＰ
Ｉのセル到着間隔指定信号、１１５は指定ＶＰＩのセル
到着間隔検出信号、１１６は制御回路（ＣＴ）　、１１
７はメモリ書換信号、１１８は回線送信部（ＬＴＳ）　
、１１９はヘッダ変換回路（ＨＣ）、１２０は受信側の
セル多重化ハイウェイ、１２１は送信側のセル多重化ハ
イウェイ、１２２はデータリンク送受信回路（ＤＴＲ）
　、１２３および１２４はデータリンク、１２５はセン
タ装置（ＣＮＴ）　、１２６は右廻りの現用リング伝送
路、１２７は左廻りの現用リング伝送路、１２８は現用
回線、ならびに１２９は予備用回線であり、他の回路は
前記図で用いたものと同じである。

送信側装置１と受信側装置４は同一構成であり、コレラ
をＡＤＤ−ＤＲＯＰＭＵＸと呼ぶ。第５図の構成では２
つのＡＤＤ−ＤＲＯＰＭＵＸ（７）みを示したが、通常
はリング伝送路には多数のＡＤＤ−ＤＲＯＰＭＵＸが接
続されており、各ＡＤＤ−ＤＲＯＰＭＵＸはデータリン
クを介してセンタ装置（ＣＮＴ）　１２５に接続されて
いる。また、第５図ではリング伝送路のインタフェース
回路およびセル同期に必要な回路は省略したが、これら
の回路としては、第３図および第４図に示したものと同
様なものが用いられる。以上述べた点は以下で述べるリ
ング伝送路における回線切換えを示す第６図の第五実施
例においても同様である。

本発明の特徴は、第５図において、送信側装置１は、第
一の回線切換手段として、セル分岐回路（ＣＤＩ）１０
７、ルート識別ビット反転回路１０９および制御回路（
ＣＴ）　１１６を含み、受信側装置４は、二つ、の実セ
ル遅延手段として、二つのＦＩＦ　０６９ａおよび６９
ｂを含み、さらに第二の回線切換制御手段として、セル
分離回路（Ｃ３）１０１および１０３、セレクタ（Ｓ）
７１　、ならびに制御回路（ＣＴ）　１０４を含むこと
にある。

次に、本第四実施例の動作について説明する。

回線分離回路（ＬＳ）９７Ｒおらび９７Ｌは、リング伝
送路上に送られてくる情報列の各セルのヘッダ内のＶＰ
Ｉを解読し、そのＶＰＩが自局のＡＤＤ−ＤＲＯＰＭＵ
Ｘで受信すべき回線を識別するものである場合には、ど
ちら側のリング伝送路から送られてきたセルであっても
、そのセルを分離してセル多重化回路（ＰＭ）　１００
ａに送出する。また、前記セル多重化回路（ＰＭ）　１
００ａに分離したセル位置に空セルを挿入した受信情報
列を回線挿入回路（Ｌ　Ｉ）９８Ｒまたは９８Ｌに送出
する。回線挿入回路（ＬＩ）９８Ｒまたは９８Ｌは、受
信情報列内の空セル位置にクロスコネクトスイッチ（Ｘ
ＳＷ）　１０６から送られる実セルを挿入して、リング
伝送路に送出する。前記受信情報列内に空セルがない場
合には、空セルがくるまでクロスコネクトスイッチ（Ｌ
ＳＷ）１０６から送られる実セルを遅延させる。

セル多重化回路（Ｐ　Ｍ）　１００ａおよび１００ｈは
、二つの入力から受信した実セルをセルごとに多重化し
て出力する。受信側装置１のセル多重化ハイウェイ１２
０上の各実セルは、各セルのヘッダ内のＶＣＩに従って
、各ＶＣＩに対応する端末に接続する加入者伝送路に送
出される。送信側装置４のセル多重化ハイウェイ１２１
には、複数の加入者伝送路から送られる実セルをセルご
とに多重化した情報列が送られる。加入者伝送路から送
られる実セル内のヘッダには呼を識別するＶＣＩのみが
挿入されている。ヘッダ変換回路（ＨＣ）１１９では、
受信した各実セルのヘッダ内のＶＣＩを解読し、そのＶ
ＣＩの示す呼が含まれる回線を識別するためのＶＰＩを
そのセルのヘッダ内のＶＰＩ位置に挿入して、指定ＶＰ
Ｉのセル到着間隔検出回路（ＣＤＴ）７８ａに送出する
。

指定ＶＰ■のセル分離回路（Ｃ５）１０１は、通常は到
着した実セルをそのまま通過させて、セル多重化回路（
Ｐ　Ｍ）　１００ｂに送出するが、制御回路（ＣＴ）　
１０４より切換対象の回線を識別するＶＰＩのセル分離
を示す制御信号１０２を受信すると、それ以後、到着す
る実セルの内、指定されたＶＰＩのセルを分離して、ル
ート識別ビットによるセル分離回路（Ｃ５）１０３に送
出する。また、制御回路（ＣＴ）　１０４より指定ＶＰ
Ｉのセル分離解除を示す制御信号１０２を受信すると、
それ以後は、前記通常の状態に戻る。ルート識別ビット
によるセル分離回路（Ｃ３）１０３は、到着した実セル
のヘッダ内の空セルビット位置に挿入されているルート
識別ビットＲ／Ｌにより、そのビットがＲである場合に
Ｆ　Ｉ　Ｆ　０６９ａに、Ｌの場合はＦ　Ｉ　Ｆ　０６
９ｂに送出する。

制御回路（ＣＴ）１０４は、指定ＶＰＩの上吹到着間隔
指定信号７９ａ１制御信号１０２、続出クロック４５お
よび制御信号７２の送出と、指定ＶＰＩのセル到着間隔
検出信号７９ａ１工ンプテイー信号５１および排他的論
理和回路７０の出力４７の受信と、データリンク送受信
回路（ＤＴＲ）１２２、データリンク１２３および１２
４を介してセンタ装置（ＣＮＴ）１２５との間での回線
切換情報の送受信とを行う。

ＶＰＩごとのＲ／Ｌルート識別ピットマツプメモリ　（
ＬＤＭ）１１０は、自局のＡＤＤ−ＤＲＯＰＭＵＸより
送出される全ての回線について、それぞれの回線を識別
するＶＰＩに対応して、各回線が右廻りのリング伝送路
１２６に送出するか、左廻りのリング伝送路１２７に送
出するかを示すルート識別ピッ）Ｒ／Ｌをもっている。

Ｒは右廻り、Ｌは左廻りを示す。ルート識別ピッ）Ｒ／
Ｌは、ヘッダ解読ヘッダ変換回路（ＨＲＣ”）１１１か
らアクセスのないときに、メモリ書換信号１１７により
、ＲからＬにまたはしからＲに書き換えられる。

ヘッダ解読ヘッダ変換回路（ＨＲＣ）１１１は、受信し
た各実セルのヘッダ内のＶＰＩを読み取り、そのＶＰＩ
をメモリ読出信号１１２としてＲ／Ｌルート識別ビット
マツプメモリ　（ＬＤＭ）　１１０に送り、そのＶＰＩ
に対応するルート識別ピッ）Ｒ／Ｌをメモリ出力信号１
１３として受は取り、前記実セルのヘッダ内の空ビツト
位置に前記ルートｍ別ピッ）Ｒ／Ｌを挿入し、その実セ
ルを指定ＶＰＩのセル分岐回路（ＣＤＩＨＯ７に送出す
る。

指定ＶＰＩのセル分岐回路（、ＣＤＩ）１０７は、通常
は到着した実セルをそのまま通過させて、クロスコネク
トスイッチ（ＸＳＷ）１０６に送出するが、制御回路（
ＣＴ）１１６よ切換対象の回線を識別するＶＰＩのセル
分岐を示す制御信号１０８を受信すると、それ以後、到
着する実セルの内、指定されたＶＰＩのセルを分岐して
ルート識別ビット反転回路（ＬＤＣＨＯ９に送出する。

また、制御回路（ＣＴ）１１６より指定ＶＰＩのセル分
岐解除を示す制御信号１０８を受信すると、それ以後、
前記通常の状態に戻る。ルート識別ビット反転回路（Ｌ
ＤＣ）１０９は、到着した実セルのヘッダ内の空ビツト
位置に挿入されているルート識別ピッ）Ｒ／ＬをＲから
ＬまたはＬからＲに反転する。

制御回路（ＣＴ）１１６は、指定ＶＰＩのセル到着間隔
指定信号１１４、制御信号１０８およびメモリ書換信号
１１７の送出と、指定ＶＰＩのセル到着間隔検出信号１
１５の受信と、データリンク送受信回路１２２、データ
リンク１２３および１２４を介してセンタ装置１２５と
の間での回線切換情報の送受信とを行う。クロスコネク
トスイッチ（ＸＳＷ）１０６は、到着した実セルのヘッ
ダ内のルート識別ビットＲ／Ｌに従って、回線挿入回路
（ＬＩ）９８Ｒまたは９８Ｌに前記実セルを送出する。

センタ装置（ＣＮＴ）　１２５は、両リング伝送路を通
る全ての回線情報を持っており、切換対象の回線の送信
側装置１および受信側装置４のＡＤＤ−ＤＲＯＰＭＵＸ
との間で回線切換情報の送受信を行う。

次に、現用回線１２８から予備用回線１２９への回線切
換手順を示す。

まず、センタ装置（ＣＮＴ）１２５よりデータリンク１
２４およびデータリンク送受信回路（ＤＴＲ）１２２を
介して、受信側装置４の制御回路（ＣＴ）１０４に第一
の回線切換信号を送出する。前記制御回路（ＣＴ）１０
４は、前記第一の回線切換信号を受信すると、制御信号
７２を送出してセレクタ（Ｓ）７１をＦＩＦＯ６９ａに
出力がセル多重化回路（ＰＭ）１００ｂに接続するよう
に設定し、Ｆ　Ｉ　Ｆ　０６９ａに対する続出クロック
４５を停止しておいて、指定ＶＰＩのセル分離回路（Ｃ
５）１０１に切換対象の現用回線を識別するＶＰＩのセ
ル分離を示す制御信号１０２を送出する。前記制御信号
１０２の送出直前のセルがセル多重化回路（ＰＭ）１０
０ｂを通過後に、ＦＩＦ　０６９ａに対する続出クロッ
ク４５の送出を開始する。その後、前記制御回路（ＣＴ
）１０４は、センタ装置（ＣＮＴ）１２５に回線切換準
備完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記切換準備完了信号
を受信後、データリンク１２３およびデータリンク送受
信回路（ＤＴＲ）１２２を介して送信側装置１の制御回
路（ＣＴ）１１６に回線分岐信号を送出する。前記制御
回路（ＣＴＨ１６は、前記回線分岐信号を受信すると、
切換対象の回線を識別するＶＰＩのセル分岐を示す制御
信号１０８を送出後、センタ装置（ＣＮＴ）１２５に回
線分岐完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線分岐完了信号
を受信後、受信側装置４０制御回路（ＣＴ）１０４に第
二の回線切換信号を送出する。前記制御回路（、ＣＴ）
　１０４は前記第二の回線切換信号を受信後、Ｆ　Ｉ　
Ｆ　０６９ａおよび６９ｂに対する続出クロック４５を
第１図と同様に制御し、現用および予備用間の情報列の
遅延差を吸収後、制御信号７２を送出して、セレクタ（
Ｓ）７１をＦ　Ｉ　Ｆ　０６９ｂの出力がセル多重化回
路（ｐＭ）１００ｂに接続するように設定する。その後
、Ｆ　Ｉ　Ｆ　０６９ｂ内の実セルが一定値以下になっ
た後、指定ＶＰＩのセル分離回路（Ｃ３）１０１からＦ
ＩＦ○６９ｂを経てセル多重化回路（ＰＭ）１００ｂの
出力端子までの遅延時間を、切換対象の現用回線を識別
するＶＰＩとともに、指定ＶＰＩのセル到着間隔指定信
号７９ａとして送出する。その後、前記制御回路（ＣＴ
）１０４は、指定ＶＰＩのセル到着間隔検出信号７９を
受信直後に、指定ＶＰＩのセル分離解除を示す制御信号
１０２を送出後、センタ装置（ＣＮＴ）１２５に回線切
換完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線切換完了信号
を受信後、送出側装置１０制御回路（ＣＴ）１１６に回
線分岐解除信号を送出する。前記制御回路（ＣＴ）１１
６は、前記回線分岐解除信号を受信後、ヘッダ解読ヘッ
ダ変換回路（ＨＲＣ）ｌｌｉから指定ＶＰＩのセル分岐
回路（ＣＤＩ）１０７、ルート識別ビット反転回路（Ｌ
ＤＣＨＯ９を経てクロスコネクトスイッチ（ＸＳＷ）１
０６の出力端子までの遅延時間と、切換対象の現用回線
を識別するＶＰＩとを、指定ＶＰＩのセル到着間隔指定
信号１１４として送出する。その後、前記制御回路（Ｃ
ＴＨ１６は、指定ＶＰＩのセル到着間隔信号１１５を受
信直後に、指定ＶＰＩのセル分岐解除を示す制御信号１
０８を送出するとともに、メモリ書換信号１１７を送出
して、ＶＰＩごとのＲ／Ｌルー）１１別ビツトマツプメ
モ！Ｊ　　（ＬＤＭ）１１０内の切換対象の現用回線を
、識別するＶＰｒに対応するルート識別ピッ）Ｒ／Ｌを
ＲからＬに変更後、センタ装置（ＣＮＴＨ２５に回線分
岐解除完了信号を送出して、回線切換えは完了する。

本第四実施例は、以上説明したように動作するため、回
線切換えによる情報列の瞬断は発生しない。前記回線の
切戻しも、前記回線切換えと同様に行うことにより、無
瞬断で切戻しが可能となる。

そのうえ、Ｆ　Ｉ　ＦＯ６９ａ　＃よび６９ｂは途中で
回線から切り離すので、それによる遅延を完全に除くこ
とができる。

第５図の０点において、片方または両方のリング伝送路
の動作を停止させたい場合には、０点を通る動作を停止
させる片方または両方のリング伝送路の内の全回線につ
いて、各回線の送信側のＡＤＤ−ＤＲＯＰＭＵＸおよび
受信側のＡＤＤ−ＤＲＯＰＭＵＸにおいて、前記と同様
に回線切換えすることにより、各回線を無瞬断で切り換
えることができる。また、０点において、動作を停止さ
せたリング伝送路を正常状態に戻した後の各回線の切戻
しも、前記と同様にして無瞬断で行うことができる。

第６図は本発明の第五実施例を示すブロック構成図で、
第５図の第四実施例と同様に、加入者系リング伝送路に
おける回線切換えに前記原理を適用した場合を示し、伝
送路のループバック状態からの回線切換えを示す。

第６図において、１３０および１３１はループバックル
ート、１３２は現用回線、および１３３　は予備用回線
であり、他の回路は第５図と同一である。従って、本発
明の特徴も第５図の場合と同じである。

第６図は０点において、両方のリング伝送路の断により
、その両端のＡＤＤ−ＤＲＯＰＭＵＸｉ：おいて、ルー
プバック伝送路切換えが行われた状態を示しており、こ
の場合第５図に示した現用回線１２８は第６図に示す現
用回線１３２に自動的に切り換わる。現用回線１３２と
予備用回線１３３との識別は、セルのヘッダ内の空ビツ
ト位置に挿入されているルート識別ピッ）Ｒ／Ｌによっ
て行われる。

現用回線１３２から予備用回線１３３への切換えは、回
線の通るルートが変わっただけで、切換手順は第５図の
場合と同様である。従って、前記回線切換えによる情報
列の瞬断は生じない。

第６図においては、ループバック位置が回線の送信側装
置１のＡＤＤ−ＤＲＯＰＭＵＸ内にある場合の例である
が、ループバックが他のＡＤＤ−ＤＲＯＰＭＵＸ内で行
われる場合にも、同様にして無瞬断で回線切換えが可能
である。ループバックルート１３０および１３１を通る
すべての回線について、前記と同様にして回線切換えを
行い、ループバックルート１３０および１３１を通るす
べての回線を追い出した後、０点における両リング伝送
路を復旧し、ループバックルート１３０および１３１を
伝送路のみ元の状態に切戻しを行った後、前記ループバ
ックルー）１３（ｌよび１３１から追い出したすべての
回線について、第５図に示した予備用回線１２９から現
用回線１２８への回線切戻しと同様にして、回線の切戻
しを行うことにより、リング伝送路のループバック状態
から無瞬断で伝送路の切戻しが可能となる。

第５図および第６図では、ＶＰＩで識別される回線の切
換えを行う場合の例を示したが、第５図および第６図に
おいて、指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）
７８！ａを指定ＶＣＩのセル到着間隔検出回路に、指定
ＶＰＩのセル分岐回路（ＣＤＩＨＯ７を指定ＶＣＩのセ
ル分岐回路に、指定ＶＰＩのセル分離回路（Ｃ５）１０
１を指定ＶＣＩのセル分離回路に、ｖＰＩごとのＲ／Ｌ
ルート識別ビットマツプメモリ　（ＬＤＭ）１１０をｖ
ｃｒごとのＲ／Ｌルート識別ビットマツプメモリに、そ
れぞれ変更し、各回路におけるセル処理を各セルのヘッ
ダ内のＶＣＩに従って行うことにより、ＶＣＩにより識
別される呼ごとの回線切換えも可能である。

第７図は本発明の第六実施例を示すブロック構成図で、
加入者系リング伝送路における回線切換えに、前記原理
を適用した場合を示す。第５図および第６図の第四およ
び第五実施例では、セルのヘッダ内の空ビツト位置にル
ート識別ビットを挿入するのに対して、本第六実施例は
ルート識別ビットを挿入しない方式である。

第７図において、１３４および１３５は制御回路（ＣＴ
）、１３６はヘッダ解読回線分離回路（ＨＲＳ）、１３
７は現用回線、１３８は予備用回線、ならびに１００Ｃ
。

１００ｄおよび１００ｅはセル多重化回路（ＰＭ）であ
り、他の回路は第５図で用いたものと同じである。

本発明の特徴は、第７図において、送信側装置１は、第
一の回線切換制御手段として、セル分岐回路（ＣＤＩＮ
Ｏ？、ヘッダ解読回線分離回路（ＨＲＳ）１３６および
制御回路（ＣＴ）１３５を含み、受信側装置４は、二つ
の実セル遅延手段として、二つのＦ　Ｉ　Ｆ　０６９ａ
および６９ｂを含み、さらに第二の回線切換制御手段と
して、セレクタ（Ｓ）７１　、セレクタ分離回路（、Ｃ
５）１０１ならびに制御回路（ＣＴ）　１３４を含むこ
とにある。

次に、本第六実施例の動作について説明する。

ヘッダ解読回線分離回路（ＨＲＳ）１３６は、受信した
各実セルのヘッダ内のＶＰＴを読み取り、そのＶＰＩを
メモリ読出信号１゛１２としてＲ／Ｌルート識別ビット
マツプメモ！ｊ　　（ＬＤＭ）１１０に送り、そのＶＰ
Ｉに対応するルート識別ビットＲ／Ｌをメモリ出力信号
１１３として受は取る。そのルート識別ピッ）Ｒ／Ｌが
Ｒの場合には、前記実セルを右側の指定ＶＰＩのセル分
岐回路（ＣＤＩ）１０７に送出し、Ｌの場合には、左側
の指定ＶＰＩのセル分岐回路（ＣＤＩＨＯ７に送出する
。

制御回路（ＣＴ）１３４は、指定ＶＰＩのセル到着間隔
指定信号７９ａ１制御信号１０２、続出クロック４５フ
よび制御信号７２の送出と、指定ＶＰＩのセレクタ到着
間隔検出信号７９ａ１工ンプテイー信号５１および排他
的論理和回路の出力４７の受信と、データリンク送受信
回路（ＤＴＲ）１２２、データリンク１２３および１２
４を介してセンタ装置（ＣＮＴ）１２５との間での回線
切換情報の送受信とを行う。制御回路（ＣＴ）１３５は
、指定ＶＰＩのセル到着間隔指定信号１１４、制御信号
１０８およびメモリ書換信号１１７の送出と、指定ＶＰ
■のセル到着間隔検出信号１１５の受信と、データリン
ク送受信回路（ＤＴＰ）　１２２、データリンク１２３
右よび１２４を介してセンタ１２５との間での回線切換
情報の送受信とを行う。セル多重化回路（ＰＭ）１００
ｃ　、　１００ｄ＃よび１００ｅは、二つないし三つの
入力から受信したセルをセルごとに多重化して出力する
。

次に、現用回線１３７から予備用回線１３８への回線切
換え手順を示す。

まず、センタ装置（ＣＮＴ）１２５よりデータリンク１
２４およびデータリンク送受信回路（ＤＴＲ）１２２を
介して、受信側装置４０制御回路（ＣＴ）１３４に第一
の回線切換信号を送出する。前記制御回路（ＣＴＨ３４
は、前記回線切換信号を受信すると、制御信号７２を送
出してセレクタ（Ｓ）７１を、Ｆ　Ｉ　Ｆ　０６９ｂの
出力がセル多重化回路（Ｐ　Ｍ）　１００ｅに接続する
ように設定し、Ｆ　Ｉ　Ｆ　０６９ｂに対する続出クロ
ック４５を停止してふいて、左側および右側の指定ＶＰ
Ｉのセル分離回路（Ｃ５）１０１に、切換対象の現用回
線１３７を識別するＶＰＩのセル分離を示す制御信号１
０２を送出する。前記制御信号１０２の送出直前のセル
がセル多重化回路（ＰＭ）１００ｅを通過後に、Ｆ　Ｉ
　Ｆ　０６９ｂに対する続出クロック４５の送出を開始
する。その後、前記制御回路１３４は、センタ装置（Ｃ
ＮＴ）１２５に回線切換準備完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記切換準備完了信号
を受信後、データリンク１２３およびデータリンク送受
信回路（ＤＴＲ）１２２を介して送信側装置１の制御回
路（ＣＴ）１３５に回線分岐信号を送出する。前記制御
回路（ＣＴ）１３５は、前記回線分岐信号を受信すると
、切換対象の回線を識別するＶＰＩのセル分岐を示す制
御信号１０８を右側の指定ＶＰＩのセル分岐回路（ＣＤ
ＩＨＯ７に送出後、センタ装置（ＣＮＴ）１２５に回線
分岐完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線分岐完了信号
を受信後、受信側装置４の制御回路（ＣＴ）１３４に第
二の回線切換信号を送出する。前記制御回路（ＣＴ）１
３４は、前記第二の回線切換信号を受信後、Ｆ　Ｉ　Ｆ
　０６９ａおよび６９ｂに対する続出クロック４５を第
１図と同様に制御し、現用、予備用間の情報列の遅延差
を吸収後、制御信号７２を送出して、セレクタ（Ｓ）７
１をＦ　Ｉ　Ｆ　０６９ａの出力がセル多重化回路（Ｐ
　Ｍ）　１００ｅに接続するように設定する。その後、
Ｆ　Ｉ　Ｆ　０６９ａ内の実セルが一定値以下になった
後、左廻りのリング伝送路側の指定ＶＰＩのセル分離回
路（ＣＤＩ）１０１からＦＩＦＯ６９ａを経てセル多重
化回路（Ｐ　Ｍ）　１００ｅの出力端子までの遅延時間
を、切換対象の現用回線１３７を識別するＶＰＩととも
に、左廻りのリング伝送路側の指定ＶＰＩのセル到着間
隔検出回路（ＣＤＴ）７８ａに指定ＶＰＩのセル到着間
隔指定信号７９ａとして送出する。その後、前記制御回
路（ＣＴ）１３４は、左廻りのリング伝送路側の指定Ｖ
ＰＩのセル到着間隔検出回路（ＣＤＴ）７８′ａより指
定ＶＰＩのセル到着間隔検出信号を受信直後に、左廻り
のリング伝送路側の指定ＶＰＩのセル分離回路（Ｃ５）
１０１に指定ＶＰＩのセル分離解除を示す制御信号１０
２を送出後、センタ装置（ＣＮＴ）１２５に回線切換完
了信号を送出する。

センタ装置（ＣＮＴ）１２５は前記回線切換完了信号を
受信後、送信側装置１の制御回路（ＣＴ）１３５に回線
分岐解除信号を送信する。前記制御回路（ＣＴ）　１３
５は、前記回線分岐解除信号を受信後、ヘッダ解読回線
分離回路（ＨＲ３）１３６から右側の指定ＶＰＩのセル
分岐回路（ＣＤＩ）１０７を経て左側のセル多重化回路
（Ｐ　Ｍ）　１００Ｃの出力端子までの遅延時間と、切
換対象の現用回線を識別するＶＰＩとを、指定ＶＰＩの
セル到着間隔指定信号１１４として送出する。その後、
前記制御回路（ＣＴ）１１６は、指定ＶＰＩのセル到着
間隔検出信号１１５を受信直後に、指定ＶＰＩのセル分
岐解除を示す制御信号１０８を右側の指定ＶＰＩのセル
分岐回路（ＣＤＩＨＯ７に送出するとともに、メモリ書
換信号１１７を送出して、ＶＰＩごとのＲ／Ｌルート識
別ビットマツプメモＩＪ　　（ＬＤＭ）１１０内の切換
対象の現用回路１３７を識別するＶＰＩに対応ずルート
識別ビットＲ／Ｌを、ＲからＬに変更後、センタ装置（
ＣＮＴ）１２５に回線分岐解除完了信号を送出して、回
線切換えは完了する。

本第六実施例は、以上説明したように動作するため、回
線切換えによる情報列の瞬断は発生しない。前記回線の
切戻しも、前記回線切換えと同様に行うことにより、無
瞬断で切戻しが可能となる。

そのうえ、Ｆ　Ｉ　Ｆ　０６９ａおよび６９ｂは途中で
回線から切り離すので、それによる遅延を完全に除くこ
とができる。

また、第７図の０点において、片方または両方のリング
伝送路の動作を停止させたい場合には、０点を通る動作
を停止させる片方または両方のリング伝送路の内の全回
線について、各回線の送信側のＡＤＤ−ＤＲＯＰＭＵＸ
および受信側ＡＤＤ−ＤＲＯＰＭＵＸにおいて、前記と
同様に回線切換えすることにより、各回線を無瞬断で切
換えることができる。また、０点において、動作を停止
させたリング伝送路を正常状態に戻した後の各回線の切
戻しも、前記と同様にして無瞬断で行うことができる。

なお、第７図では、ＶＰＩで識別される回線の切換えを
行う場合の例を示したが、第７図において、指定ＶＰＩ
のセル到着間隔検出回路（ＣＤＴ）７８ａを指定ＶＣＩ
のセル到着間隔検出回路に、指定ｖＰＩのセル分岐回路
（ＣＤＩ）１０７を指定ＶＣＩのセル分岐回路に、指定
ＶＰＩのセル分離回路＜ｃ　５）１０１を指定ＶＣＩの
セル分離回路に、ＶＰＩごとのＲ／Ｌルート識別ビット
マツプメモリ　（ＬＤＭ）１１０をＶＣＩごとのＲ／Ｌ
ルート識別ビットマツプメモリに、それぞれ変更し、各
回路におけるセル処理を各セルのヘッダ内のＶＣＩに従
って行うことにより、ＶＣＩにより識別される呼ごとの
回線切換えも可能である。

第８図は、本発明の第七実施例を示すブロック構成図で
、加入者系リング伝送路における回線切換えに前記原理
を適用した場合を示し、回線ごとにループバック切換え
および切戻しを無瞬断で行うようにしたものである。

第８図において、１３９は制御回路（ＣＴ）　、１４０
はヘッダ解読回線分離回路（ＨＲ３）、１４１は動作開
始信号または動作停止信号、１４２はメモリ読出信号、
１４３はメモリ出力信号、１４４はＶＰＩごとのＲ／Ｌ
ルート識別ビットマツプメモ！Ｊ　　（ＬＤＭ）　、１
４５はメモリ書換信号、１４６はセレクタ（Ｓ）　、１
４７はセレクタ（Ｓ）１４６０制御信号、１４８は現用
回線、１４９は予備用回線、１５０および１５１は回線
のループバック回路（ＬＢＣ）　、ならびに１００ｆは
セル多重化回路（ＰＭ）であり、他の回路は第７図と同
一で、ある。

本発明の特徴は、第８図において、送信側装置１は、第
一の回線切換制御手段として、セル分岐回路（ＣＤＩ）
１０７、ヘッダ解読回線分離回路１４０およびセレクタ
（Ｓ）１４６を含み、受信側装置４は、二つの実セル遅
延手段として、二つのＦＩＦ○６９ａおよび６９ｂを含
み、さらに第二の回線切換制御手段として、セル分離回
路（Ｃ５）１０１、セレクタ（Ｓ）７１および制御回路
１３４を含むことにある。

次に、本第七実施例の動作について説明する。

制御回路（ＣＴ）１３９は、指定ＶＰＩのセル到着間隔
指定信号１１４、制御信号１０８および１４７、メモリ
書換信号１４５、ならびに動作開始信号または動作停止
信号１４１の送出と、指定ＶＰＩのセル到着間隔検出信
号１１５の受信と、データリンク１２３および１２４、
データリンク送受信回路（ＤＴＲ）１２２を介してセン
タ装置１２５′との間での回線切換情報の送受信とを行
う。

ＶＰＩごとのＲ／Ｌルート識別ビットマツプメモ！Ｊ　
（ＬＤＭ）１４４は、リング伝送路に接続する全てのＡ
ＤＤ−ＤＲＯＰＭＵＸで回線のループバックを行ってい
ない状態において、ヘッダ解読回線分離回路（ＨＲ３）
１４０を通過する全回線について、それぞれの回線を識
別するＶＰＩに対応して、各回線が右廻りのリング伝送
路１２６に送出するか、左廻りのリング伝送路１２７に
送出するかを示すルート識別ビットＲ／Ｌを持っている
。Ｒは右廻り、Ｌは左廻りを示す。ルート識別ピッ）Ｒ
／Ｌは、ヘッダ解読回線分離回路（ＨＲ３）１４０より
アクセスのないときに、メモリ書換信号１４５により、
ＲからＬまたはＬからＲに書き換えられる。回線のルー
プバック回路（ＬＢＣ）１５０のＶ’Ｐ　ＩごとのＲ／
Ｌルート識別ビットマツプメモリ　（ＬＤＭ）１４４の
ルート識別ビットＲ／Ｌは、通常は、自局のＡＤＤ−Ｄ
ＲＯＰＭＵＸの出側の右廻りのリング伝送路１２６の断
に備えて、すべてＬに設定されている。一方、回線のル
ープバック回路（ＬＢＣ）１５１のＶＰＩごとのＲ／Ｌ
ルート識別ビットマツプメモリ　（ＬＤＭ）１４４のル
ート識別ビットＲ／Ｌは、通常は、自局のＡＤＤ−ＤＲ
ＯＰＭＵＸの出側の左廻りのリング伝送路１２７の断に
備えて、すべてＲに設定されている。

ヘッダ解読回線分離回路（ＨＲ３）１４０は、通常状態
では、到着した各セルをそのまま通過させてリング伝送
路に送出する。ただし、到着した空セルについては、常
にそのまま通過させてリング伝送路に送出する。ヘッダ
解読回線分離回路（ＨＲ３）１４０は、動作開始信号１
４１を受信すると、それ以後到着した情報列内の各実セ
ルのヘッダ内のＶＰＩを読み取り、そのＶＰＩをメモリ
読出信号１４２として、Ｒ／Ｌルート識別ビットマツプ
メモリ　（Ｌ　Ｄ　Ｍ）　１４４に送り、そのＶＰＩに
対応するルート識別ピッ）Ｒ／Ｌをメモリ出力信号１４
３として受は取り、前記到着した各実セルを前記ルート
識別ピッ）Ｒ／Ｌにより分離すべきセルか否かを判断し
、分離すべきセルの場合は、分離してセル多重化回路（
ＰＭ）１００ｆに送出するとともに、前記分離したセル
位置に空セルを挿入した情報列をリング伝送路側に送出
する。ヘッダ解読回線分離回路（ＨＲ５）１４０は、動
作停止信号１４１を受信すると、前記通常状態に戻る。

次に、現用回線１４８から予備用回線１４９への回線切
換手順を示す。

まず、センタ装置（ＣＮＴ）１２５よりデータリンク１
２４＄よびデータリンク送受信回路（ＤＴＲ）１２２を
介して、受信側装置４の制御回路（ＣＴ）１３４に第一
の回線切換信号を送出する。前記制御回路（ＣＴ）１３
４は、前記第一の回線切換信号を受信すると、制御信号
７２を送出してセレクタ（Ｓ）７１を、Ｆ　Ｉ　Ｆ　０
６９ｂの出力がセル多重化回路（ＰＭ）１００ｅに接続
するように設定し、Ｆ　Ｉ　Ｆ　０６９ｂに対する続出
クロック４５を停止しておい・て、左側および右側の指
定ＶＰＩのセル分離回路（Ｃ５）１０１に、切換対象の
現用回線１４８を識別するＶＰＩのセル分離を示す制御
信号１０２を送出する。そして、前記制御信号１０２の
送出直前のセルがセル多重化回路（ＰＭ）１００ｅを通
過後に、Ｆ　Ｉ　Ｆ　０６９ｂ　ニ対する読出クロック
４５の送出を開始する。その後、前記制御回路（ＣＴ）
１３４は、センタ装置（ＣＮＴ）１２５に回線切換準備
完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線切換準備完了
信号を受信後、データリンク１２３およびデータリンク
送受信回路（ＤＴＲ）１２２を介して送信側装置１の回
線のループバック回路（ＬＢＣＨ５０の制御回路（ＣＴ
）１３９に対して、回線分岐信号を送出する。前記制御
回路（、ＣＴ）　１３９は、前記回線分岐信号を受信す
ると、ヘッダ解読回線分離回路（ＨＲ３）１４０が動作
状態にないときは、メモリ書換信号１４５を送出して、
Ｒ／Ｌルート識別ビットマツプメモＩＪ　　（ＬＤＭ）
１４４内のルート識別ピッ）Ｒ／ＬをすべてＲに書き換
えた後、ヘッダ解読回線分離回路（ＨＲ３）１４０に対
して動作開始信号１４１を送出する。ヘッダ解読回線分
離回路（ＨＲ３）１４０が既に動作状態にある場合は、
前記操作は行わない。次に、前記制御回路（ＣＴ）１３
９は、制御信号１４７を送出して、セレクタ（Ｓ）１４
６を指定ＶＰＩのセル分岐回路（ＣＤＩ）１０７からの
信号がセル多重化回路（ＰＭ）１００ｆに接続するよう
に設定後、切換対象の現用回線１４８を識別するＶＰＩ
のセル分岐を示す制御信号１０８を送出する。その後、
前記制御回路（ＣＴ）１３９は、センタ装置（ＣＮＴ）
１２５に回線分岐完了信号を送出する。

センタ装置（ＣＮＴ）１２５は前記回線分岐完了信号を
受信後、受信側装置４０制御回路（ＣＴ）１３４に第二
の回線切換信号を送出する。前記制御回路（ＣＴ）１３
４は、前記第二の回線切換信号を受信後、Ｆ　Ｉ　ＦＯ
６９ａおよび６９ｂに対する続出クロック４５を第１図
と同様に制御し、現用、予備用間の情報列の遅延差を吸
収後、制御信号７２を送出して、セレクタ（Ｓ）７１を
ＦＩＦＯ６９ａの出力がセル多重化回路（Ｐ　Ｍ）　１
００ｅに接続するように設定する。

その後、Ｆ　Ｉ　Ｆ　０６９ａ内の実セルが一定値以下
になった後、左廻りのリング伝送路側の指定ＶＰＩのセ
ル分離回路（Ｃ５）１０１からＦ　Ｉ　Ｆ　０６９ａを
経てセル多重化回路（ＰＭ）１００ｅの出力端子までの
遅延時間を、切換対象の現用回線１４８を識別するＶＰ
Ｉとともに、左廻りのリング伝送路側の指定ＶＰＩのセ
ル到着間隔検出回路（ＣＤＴ）７８！ａに、指定ＶＰＩ
のセル到着間隔指定信号７９ａとして送出する。その後
、前記制御回路（ＣＴ）１３４は、左廻りのリング伝送
路側の指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）７
８により指定ＶＰＩのセル到着間隔検出信号を受信直後
に、左廻りのリング伝送路側の指定ＶＰＩのセル分離回
路（Ｃ３）１０１に、指定ＶＰＩのセル分離解除を示す
制御信号１０２を送出後、センタ装置（ＣＮＴ）１２５
に回線切換完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線切換完了信号
を受信後、送信側装置１の回線のループバック回路（Ｌ
ＢＣ’）１５０の制御回路（ＣＴ）１３９に回線分岐解
除信号を送出する。前記制御回路（ＣＴ）１３７は、前
記回線分岐解除信号を受信すると、指定ＶＰＩのセル分
岐回路（ＣＤＩＨＯ７からヘッダ解読回線分離回路（Ｈ
Ｒ３）１４０を経てセル多重化回路（ＰＭ）１００ｆの
出力端子までの遅延時間と、切換対象の現用回線を識別
するｖＰＩとを指定ＶＰＩのセル到着間隔指定信号１１
４として送出する。

その後、前記制御回路（ＣＴ）１３９は、指定ＶＰＩの
セル到着間隔検出信号１１５を受信直後に、指定ＶＰＩ
のセル分岐解除を示す制御信号１０８を送出するととも
に、メモリ書換信号１４５を送出して、ＶＰＩごとのＲ
／Ｌルート識別ビットマツプメモ！Ｊ　（ＬＤＭ）１４
４内の切換対象の現用回線１４８を識別するＶＰＩに対
応するルート識別ビットＲ／Ｌを、ＲからＬに変更後、
センタ装置（ＣＮＴ）１２５に、回線分岐解除完了信号
を送出して、回線切換えは完了する。

本第七実施例は、以上説明したように動作するため、回
線切換による情報列の瞬断は発生しない。

前記回線の切戻しも、前記回線切換えと同様に行うこと
により、無瞬断で切戻しが可能となる。そのうえ、Ｆ　
Ｉ　Ｆ　０６９ａおよび６９ｂは・途中で回線から切り
離すので、それによる遅延を完全に除くことができる。

また、第８図の０点において、片方または両方のリング
伝送路の動作を停止させたい場合には、０点を通る動作
を停止させるリング伝送路内の全回線について、回線の
送信側の回線のループバック回路において、前記と同様
にして無瞬断で回線切換えを行う。これにより動作を停
止させたいリング伝送路内の全回線をループバックが無
瞬断で可能となる。また、前記動作を停止させたリング
伝送路を正常状態に戻した後、各回線の切戻しを前記と
同様にして無瞬断で行うことが可能となる。

なお、前記制御回路（ＣＴ）１３９は、自回路の属する
回線のループバック回路（ＬＢＣ）内で回線のループバ
ックが一つも行われていない状態になったとき、動作停
止信号１４１を送出後、メモリ書換信号１４５を送出し
て、Ｒ／Ｌルート識別ビットマツプメモ！Ｊ　（ＬＤＭ
）１４４のすべてのルート識別ビットＲ／Ｌを前記のよ
うにリング伝送路断に備えた値に書き換える。これによ
りリング伝送路断が発生したときには、制御回路（ＣＴ
）１３９より動作開始信号１４１を送出するだけで、す
べての回線がループバック状態に移行することができる
。ヘッダ解読回線分離回路（ＨＲ３）１４０が動作中に
伝送路断が発生した場合には、Ｒ／Ｌルート識別ビット
マツプメモ！Ｊ　（ＬＤＭ）１４４内のループバック状
態を示していないすべてのルート識別ピッ）Ｒ／Ｌをル
ープバック状厘に高速に書き換える必要がある。

また、以上の°説明では、ＶＰＩで識別される回線の切
換えを行う場合の例を示したが、指定ＶＰＩのセル到着
間隔検出回路（ＣＤＴ）９８ｋを指定ＶＣＩのセル到着
検出回路に、指定ＶＰＩのセル分離回路（Ｃ３）１０１
を指定ＶＣＩのセル分離回路に、指定ＶＰＩのセル分岐
回路（ＣＤＩ）１０７を指定ＶＣＩのセル分岐回路に、
ＶＰＩごとのＲ／Ｌルート識別ビットマツプメモリ　（
ＬＤＭ）１１０′Ｊ３よび１４４をＶＣＩごとのＲ／Ｌ
ルート識別ビットマツプメモリに、それぞれ変更し、各
回路で各セルのヘッダ内のＶＣＩに従って各セルを処理
することにより、ＶＣＩにより識別される呼ごとの回線
切換えも可能である。

第９図は本発明の第八実施例を示すブロック構成図で、
加入者系リング伝送路における回線切換えに、前記原理
を適用した場合を示し、ＡＤＤ−ＤＲＯＰＭＵＸ内のク
ロスコネクトスイッチを用いて、回線ごとにループバッ
ク切換えおよび切戻しを無瞬断で行うようにしたもので
ある。

第９図において、１５２　Ｒ＃よび１５２Ｌは制御回路
（ＣＴ）　、１５３はヘッダ解読回線分離回路（ＨＲＳ
）、１５４はメモリ読出信号、１５５はメモリ出力信号
、１５６Ｒおよび１５６Ｌは回線分離用マツプメモリ　
（ＳＭ）　、１５７はメモリ書換信号、１５８Ｒおよび
１５８Ｌはヘッダ変換回路（ＨＣ）　、１５９はメモリ
読出信号、１６０はメモリ出力信号、１６１Ｒおよび１
６１Ｌはループバック回線用マツプメモリ（ＬＭ）　、
１６２はセル単位にスイッチングするクロスコネクトス
イッチ（ｘＳＷ）、１６３．１６４オよび１６５　はク
ロスコネクトスイッチ（ＸＳＷ）　１６２の入力端子、
１６６．１６７および１６８はその出力端子、１６９は
現用回線、１７０は予備用回線、ならびに１００ｇ、　
１００ｈ、　１００ｉ、１００Ｊおよび１００にはセル
多重化回路（ＰＭ）であり、他の回路は第５図で用いた
ものと同じである。

本発明の特徴は、第９図において、送信側装置１は、第
一の回線切換制御手段として、セル分岐回路（ＣＤＩ）
１０７、ヘッダ解読回線分離回路（ＨＲＳ）１５３、セ
レクタ（Ｓ）１４６および制御回路（ＣＴ）　１４６を
含み、受信側装置４は、第５図に示すように、二つの実
セル遅延手段として、二つのＦＩＦ　０６９ａおよび６
９ｂを含み、さらに第二の回線切換制御手段として、セ
ル分離回路（Ｃ５）１０１および１０３、セレクタ（Ｓ
）ならびに制御回路（ＣＴ）１０４を含む回線受信部（
ＨＲＳ）１０５を含むことにある。

次に、本第八実施例の動作について説明する。

回線分離用マツプメモ’Ｊ（ＳＭ）１５６Ｒおよび１５
６Ｌは、通常は、自局のＡＤＤ−ＤＲＯＰＭＵＸで受信
すべき全回線を識別するＶＰＩが書かれており、回線分
離用マツプメモリ　（Ｓ　Ｍ）　１５６．Ｒと１５６Ｌ
との内容は一致している。自局のＡＤＤ−ＤＲＯＰＭＵ
Ｘ内で回線のループバックを行う必要が生じた場合には
、メモリ書換信号１５７により、ループバックさせる回
線を識別するためのＶＰＩが回線分離用マツプメモ’Ｊ
　　（ＳＭ）１５６Ｒまたは１５６Ｌに書き加えられる
。一方、ループバック状態にある回線を通常状態に切戻
す場合には、メモリ書換信号１５７により、ループバッ
ク状態にある回線を識別するためのＶＰＩを回線分離用
マツプメモリ　（Ｓ　Ｍ）　１５６　Ｒまたは１５６Ｌ
より消去する。

ヘッダ解読回線分離回路（ＨＲＳ）１５３は、到着する
情報列の各セルの内、空セルはそのまま通過させ、実セ
ルについてはそのヘッダ内のＶＰＩを読み取り、そのＶ
ＰＩをメモリ読出信号１５４として、回線分離用マツプ
メモリ　（ＳＭ）１５６Ｒまたは１５６Ｌに送り、その
ＶＰＩが回線分離用マツプメモ！Ｊ　（ＳＭ）１５６Ｒ
または１５６Ｌ内にあるか否かを示すメモリ出力信号１
５５を受は取る。これにより、前記ＶＰＩが回線分離用
マツプメモ！Ｊ　　（ＳＭ）１５６Ｒまたは１５６Ｌに
ある場合には、前記実セルを分離してセル多重化回路（
ｐ　Ｍ）　１００ｇまたは１００１に送出するとともに
、前記実セルを分離したセル位置に空セルを挿入した情
報列を回線挿入回路（ＬＩ）９８Ｒまたは９８Ｌに送出
する。一方、前記ＶＰＩが回線分離用マツプメモ！Ｊ　
　（ＳＭ）　　１５６Ｒまたは１５６Ｌにない場合には
、前記実セルはそのまま通過させる。

制御回路（ＣＴ）１５２Ｒまたは１５２　Ｌ　Ｉ！、指
定ＶＰＩのセル到着間隔指定信号１１４、制御信号１０
８、制御信号１４７およびメモリ書換信号１５７の送出
と、指定ＶＰＩのセル到着間隔検出信号１１５の受信と
、データリンク１２３および１２４、データリンク送受
信回路（ＤＴＲ）１２２を介して、センタ装置（ＣＮＴ
）　１２５との間での回線切換情報の送受信とを行う。

ループバック回線用マツプメモリ（ＬＭ）１６１Ｒおよ
び１６１Ｌは、リング伝送路に接続する全てのＡＤＤ−
ＤＲＯＰＭＵＸで回線のループバックを行っていない状
態において、ループバック回線用マツプメモ！Ｊ　　（
ＬＭ）１６１Ｒおよび１６１Ｌにそれぞれ対応するヘッ
ダ解読回線分離回路（ＨＲＳ）１５３を通過する全回線
について、それぞれの回線を識別するＶＰＩが書き込ま
れている。ヘッダ変換回路（ＨＣ）１５８Ｒおよび１５
８Ｌでは、それぞれ到着した実セルのヘッダ内のＶＰＩ
を読み取り、そのＶＰＩをメモリ読出信号１５９として
それぞれループバック回線用マツプメモ！Ｊ　　（ＬＭ
）１６１Ｒおよび１６１Ｌに送り、そのＶＰＩがループ
バック回線用マツプメモ！Ｊ　（ＬＭ）１６１Ｒおよび
１６１Ｌ内にあるか否かを示すメモリ出力信号１６０を
受は取る。これによりヘッダ変換回路（ＨＣ）１５８Ｒ
および１５８Ｌでは、前記ＶＰ■が前記ループバック回
線用マツプメモ’Ｊ　（ＬＭ）１６１Ｒおよび１６１　
Ｌ内にある場合には、前記実セルのヘッダ内の空ビツト
位置に換入されているルート識別ピッ）Ｒ／Ｌをそれぞ
れＲからり、ＬからＲに書き換え後、前記実セルをクロ
スコネクトスイッチ（ＸＳＷ）１６２に送出する。

一方、前記ＶＰＩが前記ループバック回線用マツプメモ
！Ｊ　　（ＬＭ）１６１Ｒおよび１６１Ｌ内にない場合
には、前記実セルはそのまま通過させる。

クロスコネクトスイッチ（ＸＳＷ）１６２は、各入力端
子１６３．１６４または１６５より入力する各実セルの
ヘッダ内の空ビツト位置に挿入されているルート識別ビ
ットＲ／Ｌにより、各実セルを目的の出力端子１６６．
１６７または１６８に転送する。入力端子１６３より入
力する実セルは、そのルー）１１別ピツ）Ｒ／ＬがＲの
場合は、出力端子１６７に、Ｌの場合は、出力端子１６
６に転送される。入力端子１６４より入力する実セルは
、そのルート識別ピッ）Ｒ／ＬがＲの場合は、出力端子
１６８に、Ｌの場合は出力端子１６７に転送される。入
力端子１６５より人力する実セルは、そのルート識別ビ
ットＲ／ＬがＲの場合は、出力端子１６８に、Ｌの場合
は出力端子１６６に転送される。以上説明したように動
作するため、右廻りのリング伝送路１２６上では、すべ
ての実セルのヘッダ内のルート識別ピッ）Ｒ／ＬはＲと
なり、左廻りのリング伝送路１２７上ではＬとなる。

次に、回線の切換手順について説明する。回線の送信元
のＡＤＤ−ＤＲＯＰＭＵＸでの回線切換えについては、
回線の分離を行う回路がクロスコネクトスイッチ（ＸＳ
Ｗ）１０６からクロスコネクトスイッチ（ＸＳＷ）１６
２に変わっただけで、第５図の場合と同様に行うことが
できる。ここでは、回線のループバック切換えの一例と
して、現用回線１６９から予備用回線１７０への切換手
順について示す。

まず、センタ装置（ＣＮＴ）１２５よりデータリンク１
２４およびデータリンク送受信口１１２２を介して、受
信側装置４の回線受信部（ＬＲ３）１０５内の制御回路
１０４（第５図参照）に第一の回線切換信号を送出する
。前記制御回路（ＣＴ）１０４は、前記第一の回線切換
信号を受信すると回線受信部（Ｌ　Ｒ５）１０５内の各
回路を第５図で説明したのと同様に制御後、センタ装置
（ＣＮＴ）１２５に回線切換準備完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線切換準備完了
信号を受信後、データリンク１２３およびデータリンク
送受信回路（ＤＴＲ）１２２を介して、送信側装置１の
制御回路（ＣＴ）１５２Ｈに回線分岐信号を送出する。

前記制御回路（ＣＴ）１５２Ｒは、前記回線分岐信号を
受信すると、制御信号１４７を送出して、指定ＶＰＩの
セル分岐回路（ＣＤＩ）１０７からの信号がセル多重化
回路（ＰＭ）１００ｇに送出されるように設定後、切換
対象の現用回線１６９を識別するＶＰＩのセル分岐を示
す制御信号１０８を送出する。その後、制御回路（ＣＴ
）１５２Ｒは、センタ装置（ＣＮＴ）１２５に回線分岐
完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線分岐完了信号
を受信後、受信側装置４０回線受信部（ＬＲ３）１０５
内の制御回路（ＣＴ）１０４　（第５図参照）に第二の
回線切換信号２を送出する。前記制御回路（ＣＴ）１０
４は、前記第二の回線切換信号を受信すると、回線受信
部（ＬＲ３）１０５内の各回路を第５図で説明したのと
同様に制御して、現用から予備用に切換え後、センタ装
置（ＣＮＴ）１２５に回線切換完了信号を送出する。

センタ装置（ＣＮＴ）１２５は、前記回線切換完了信号
を受信後、送信側装置１０制御回路（ＣＴ）１５２Ｒに
回線分岐解除信号を送出する。前記制御回路（ＣＴ）１
５２Ｒは前記回線分岐解除信号を受信すると、指定ＶＰ
Ｉのセル分岐回路（ＣＤＩ）１０７からヘッダ解読回線
分離回路（ＨＲ３）１５３を経てセル多重化回路（ＰＭ
）１００ｇの出力端子までの遅延時間と、切換対象の現
用回線１６９を識別するＶＰＩとを、指定ＶＰＩのセル
到着間隔指定信号１１４として送出する。その後、前記
制御回路（ＣＴ）１５２Ｒは、指定ＶＰＩのセル到着間
隔検出信号１１５を受信直後に、切換対象の回線を識別
するＶＰＩのセル分岐解除を示す制御信号１０８を送出
するとともに、メモリ書換信号１５７を送出して回線分
離用マツプメモ！Ｊ　　（ＳＭ）１５６Ｒに切換対象の
回線を識別するＶＰＩを書き込む。その後、前記制御回
路（ＣＴ）１５２Ｒは、センタ装置（ＣＮＴ）１２５に
回線分岐解除完了信号を送出して回線切換えは完了する
。

本第八実施例は、以上説明したように動作するため、回
線切換えにより情報列の瞬断は生じない。

そのうえ、Ｆ　Ｉ　ＦＯ６９ａおよび６９ｂは途中で回
線から切り離すので、それによる遅延を完全に除くこと
ができる。回線の切戻しについても、前記回線切換えと
同様に無瞬断で行うことができる。ただし、この場合、
セレクタ（Ｓ）１４６はセル多重化回路（ＰＭ）１００
ｈ側に設定し、切換対象の回線を識別するＶＰＩを回線
分離用マツプメモ’Ｊ（ＳＭ）１５６Ｒから消去する必
要がある。

また、第９図の０点にふいて、片方または両方のリング
伝送路の動作を停止させたい場合には、動作を停止させ
るリング伝送路内の、送信側装置１または受信側装置４
が送信元である回線を除いた全回線について、０点から
みて回線の送信側のＡＤＤ−ＤＲＯＰＭＵＸＩ、：：お
いｒ、前記と同様ニして無瞬断で回線のループバック切
換えを行う。

さらに、０点において、動作を停止させるリング伝送路
に含まれる回線で、その送信元が送信側装置１または受
信側装置４である回線については、送信側装置１または
受信側装置４において、前記回線が挿入されているリン
グ伝送路とは別のリング伝送路に挿入するように無瞬断
で回線切換えを行う。以上により、動作を停止させたい
リング伝送路から全回線を無瞬断で追い出すことが可能
となる。また、前記動作を停止させたリング伝送路を正
常状態に戻した後、各回線の切戻しを前記したと同様に
無瞬断で行うことにより、ループバック状態にあるリン
グ伝送路の切戻しを無瞬断で行うことが可能である。

なお、リング伝送路断に対しては、ループバックさせる
必要のある全回線を識別するＶＰｒを含んだ回線分離用
マツプメモリを、回線分離用マツプメモリ　（ＳＭ）１
５６Ｒまたは１５６Ｌとは別に持ち、リング伝送路断時
に回線分離用マツプメモ’Ｉ　　（ＳＭ）　１５６　Ｒ
または１５６Ｌから前記回線分離用マツプメモリに切り
換えて用いるか、リング伝送路断時に、回線分離用マツ
プメモ’Ｊ　　（ＳＭ）１５６Ｒまたは１５６Ｌにルー
プバックさせる必要のある全回線を識別するＶＰＩを高
速に書き込めばよい。

以上述べた説明では、ＶＰＩで識別される回線切換えの
例を示したが、指定ＶＰＩのセル到着間隔検出回路（Ｃ
ＤＴ）７８！ａを指定ＶＣＩのセル到着間隔検出回路に
、指定ＶＰＩのセル分離回路（Ｃ３）１０１を指定ＶＣ
Ｉのセル分離回路に、指定ＶＰＩのセル分岐回路（ＣＤ
ＩＨＯ７を指定ＶＣＩのセル分岐回路に、ＶＰＩごとの
Ｒ／Ｌルートｍ別ビットマツプメモリ　（ＬＤＭ）１１
０をＶＣＩごとのＲ／Ｌルート識別ビットマツプメモリ
に、回線分離用マツプメモ！Ｊ　（ＳＭ）１５６Ｒおよ
び１５６Ｌの内容をＶＰＩからＶＣＩに、ループバック
回線用マツプメモリ　（ＬＭ）１６１Ｒおよび１６１Ｌ
の内容をＶＰＩからＭＣＩに、それぞれ変更し、各回路
内のセル処理を各実セルのヘッダ内のＭＣＩに従って行
うことにより、ＶＣＩにより識別される呼ごとの回線切
換えも可能である。

以上、第５図ないし第９図により、加入者系リング伝送
路にふける回線切換えの実施例を示したが、これらの実
施例はそのまま中継系リング伝送路における回線切換え
にも適用できる。その場合、ヘッダ変換回路（ＨＣ）１
１９は不要となる。

以上、回線切換えの実施例を第４図ないし第９図を用い
て説明したが、これら実施例において、遅延用メモリで
あるＦＩＦＯを切り離す場合およびメモリの書き換えを
行う場合には、回線の情報列の中に連続する空セルが存
在する必要がある。

そこで、回線に加わる主情報を含む実セルの発生確率が
ポアソン分布に従うとした場合の連続空セルの発生する
時間間隔を求めたものを第１表に示す。

第１表は、回線の最大伝送速度１．５Ｍｂ／ｓ　、セル
符号長５００ビツトの固定長セルの場合における回線の
最大伝送速度に対する平均回線使用率が０．２．０．５
．０．８の場合の平均連続空セル発生間隔を示したもの
である。前記のように回線は呼の発生があったときのみ
実セルによって構成されるため、空セルは含まないが、
第１表に示した連続空セルは、伝送路から切換対象の回
線を構成する実セルを抜き出して、その回線のもつ最大
伝送速度に相当するクロック速度で動作するハイウェイ
上に並べた場合の状態を想定したとき、ハイウェイ上に
現れる連続空セルを示したものである。第１表では、空
セル連続数ｎをそれに対応する切換えが可能となる伝送
遅延時間も示している。多重化される伝送路の伝送速度
によって、その回線を構成する実セルの伝送路上での占
有時間が異なるため、切換可能伝送遅延時間も異なる。

第１表では、回線の最大伝送速度と伝送路の伝送速度が
等しい場合、回線を６Ｍｂ／ｓまたは１００Ｍｂ／ｓの
伝送速度の伝送路に多重化する場合について示した。第
１表により、回線の平均使用率が小さく、切換対象の回
線の最大伝送速度に対して多重化する伝送路の伝送速度
が大きい程、適用可能範囲が広くなることが理解できる
。

（以下本頁余白） 〔発明の効果〕 以上説明したように、本発明は、送信側装置より現用の
回線または伝送路の情報列を分岐して予備用の回線また
は伝送路に並列伝送し、受信側装置にふいて、両回線ま
たは画伝送路の受信情報列の内、実セルのみをそれぞれ
例えば遅延バッファメモ！Ｊ（ＦＩＦＯ）に書き込み、
両遅延バッファメモリの遅延量を調整することにより、
前記両遅延バッファメモリ内の画情報列の遅延差を吸収
した後、現用より予備用に切り換え、送信側において、
現用の回線または伝送路を切り離す。これにより、一つ
の回線または伝送路の無瞬断切換えを独自に実行できる
とともに、二つの遅延バッファメモリを複数の回線また
は伝送路で共用できるためハード増とならない効果があ
る。

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロック構成図。 第２図はその伝送路上の情報列くセル）のフォーマット
を示す説明図。 第３図は本発明の第二実施例を示すブロック構成図。 第４図は本発明の第三実施例を示すブロック構成図。 第５図は本発明の第四実施例を示すブロック構成図。 第６図は本発明の第五実施例を示すブロック構成図。 第７図は本発明の第六実施例を示すブロック構成図。 第８図は本発明の第七実施例を示すブロック構成図。 第９図は本発明の第八実施例を示すブロック構成図。 第１０図は従来例を示すブロック構成図。 １・・・送信側装置、２．２ａ〜２ｊ・・・現用伝送路
、３・・・予備用伝送路、４・・・受信側装置、１０・
・・多重変換装置（ＭＵＸ）　、１１．３６．５４．７
３−・・伝送路切換スイッチ（ＬＳＷ）、１２．１４．
７７．９１・・・インクフェース回路（ＩＦ）、１３．
３０．３２．５０ａ　、　５０ｂ　。 ５６．７５．９６．１０４．１１６．１３４．１３５．
１３９．１５２Ｒ，１５２Ｌ・・・制御回路（ＣＴ）　
、１５ａ　〜１５ｄ。 １６・・・クロック、１７・・・フレーム同期回路（Ｆ
Ｙ）、１８ａ〜１８ｄ　、　１９・・・フレームパルス
、２０・・・エラスティックストアメモリ　（ＥＭ）　
、２１・・・局クロック源（ＣＧ）、２２・・・局クロ
ック、２３・・・局フレームパルス、２４・・・切換ス
イッチ（Ｃ３Ｗ）、２５・・・可変遅延回路（ＶＤ）　
、２６．５８．５９．９４．９５．１２３．１２４・・
・データリンク、２７．７０・・・排他的論理和回路、
２８．２９．３１．３４ａ　〜３４ｄ　、　３５．３７
．４９．５５．６８．７２．７４．８１ａ　、　８１ｂ
　、　８１Ｃ％　８５．１０２．１０８．１４７−・・
制御信号、３３・・・可変遅延メモＩＪ　　（ＤＭ）　
、３８・・・多重分離回路（Ｄ−ＭＵＸ）　、３９．４
８・・・切換スイッチ（Ｃ３Ｗ）、４０・・・現用回線
（伝送路）、４１・・・予備用回線（伝送路）、４２・
・・空セル検出回路（ＣＤ）、４３・・・書込クロック
、４４・・・バッファメモリ（Ｂ　Ｕ　Ｆ）、４５・・
・読出クロック、４６・・・ビット比較回路（Ｂ　Ｃ）
、４７・・・出力、５１・・・エンプティー信号、５２
．１０６．１６２・・・クロスコネクトスイッチ（ＸＳ
Ｗ）、５３・・・セル同期パターン挿入回路（（ｊ）、
５７．１２２・・・データリンク送受信回路（ＤＴＲ）
　、６０．１２５・・・センタ装置（ＣＮＴ）　、６１
・・・セル同期回路（ＳＹ）、６２ａ　、　６２ｂ　、
　６３−・・セル位相パルス、６４．６９ａ　、　６９
ｂ・・・ファーストインファーストアウトメモリ　（Ｆ
ＩＦ　Ｏ）　、６５ａ　、　６５ｄ　、　６６−・・読
出り０７り、６７．７１．８４．１４６　・・・セレク
タ（Ｓ）　、７８ａ　、　７８ｂ　、　７８ｃ　−・・
セル到着間隔検出回路（ＣＤＴ）　、７９ａ　、　７９
ｂ　。 ７９ｃ・・・セル到着間隔指定信号またはセル到着間隔
検出信号、８０ａ　、　８０ｂ　、　８０ｃ・・・セル
分岐分離回路（ＣＤＳ）　、８２ｒ　、　８２ｂ　、　
８２ｃ　−ヘｔダ解読タグ付与回路（ＨＲＧ）　、８３
ａ　、　８３ｂ　、　８３ｃ　・・・メモリ読出信号ま
たはメモリ出力信号、８６・・・タグ付与回路（ＴＧ）
　、８７−・・タグ書換信号、８８ａ　、　８８ｂ　、
　８８ｃ・・・タグマップメモリ　（ＴＭ）　、８９ａ
　、　８９ｂ　、　８９ｃ。 １１７．１４５．１５７−・・メモリ書換信号、９０ａ
　、　９０ｂ。 ９０Ｃ・・・タグ除去回路（ＴＲ）、９２．９３・・・
中継装置（ＲＥＰ）　、９７Ｒ，９７Ｌ・・・回線分離
回路（Ｌ　Ｓ）、９８Ｒ，９８Ｌ−・・回線挿入回路（
Ｌ　Ｉ　）　、１００ａ　〜１００ｋ・・・セル多重化
回路（ＰＭ）　、１０１．１０３・・・セル分離回路（
Ｃ３）　、１０５・・・回線受信部（ＬＲ３）、１０７
・・・セル分岐回路（ＣＤ　Ｉ）　、１０９・・・ルー
）ｌ別ビット反転回路（Ｌ　ＤＣ）　、１１０．１４４
・・・Ｒ／Ｌルート識別ビットマツプメモリ　（ＬＤＭ
）、１１１・・・ヘッダ解読ヘッダ変換回路（ＨＲＣ）
　、１１２．１４２．１５４．１５９・・・メモリ読出
信号、１１３．１４３．１５５．１６０・・・メモリ出
力信号、１１４・・・セル到着間隔指定信号、１１５・
・・セル到着間隔検出信号、１１８・・・回線送信部（
ＬＴＳ）　、１１９．１５８Ｒ，１５８Ｌ・・・ヘッダ
変換回路（ＨＣ）　、１２０．１２１・・・セル多重化
ハイウェイ、１２６．１２７・・・リング伝送路、１２
８．１３２．１３７．１４８．１６９・・・現用回線、
１２９．１３３．１３８．１４９．１７０・・・予備用
回線、１３０．１３１・・・ループバックルート、１３
６．１４０．１５３・・・ヘッダ解読回線分離回路（Ｈ
Ｒ３）　、１４１・・・動作開始信号または動作停止信
号、１５０　、１５１・・・ループバック回路（ＬＢＣ
）、１５６Ｒ，１５６Ｌ・・・回線分離用マツプメモリ
　（ＳＭ）　、１６１Ｒ１１６１Ｌ・・・ループバック
回線用マツプメモリ　（ＬＭ）　、１６３．１６４．１
６５・・・入力端子、１６６．１６７．１６８・・・出
力端子。

Claims (1)

1. 【特許請求の範囲】 １、セルを単位とする情報列を伝送する現用の回線また
   は伝送路を予備用の回線または伝送路に切り換える切換
   手段を含む送信側装置と受信側装置とを備えた回線切換
   方式において、 前記送信側装置は、少なくとも、 切換時に、その前記切換手段により現用の回線または伝
   送路の情報列を分岐して予備用の回線または伝送路に並
   列伝送させ、前記受信側装置での切換え終了後現用の回
   線または伝送路を切り離す制御を行う第一の回線切換制
   御手段を含み、前記受信側装置は、少なくとも、 現用および予備用の回線または伝送路の情報列内の実セ
   ルをそれぞれ遅延させる二つの実セル遅延手段と、切換
   時に、前記二つの実セル遅延手段に切換え対象となる現
   用および予備用の回線または伝送路の実セルをそれぞれ
   入力し、前記二つの実セル遅延手段の出力の各ビットが
   一致するように各実セル遅延手段の遅延量を調整し一致
   したとき、その前記切換手段により回線または伝送路を
   切り換える制御を行う第二の回線切換制御手段とを含む
   ことを特徴とする回線切換方式。