JPH0267849A - 回線切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重ディジタル伝送に利用される。

本発明は、時分割多重ディジタル伝送において、セルを
単位とする情報列を伝送する現用の回線または伝送路を
予備用の回線または伝送路に切り換える回線切換方式に
関する。回線または伝送路切換えは、ノードまたは伝送
路障害時における伝送路切換えおよび切戻し、ノード増
設または伝送路工事のための伝送路の支障移転および切
戻し、伝送路の負荷分散または回線の新増設のための回
線の収容換え等において必要となる。

〔従来の技術〕

第１１図および第１２図は従来のディジタル伝送装置の
一例を示すブロック構成図であり、第１１図は伝送路切
換えの場合および第１２図は回線切換えの場合を示す。

まず第１１図について説明する。１は送信側装置、２は
タイムスロット入れ換えを行うクロスコネクトスイッチ
（ＸＳＷ）　、３は多重化変換装置（ＭＵＸ）、４およ
び１４は伝送路切換スイッチ（ＬＳＷ）、５および１５
はそれぞれ伝送路切換スイッチ（ＬＳＷ）４および１４
の制御回路（ＣＴ）　、６は電気−光変換等のインタフ
ェース回路（ＩＦ）、？ａ、７ｂおよび７ｄは現用伝送
路、８は予備用伝送路、９および１０はデータリンク、
１１は制御回路（ＣＴ）５および１５に制御信号を送る
センタ装置（ＣＮＴ）　、１２は受信側装置、１３は光
−電気変換およびビット同期等のインタフェース回路（
ＩＦ）ならびに１Ｇは多重分離装置（Ｄ−ＭＵＸ）であ
る。

送信側装置１では、多重化変換装置（ＭＵＸ）３により
、クロスコネクトスイッチ（ＸＳＷ）２からのディジタ
ル情報列を多重化し、伝送路切換スイッチ（ＬＳＷ）４
およびインタフェース回路（ＩＦ）６を介して現用伝送
路？ａ、７ｂおよび７ｄに送出する。

受信側装置１２では、現用伝送路７ａ、７ｂおよび７ｄ
の信号をインタフェース回路（ＩＦ＞１３で受は取り、
伝送路切換スイッチ（ＬＳＷ＞１４を介して多重分離装
置（Ｄ−ＭＵＸ）１６に供給する。

多重分離装置（Ｄ　−Ｍ　Ｕ　Ｘ　）　１６は、多重化
された情報列を分離して、クロスコネクトスイッチ（Ｘ
ＳＷ）２に送出する。

現用伝送路７ａ、７ｂおよび７ｄにおいて線路や伝送装
置が故障した場合、保守のために動作を停止させる必要
がある場合、故障箇所を修理した後に切り戻す場合等に
は、センタ装置（ＣＮＴ）１１の指示により、データリ
ンク９および１０ならびに制御回路（ＣＴ）５および１
５を介して伝送路切換スイッチ（ＬＳＷ）４および１４
により、現用伝送路を予備用伝送路８に切り換える。図
では、現用伝送路７ｄから予備用伝送路８への切換えを
示す。

次に第１２図について説明する。１７は送信側装置１の
クロスコネクトスイッチ（ＸＳＷ）２の制御回路（ＣＴ
）　、ＩＩおよび１９は中継装置（ＲＥ　Ｐ）、２０お
よび２１はデータリンク、２２は受信側装置１２のクロ
スコネクトスイッチ（ＸＳＷ）２の制御回路（ＣＴ）で
あって、他の回路は第１１図と同様である。

送信個装＠１では、現用伝送路７の信号をインタフェー
ス回路（ＩＦ）１３で受は取り、多重分離装置（Ｄ−Ｍ
ＵＸ）１６に供給する。多重分離装置（Ｄ−ＭＵＸ）１
６は、多重化された情報列を分離して、フレーム内にタ
イムスロット多重化されたハイウェイ信号として、クロ
スコネクトスイッチ（ＸＳＷ）２に送出する。クロスコ
ネクトスイッチ（ＸＳＷ）２では、フレーム内のタイム
スロット位置に従って、１タイムスロツトまたは複数タ
イムスロット単位（回線に相当する）で固定的に出方路
の現用伝送路７に対応する多重化変換装置（ＭＵＸ）３
に接続する。回線の接続先は制御回路（ＣＴ）１７の制
御により変換することができる。

多重化変換装置（ＭＵＸ）３では、クロスコネクトスイ
ッチ（ＸＳＷ）２からのハイウェイ信号を多重化し、イ
ンタフェース回路（ＩＦ）６を介して現用伝送路７に送
出する。受信側装置１２および中継装置（ＲＥＰ）１８
および１９は、送信側装置１と同一構成である。

現用伝送路において、保守のために動作を停止させる必
要がある場合、故障箇所を修理した後に切り戻す場合、
伝送路の負荷分散または回線の新増設のための回線の収
容換えが必要な場合等には、現用回線を予備用回線に切
り換える必要がある。

図では現用伝送路７ｅ−７ｆ−７ｇ−７ｈを通る現用回
線から現用伝送路７　ｅ−７ｉ−７ｊ−７ｈを通る予備
用回線への切り換えを示す。この場合の回線切換えは、
まず、センタ装置（ＣＮＴ）１１の指示によりデータリ
ンク２０を介して中継装置（ＲＥＰ）１９に制御信号を
送り、現用伝送路７１と現用伝送路７ｊ内の空回線を接
続する。次にセンタ装置（ＣＮＴ）１１の指示により、
データリンク９および１０を介して制御回路（ＣＴ）１
７および２２に制御信号を送り、制御回路（ＣＴ）１７
および２２によりクロスコネクトスイッチ（ＸＳＷ）２
内のパスを■から■に変更して、前記設定した現用伝送
路７】と７ｊ内の空回線に接続する。

〔発明が解決しようとする問題点〕

しかし、第１１図で説明した伝送路切換方式では、現用
伝送路７ｄから予備用伝送路８への切換えを主信号とは
無関係に行っていた。このため、切換時に、送信側装置
１で現用と予備用の伝送路に／　＜ラレル伝送したとし
ても、現用伝送路７ｄと予備用伝送路８との間の遅延差
を吸収することができず、切換時に瞬断が生じ、主信号
の欠落や重複その他により同期がはずれ、正常な伝送状
態を維持できなくなる欠点があった。特に、高速の光フ
アイバ通信装置では、現用伝送路と予備用伝送路との間
にフレーム長またはセル長以上の伝搬時間差があり、現
用予備用の切換時にフレームやセルの脱落または重複が
発生する可能性がある。これは実質的に伝送路の瞬断と
なる。例えば数百Ｍｂ／ｓ以上の基幹伝送路では、伝送
路切換時に非常に短時間の瞬断があっただけでも、下吹
群の装置および端末のすべてに大きく影響し、伝送品質
が劣化する欠点があった。

また、第１２図で説明した回線切換方式では、現用回線
から予備用回線への切換えを主信号とは無関係に行って
いた。このため、切換時に、送信側装置１で現用回線と
予備用回線にパラレル伝送したとしても、現用回線と予
備用回線との間の遅延差を吸収することができず、切換
時に瞬断が生じ、主信号の欠落や重複が生じる欠点があ
った。この場合、フレーム同期パタンの挿入および除去
は多重化変換装置（ＭＵＸ）３および多重分離装置（Ｄ
−ＭＵＸ）１６で行われるため、回線切換えによって伝
送路での同期はずれは生じないが、前記主信号の欠落や
重複によって、端末で同期はずれが生ずるため、伝送品
質が劣化する欠点があった。

本発明の目的は、前記の欠点を除去することにより、切
換えにより発生する瞬断をなくし、常に正常な伝送状態
を維持できる回線切換方式を提供することにある。

〔問題点を解決するための手段〕

本発明は、セルを単位とする情報列を伝送する現用の回
線または伝送路を予備用の回線または伝送路に切り換え
る切換手段を含む送信側装置と受信側装置とを備えた回
線切換方式において、前記送信側装置は、少なくとも、
現用の回線または伝送路内の実セルの到着間隔を検出す
る実セル到着間隔検出手段と、前記情報列内の実セルに
所定の遅延を与える実セル遅延手段と、所定の回線切換
区間において、現用の回線または伝送路より予備用の回
線または伝送路の伝送遅延が大きい場合、任意のセルの
区切りで切り換え、現用の回線または伝送路より予備用
の回線または伝送路の伝送遅延が小さい場合、所定の手
順により前記実セル到着間隔検出手段の出力をセルの区
切りで前記実セル遅延手段を介して切り換え、前記実セ
ル遅延手段を通過する実セルの遅延が一定値以下になっ
た後、前記実セル到着間隔検出手段で前記実セル間隔検
出手段の出力端から前記実セル遅延手段を経て前記切換
手段までの間の情報列の遅延以上に相当する時間にわた
り実セルの到着が検出されないときセルの区切りで前記
実セル遅延手段を介さずに切り換える制御を行う回線切
換制御手段と、前記送信側装置または受信側装置は、少
なくとも、現用の回線または伝送路と予備用の回線また
は伝送路とにより伝送されたセルのうち実セルを一回線
に多重化する実セル多重化手段を含むことを特徴とする
特 〔作用〕 実セル到着間隔検出手段は、現用の回線または伝送路内
の到着した情報列内の実セル到着間隔を検出し、切換制
御手段からの指定信号により実セル到着間隔検出回路か
ら実セル遅延手段を経て切換手段の出力点までのセルの
遅延時間に相当する時間以上にわたり実セルを検出しな
いとき例えば実セル間隔検出信号を出力する。実セル遅
延手段は、情報列内の実セルに対して、回線切換区間に
おける現用の回線または伝送路と予備用の回線または伝
送路の情報列の伝送遅延差以上に相当する時間、遅延を
与え、実セル遅延手段を通知する実セルの遅延間が一定
値以下になったとき例えば正常検出信号を出力する。

そして、回線切換制御手段は、現用の回線または伝送路
より予備用の回線または伝送路の伝送遅延が大きい場合
は、切換手段において任意のセルの区切りで回線切換え
を行う。一方、現用の回線または伝送路より予備用の回
線または伝送路の伝送遅延が小さい場合は、前記実セル
到着間隔検出手段の出力を任意のセルの区切りで前記切
換手段から前記実セル遅延手段側に切り換えるとともに
、前記切換え直前の実セルが前記切換区間における現用
回線に送信された後、前記実セル遅延手段において、情
報列内の実セルに前記所定の時間遅延を与えさせ、この
遅延された実セルを実セル切換手段により前記予備用の
回線または伝送路に連続的に送出し、前記実セル遅延手
段から前記正常検出信号が出力されたとき、すなわち前
記実セル遅延手段を通過する実セルの遅延が一定値以下
になった後、前記実セル間隔検出手段から前記実セル間
隔検出信号が出力されたとき、前記実セル間隔手段の出
力の接続を前記実セル遅延手段から前記切換手段に切り
換えるとともに、前記切換手段において前記実セル到着
間隔検出手段の出力を前記予備用の回線または伝送路に
接続する。

実セル多重化手段は、現用および予備用の回線または伝
送路で伝送されたセルのうち実力を一回線に多重化して
出力する。

従って、そのまま現用の回線または伝送路から予備用の
回線または伝送路に切り換えるとセルの重複が生じる場
合には、現用の回線または伝送路を−たん実セル遅延手
段に接続し、前記セルの重複が生ずる分前記実セル遅延
手段により遅延を与えてから、現用の回線または伝送路
から予備用の回線または伝送路に切り換えて情報の欠落
が生じないようにし、無瞬断で回線または伝送路の切換
えを行うことを可能とする。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示すブロック構成図で、
本発明の基本的な構成を示す。また第２図は伝送路上の
情報列（セル）のフォーマットを示す説明図である。

本第−実施例は、セルを単位とする情報列を伝送する現
用の回線または伝送路３８を予備用の回線または伝送路
３９に切り換える切換手段としての切換スイッチ（Ｃ３
Ｗ）３１を含む送信側装置１と、受信側装置１２とを備
えた回線切換方式において、送信側装置１は、現用の回
線または伝送路内３８の実セルの到着間隔を検出する実
セル到着間隔検出手段としての実セル到着間隔検出回路
（ＲＣＤＴ）２３と、前記情報列内の実セルに所定の遅
延を与える実セル遅延手段としてのバッファメモリ　（
ＢＵＦ）２８と、所定の回線切換区間において、現用の
回線または伝送路３８より予備用の回線または伝送路３
９の伝送遅延が大きい場合、任意のセルの区切りで切り
換え、現用の回線または伝送路３８より予備用の回線ま
たは伝送路３９の伝送遅延が小さい場合、所定の手順に
より実セル到着間隔検出回路（ＲＣＤＴ）２３の出力を
セルの区切りでバッファメモ！Ｉ（ＢＵＦ）２８を介し
て切換スイッチ（Ｃ３Ｗ）３１に接続し、バッファメモ
リ　（ＢＵＦ）２８を通過する実セルの遅延が一定値以
下になった後、実セル到着間隔検出回路（ＲＣＤＴ）２
３で実セル到着間隔検出回路（ＲＣＤＴ）２３の出力端
からバッファメモリ　（ＢＵＦ）２ｇを経て切換スイッ
チ（Ｃ３Ｗ）３１の出力端子３５までの間の情報例の遅
延以上に相当する時間実セルの到着が検出されないとき
実セル到着間隔検出回路（ＲＣＤＴ）２３の出力を切換
スイッチ（Ｃ３Ｗ）３１に接続する回線切換制御手段と
してのセレクタ（Ｓ）２６および制御回路３７と、 受信側装置１２は、現用の回線または伝送路３８と予備
用の回線または伝送路３９とにより伝送されたセルのう
ち実セルを一回線に多重化する実セル多重化手段として
のセル多重化回路（ＰＭ）４０を含んでいる。

なお、セレクタ（Ｓ）２６は、実セル到着間隔検出回路
２３からの情報列を制御回路（ＣＴ）３７からの制御信
号２７により切換スイッチ（Ｃ３Ｗ）３１の入力端子３
２またはバッファメモ！Ｊ　　（ＢＵＦ）２８の入力に
接続するように配置され、バッファメモリ（ＢＵＦ）２
８の出力は切換スイッチ（Ｃ３Ｗ）３１の一つの入力端
子３３に接続される。また３４および３５は切換スイッ
チ（Ｃ３Ｗ）３１の出力端子で、出力端子３４に現用の
回線または伝送路３８が接続され、出力端子３５には予
備用の回線または伝送路３９が接続される。

本発明の特徴は、第１図において、送信側装置１に、実
セル到着間隔検出手段としての実セル到着間隔検出回路
（ＲＣＤＴ）２３　と、実セル遅延手段として、のバッ
ファメモリ　（ＢＵＦ）２８　と、回線切換制御手段と
してのセレクタ　（Ｓ）２６および制御回路（ＣＴ）３
７とを設け、受信側装置１２にセル多重化回路（Ｐ　Ｍ
）　４０を設けたことにある。

次に、本第−実施例の動作について説明する。

実セル到着間隔検出回路（ＲＣＤＴ）２３は、通常は、
到着したセルをそのまま通過させるが、制御回路（ＣＴ
）３７より実セル到着間隔指定信号２４を受信すると、
それ以後実セルの到着間隔を検出し、指定された時間の
間実セルが到着しなかったとき、実セル到着間隔検出信
号２５を送出する。セレクタ（Ｓ）２６は、通常は、入
力端子３２側に設定されている。バッファメモ！Ｊ　　
（ＢＵＦ）２８は到着したセルの内実セルのみを書き込
み、制御回路（ＣＴ）３７より続出クロック３０がきて
いる間だけ書き込まれた実セルを実セルがなくなるまで
連続的に読み出す。実セルの書込みが間欠的であり、読
出しが連続的であるため、バッファメモ！Ｊ　　（ＢＵ
Ｆ）２８内に多数の実セルが蓄積されたとしても、それ
らは徐々に減少する。これにともなって内部遅延も減少
する。バッファメモ！Ｊ　　（ＢＵＦ）２８は、実セル
がバッファメモＩＪ　　（ＢＵＦ）２８に書き込まれて
から読み出されるまでの時間が一定時間以下になったと
き、正常検出信号２９を制御回路（ＣＴ）３７に対して
送出する。バッファメモリ（Ｂ　Ｕ　Ｆ）２８は読出ク
ロック３０を制御することによって可変遅延回路となる
。切換スイッチ（Ｃ３Ｗ）３１　は、通常はバス■のみ
が設定されている。実セルのみのセル多重化回路（ＰＭ
）４０では、到着したセルのうち実セルのみをセルごと
に一つの回線または伝送路に多重化する。実セルのみセ
ル多重化回路（ＰＭ）４０では、入出力間の速度変換は
行わない。

次に回線または伝送路の切換手順について説明する。送
信側装置１の制御回路（ＣＴ）３７では、現用よび予備
用の回線または伝送路の切換区間、すなわち入力端子３
２から実セルのみのセル多重化回路（ＰＭ）４０の出力
端子までの区間において、現用回線（伝送路）３８より
予備用回線（伝送路）３９の情報列の伝送遅延が大きい
場合には、そのまま制御信号３６を送出して、切換スイ
ッチ（Ｃ３Ｗ）３１において任意のセルの区切りでバス
■からバス■に切り換える。

一方、前記切換区間において、現用回線（伝送路）３８
より予備用回線（伝送路）３９の情報列の伝送遅延が小
さい場合には、読出クロック３０を止めておいて、制御
信号２７を送出して、セレクタ（Ｓ）２６の出力をセル
の区切りでバッファメモ！Ｊ　　（ＢＵＦ）２８側に切
り換えるとともに、セレクタ（Ｓ）２６の切換え直前の
実セルが切換スイッチ（Ｃ３Ｗ）３１を通過後に、制御
信号３６を送出して切換スイッチ（Ｃ３Ｗ）３１におい
てバス■の開放およびバス■の設定を行う。次に、制御
回路（ＣＴ）３７は、制御信号２７の送出時点から前記
切換区間における現用および予備用間の情報列の伝送遅
延差以上の時間経過後に、読出クロック３０の送出を開
始する。

その後、正常検出信号２９を受信後、セレクタ（Ｓ）２
６からバッファメモ！Ｊ　　（ＢＵＦ）２８を経て出力
端子３５までの遅延時間以上に相当する時間を実セル到
着間隔指定信号２４として送出する。次に、制御回路（
ＣＴ）３７は、実セル到着間隔検出信号２５を受信した
直後に、制御信号２７を送出してセレクタ（Ｓ）２６の
出力をセルの区切りで入力端子３２側に切り換えるとと
もに、制御信号３６を送出して切換スイッチ（Ｃ３Ｗ）
３１においてセルの区切りでパス■からパス■に切り換
える。これにより、バッファメモＵ　　（ＢＵＦ）２８
は前記回線または伝送路の切戻し、または他の回線また
は伝送路の切換えに使用することができる。

次に回線または伝送路の切戻しについて説明する。前記
切換区間において、予備用側より現用側の情報列の伝送
遅延が大きい場合には、そのまま任意のセルの区切りで
前記と同様にして、パス■からパス■に切り換える。一
方、予備用側より現用側の情報列の伝送遅延が小さい場
合には、前記と同様にして、セレクタ　（Ｓ）２６−バ
ス■−予備用（伝送路）３９のルートから、−度セレク
タ（Ｓ）２６−バッファメモリ　（ＢＵＦ）２８−バス
■−現用回線（伝送路）３８のルートに切り換えた後、
セレクタ２６−パス■−現用の回線または伝送路３８の
ルートに切り換える。

以上説明したように動作するため、実セルのみのセル多
重化回路（ＰＭ）４０では、現用の回線（伝送路）３８
と予備用回線（伝送路）３９とから同時に実セルが到着
することはなく、切換えおよび切戻しによる実セルの欠
落ならびに重複および順序逆転は生じない。また、切換
スイッチ（Ｃ３Ｗ）３１においてもパスの切換えによる
実セルの欠落ならびに重複および順序逆転は生じない。

従って、本発明の回線切換方式では切換えによる情報列
の瞬断は発生しない。

なお、以上説明した切換原理は、実セルのみのセル多重
化回路（ＰＭ）４０が送信側装置１にある場合にも成立
する。また、クロスコネクトスイッチ内のルート切換え
にも適用できる。

第２図は、第１図の切換スイッチ（Ｃ３Ｗ）３１の機能
を二つのセレクタ（Ｓ）２６と二つの実セルのみのセレ
クタ多重化回路（Ｐ　Ｍ）　４０により構成したもので
、セレクタ（Ｓ）２６を制御することにより第１図の切
換スイッチ（Ｃ３Ｗ）３１と同様な動作をすることがで
きる。

次に第３図について説明する。第３図において、ＶＣＩ
ｏ、ＶＣｌ、およびｖｃ　ｒ３は宛先を示す呼ごとに付
与される呼識別子（以下、ＶＣＩという。）、ＶＰｌ、
およびＶＰＩ、は伝送ルートを示す回線ごとに付与され
るルート識別子（以下、ＶＰＩという。）、Ｈはヘッダ
、■は主情報、Ｅは空セルを識別するための空セル識別
ビット列、および空は使用されていないビット列であり
、情報列のフォーマットは実セルと空セルとで構成され
る。ＶＣＩまたはＶＰＩにおいて添字の異なるものは別
の呼または回線を示す。同−ＶＰＩを付与されたセルの
流れが回線となる。

ＶＰＩは、同一対地に伝送される複数°の呼に対して同
一のものを付与することによって、中継装置において複
数の呼を統一的に扱うようにしたものである。同−ＶＰ
Ｉを付与する呼の数によって、回線の伝送速度は任意に
選ぶことができる。

ＶＣｒは同一呼の主情報に対して発呼から終話までの同
一のものが付与される。従って、同−ＶＣＩを付与され
たセルの流れも一つの回線と見ることができる。また伝
送路も一つの回線または複数の回線を統一的に扱ってい
るため、一つの回線と見ることもできる。

ＶＣＩまたはＶＰＩによって構成された回線は伝送路上
に常に存在するような物理回線でなく、呼が発生したと
きだけ存在する論理回線である。

従って中継装置ではセルが到着したときだけ、各セルの
ヘッダ内のＶＣＩまたはＶＰＩに従って目的の出方路に
送出するだけである。このため、各中継装置ではＶＣＩ
またはＶＰｌごとに出方路番号を書き込んだテーブルを
持っている。

以上説明した切換原理が適用できるセルの構成は、固定
長だけでなく可変長セルでもよい。

以上本発明の切換原理を示したが、これを実現可能とす
るためには、回線または伝送路の情報列の中に連続する
空セルが存在する必要がある。そこで、伝送路または回
線に加わる主情報を含む実セルの発生確率がポアソン分
布に従うとした場合の連続空セルの発生する時間間隔を
求めたものを第１表および第２表に示す。第１表は伝送
路の伝送速度１５０　Ｍｂ／ｓ　、セル符号長５００ビ
ツトの固定長セルの場合における伝送路の平均実セル占
有率が０．２．０．５．０．８の場合の平均連続空セル
発生間隔を示したものである。第２表は、回線の最大伝
送速度１．５　Ｍｂ／ｓ　、セル符号長５００　ビット
の固定長セルの場合における回線の最大伝送速度に対す
る平均回線使用率が０．２．０．５．０．８の場合の平
均連続空セル発生間隔を示したものである。

前述したように回線は呼の発生があったときにのみ実セ
ルによって構成されるため、空セルは含まないが、この
表に示した連続空セルは、伝送路から切換対象の回線を
構成する実セルを抜き出して、その回線のもつ最大伝送
速度に相当するクロック速度で動作するハイウェイ上に
並べた場合の状態を想定したとき、ハイウェイ上に現れ
る連続空セルを示したものである。

第１表および第２表では、空セル連続数ｎをそれに対応
する伝送路または回線の切換えが可能となる現用と予備
用の伝送路または回線の伝送路長差も示している。回線
切換えの場合には、多重化される伝送路の伝送速度によ
って、その回線を構成する実セルの伝送路上での占有時
間が異なるため、切換可能伝送路長差も異なる。

第２表は、回線の最大伝送速度と伝送路の伝送速度が等
しい場合と、回線を５Ｍｂ／Ｓまたは１００Ｍｂ／ｓの
伝送速度の伝送路に多重化する場合とについて示してい
る。

なお、第１表および第２表では、伝送路遅延時間は５　
ｎｓ／ｍを用いている。これらの表より、伝送路の平均
実セル占有率または回線の平均使用率が小さく、伝送路
の伝送速度または回線の最大伝送速度が小さい程、本発
明の回線切換方式の適用可能範囲が広くなることが理解
できる。または回線切換えの場合には、切換対象の回線
の最大伝送速度に対して多重化する伝送路の伝送速度が
大きい程、適用可能範囲が広くなることが理解できる。

次に、第１図ないし第３図において説明した本発明の切
換原理に基づく実際の実施例について説明する。

第４図は本発明の第二実施例を示すブロック構成図で、
ノード間の伝送路切換えに前記原理を適用した場合を示
す。

第４図において、４１はセル単位にスイッチングするク
ロスコネクトスイッチ（ＸＳＷ）、４２は連続空セル数
検出回路（ＣＮＤ）、４３はセル同期バタン挿入回路（
ＰＩ）、４５はセレクタ（Ｓ）、４６は空セル検出回路
（ＣＤ）、４７は空セル発生回路（ＣＧ）、４８はファ
ーストインファーストアウトメモリ　（以下ＦＩＦＯと
いう。）、４９はセレクタ（Ｓ）、５０は局のクロック
、５１は局のセル位相パルス、５２は局クロック源（Ｃ
ＬＧ）、５３は制御回路（ＣＴ）、５４は連続空セル数
指定信号または連続空セル数検出信号、５５はセレクタ
２６０制御信号、５６はセレクタ　（Ｓ）４５の制御信
号、５７は書込クロック、５８は読出クロック、５９は
エンプティー信号、６０はセレクタ（Ｓ）４９０制御信
号、６１は伝送路切換スイッチ（ＬＳＷ＞　、６２は伝
送路切換スイッチ（ＬＳＷ）６１の制御信号、６３はデ
ータリンク送受信回路（ＤＴＲ）　、６４および６５は
データリンク、６６はセンタ装置（ＣＮＴ）　、６７は
再生クロック、６８はセル同期回路（ＳＹ）、６９はセ
ル位相パルス、７０はＦＩＦＯ１７１，７１ａおよび７
１ｄはエンプティー信号、７２．７２ａ１．７２ａ２．
７２ｄ１および７２ｄ２は読出りＣｌツタ、７３ａ＋、
　７３ａ２．７３ａ３．７３ｄｌ、　７３ｄ２右よび７
３ｄ３はアンド回路、７４はアンド回路７３ａ１および
７３ｄ、の制御信号、７５ａおよび７５ｄはクロック制
御回路（ＣＣ）、７６はり０７り制御回路（ＣＣ）７５
ａおよび７５ｄの制御信号、７７は制御回路（ＣＴ）、
７８はオア回路、７９は書込クロック、８０はセレクタ
（Ｓ）、８１．８２および８３はセレクタ（Ｓ）８０の
制御信号、８４はアンド回路７３ａ２および７３ｄ２の
制御信号、８５はアンド回路７３ａ３および７３ｄ、の
制ｉ卸信号、８６は実セルのみの多重を行う実セル多重
化部（ＲＭＵｘ）、ならびに８７はクロスコネクトスイ
ッチ（ＸＳＷ）４１のスイッチ部（ＳＷ）であり、他の
回路は前記図で用いたものと同じである。

本発明の特徴は、第４図において、実セル到着間隔検出
手段としての連続空セル数検出回路（ＣＨＤ）４２と、
実セル遅延手段としてのＰＩＦ０４８と、回線切換制御
手段としてのセレクタ（Ｓ）２６．４５および４９なら
びに制御回路（ＣＴ）５３　と、実セル多重化手段とし
ての空セル検出回路４６、アンド回路７３ａ、、　７３
ａ、、７３ａ、、７３ｄ１．７３ｄ２および７３ｄ３、
クロック制御回路（ＣＣ）７５ａおよび７５ｄ１オア回
路７８ならびにセレクタ　（Ｓ）８０を含む実セル多重
化部（ＲＭＵＸ）８６とを設けたことにある。

次に、本第二実施例の動作について説明する。

第４図の構成では、任意の現用伝送路から予備用伝送路
への切換え、切戻しおよび現用伝送路が使用されていな
ければその伝送路を予備用伝送路として他の任意の現用
伝送路からの切換えおよび切戻しを無瞬断で行うことが
可能であるが、ここでは現用伝送路７ｄから予備用伝送
路８への切換えおよび切戻しについて説明する。

送信側装置１の連続空セル数検出回路（ＣＮＤ）４２で
は、クロスコネクトスイッチ（ＸＳＷ）４１の出力の情
報列中の連続空セル数をカウントし、その値が制御回路
（ＣＴ）５３からの連続空セル数指定信号５４によって
指定されたセル数に達したとき、連続空セル数検出信号
５４として、制御回路（ＣＴ）５３に送る。セレクタ（
Ｓ）２６は制御信号５５によって制御され、通常はセル
同期バタン挿入回路（Ｐｒ）４３側に設定されている。

空セル発生回路（ＣＧ）４７は、常時空セルを出力する
。セル同期バタン挿入回路（ＰＩ）４３では、到着した
情報列内の空セルにセル同期バタンを挿入する。ある一
定のセル数を越えても空セルがこない場合には、到着す
る情報列を１セル分遅延させて、セル同期バタンを挿入
したセルを挿入して伝送路切換スイッチ（ＬＳＷ）６１
に送出する。前記遅延は空セルが到着したとき、情報列
からその空セルを除去することによって取り除く。セレ
クタ（Ｓ）４５は制御信号５６により切換対象の現用伝
送路のみを空セル検出回路（ＣＤ）４６に接続するよう
に設定される。空セル検出回路（ＣＤ）４６は、到着し
た情報列内の空セルを検出し、実セルのみを書込クロッ
ク５７によりＰＩＦ０４８に書き込む。

ＰＩＦ０４８は、書き込まれた実セルを続出クロック５
８がストップしている間は蓄積し、読出クロック５８が
きている間は、そのクロックにより蓄積された実セルを
連続的に読み出す。ＦｒＦＯ４ｇ内に実セルがない場合
には、それを示す信号としてエンプティー信号５９を送
出する。セレクタ（Ｓ）４９は、制御信号６０によりＦ
ＩＦＯ４８より実セルが読み出されている間はＰＩＦ０
４Ｂ側に設定され、それ以外は空セル発生回路（ＣＧ）
４７側に設定される。

制御回路（ＣＴ）５３は、センタ装置（ＣＮＴ）６６よ
りデータリンク６４およびデータリンク送受信回路（Ｄ
ＴＰ）６３を介して送られる伝送路切換信号と、連続空
セル数検出信号５４とエンプティー信号５９との受信を
行い、さらに、連続空セル数指定信号５４と、制御信号
５５．５６．６０および６２と、読出クロック５８と、
センタ装置（ＣＮＴ）６６への伝送路切換完了信号との
送出を行う。局クロック検出（ＣＬ　Ｇ）５２は送信側
装置１内の各回路に局のクロックと局のセル位相パルス
を分配しており、これによって、送信側装置１内のすべ
ての回路は、局のクロック、局のセル位相パルスに同期
して動作する。伝送路切換スイッチ（ＬＳＷ）６１では
、通常はパス■およびパス■が設定されており、伝送路
切換時に制御信号６２により、セルの区切りで高速にパ
ス切換えを行う。インタフェース回路（ＩＦ）　　６は
、入力信号を電気−光変換して光伝送路に送出する。

受信側装置１２のインタフェース回路（ＩＦ）１３では
、受信信号を光−電気変換後、ビット同期を取り再生ク
ロック６７を再生するとともに、光−電気変換された情
報列を出力する。セル同期回路（ＳＹ）６８では、再生
クロック６７と受信情報列中のセル同期バタンによりセ
ル同期をとってセル位相パルス６９を出力する。空セル
検出回路（ＣＤ）４６では、再生クロック６７とセル位
相パルス６９とにより受信情報中の空セルを検出し、Ｆ
ＩＦＯ７０に対して実セルのみを書き込むように書込ク
ロック５７を出力する。この空セル検出回路（ＣＤ）４
５では、空セルを識別するためのビット列とセル同期パ
タンは同一ビット列としているため、セル同期パタンを
含むセルは空セルと判定する。

ＦＩＦＯ７０に書き込まれた実セルは、クロック制御回
路（ＣＣ）７５ａおよび７５ｄからの続出クロック７２
により読み出される。Ｆ　Ｉ　Ｆ　０７０内に実セルが
存在しないときは、クロック制御回路（ＣＣ）７５ａお
よび７５ｄにエンプティー信号７１を送出する。

ＦＩＦＯ７０は書込クロックと読出クロックとが独立に
動作可能なので、このＦ　Ｉ　Ｆ　０７０により各伝送
路から受信した情報列のクロックおよびセル位相を局ク
ロックＲ（ＣＬＧ）５２のもつ位相に一致させることが
できる。

クロック制御回路（ＣＣ）７５ａおよび７５ｄは三つの
動作モードをもっており、これらのモードは制御信号７
６により切り換わる。第一の通常モードでは、制御信号
８４によりアンド回路７３ａ２または７３ｄ２を「オン
」状態に、また制御信号８５によりアンド回路７３ａ３
または７３ｄ３を「オフ」状態に保ち、対応する現用伝
送路のＦＩ　Ｆ　０７０からのエンプティー信号７１の
みを監視し、このエンプティー信号７１が検出されない
間、Ｆ　Ｉ　Ｆ　０７０に読出クロック７２ａ。

または７２ｄ１を送出して、実セルを読み出し、読み出
された実セルを書込クロック７９により、クロスコネク
トスイッチ（ＸＳＷ）４１内のＦＩＦＯ７０に書き込む
。このとき、続出クロック７２ａ２または７２ｄ２は停
止状態にある。

第二の現用、予備用伝送路の切換モードでは、制御信号
８４および８５によりアンド回路７３ａ２．７３ａ３ま
たは７３ｄ２．７３ｄ３を「オン」状態に保ち、対応す
る現用伝送路のＦＩＦＯ７０からのエンプティー信号７
１と予備用伝送路のＦ　Ｉ　Ｆ　０７０からエンプティ
ー信号７１ａまたは７１ｄを監視し、前記エンプティー
信号７１のみが検出されない場合は、読出クロック７２
ａ１または７２ｄ１を送出し、また、エンプティー信号
７１ａまたは７１ｄのみが検出されない場合は、続出ク
ロック７２ａ２または７２ｄ２を送出し、対応するＦＩ
ＦＯ７０より読み出された実セルを書込クロック７９に
より、クロスコネクトスイッチ（ＸＳＷ）４１内のＦＩ
ＦＯ７０に書き込む。伝送路切換時には、現用と予備用
伝送路のＦ　Ｉ　Ｆ　０７０に実セルが同時に書き込ま
れることはないため、必ず、少なくとも一方のＦＩＦＯ
７０からはエンプティー信号が送出される。

第三の現用から予備系に切換え後の予備系モードでは、
制御信号８４により、アンド回路７３ａ２または７３ｄ
２を「オフ」状態に、また制御信号８５によりアンド回
路７３ａ、または７３ｄ３を「オン」状態に保ち、予備
用伝送路のＦ　Ｉ　Ｆ　０７０からのエンプティー信号
７１ａまたは７１ｄのみを監視し、前記エンプティー信
号７１ａまたは７１ｄが検出されない間、前記ＦＩＦＯ
７０に対して、読出クロック７２ａ２または７２ｄ２を
送出して、実セルを読み出し、読み出された実セルを書
込クロック７９により、クロスコネクトスイッチ（ＸＳ
Ｖｖ’）４１内（７）　Ｆ　Ｉ　Ｆ　０７０＋、：書き
込む。

このとき、読出クロック７２ａ、または７２ｄ、は停止
状態にある。クロック制御回路（ＣＣ）７５ａおよび７
５ｄは、通常は通常モードに設定されている。アンド回
路７３ａ２または７３ｄ２に接続されたオア回路７８で
は、前述のように、クロック制御回路（ＣＣ）７５ａま
たは７５ｄにより、現用と予備用の伝送路のＰＩＦＯ７
０の続出クロック７２が制御されるため、現用と予備用
の伝送路から受信した情報列の内、どちらか一方のみが
通過する。セレクタ（Ｓ）８０は、制御信号８１．８２
または８３により選択された人力信号のみ通過させる。

アンド回路７３ａ、および７３ｄ、は、制御信号７４に
より通常は「オフ」状態に保たれ、対応する伝送路が予
備用伝送路として使用されるときのみ「オン」状態に移
行する。制御回路（ＣＴ）７７は、制御信号７４．８１
．８２．７６および８３の送出と、データリンク送受信
回路（ＤＴＲ）６３およびデータリンク６５を介して、
センタ装置（ＣＮＴ）６６との間で伝送路切換情報の送
受信とを行う。

次に、現用伝送路７ｄから予備用伝送路８への切換手順
について説明する。まず、センタ装置（ＣＮＴ）６６よ
りデータリンク６５およびデータリンク送受信回路（Ｄ
ＴＲ＞６３を介して、受信側装置１２の制御回路（ＣＴ
）７７に伝送路切換信号を送出する。制御回路（ＣＴ）
７７は、前記伝送路切換信号を受信すると、予備用伝送
路８に対応するセレフタ（Ｓ）８０に対して制御信号８
１を送出して、セレクタ（Ｓ）８０を読出クロック７２
ｄ２が通過するように設定し、現用伝送路７ｄに対応す
るセレクタ（Ｓ）８０に対して制御信号８２を送出して
、前記セレクタ　（Ｓ）８０を予備用伝送路８のＦＩＦ
Ｏ７０からのエンプティー信号７１が通過するように設
定し、現用伝送路７ｄに対応するセレクタ（Ｓ）８０に
対して制御信号８３を送出して、前記セレクタ（Ｓ）８
０を予備用伝送路８のＦＩＦＯ７０からの受信情報列が
通過するように設定し、クロック制御回路（ＣＣ）７５
ｄに制御信号７６を送出して、前記クロック制御回路（
ＣＣ）７５ｄを通常モードから現用、予備用伝送路の切
換モードに移行させた後、センタ装置（ＣＮＴ）６６に
対して、伝送路切換準備完了信号を送出する。

センタ装置＜ＣＮ　Ｔ）６６は、前記伝送路切換準備完
了信号を受信後、送信側装置１０制御回路（ＣＴ）５３
に対して伝送路切換信号を送出する。制御回路（ＣＴ）
５３は、前記伝送路切換信号を受信すると、現用、予備
用間の伝送路切換区間すなわち伝送路切換スイッチ（Ｌ
ＳＷ）６１から受信側装置１２の実セルのみのセル多重
化部（ＲＭＵＸ＞８６のＦＩＦＯ７０に書き込まれるま
での区間において、現用伝送路７ｄより予備用伝送路８
の情報列の伝送遅延が大きい場合には、そのまま制御信
号６２を送出して、伝送路切換スイッチ（ＬＳＷ）６１
において、任意のセルの区切りで、パス■、■よりパス
■、■に高速に切り換える。

一方、前記切換区間において、現用伝送路７ｄより予備
用伝送路８の情報列の伝送遅延が小さい場合には、制御
信号６２を送出して、伝送路切換スイッチ（ＬＳＷ）６
１において、任意のセルの区切りで、パス■からパス■
に高速に切り換え、制御信号５６を送出して、セレクタ
（Ｓ）４５において、現用伝送路７ｄに対応するセレク
タ（Ｓ）２６の出力が空セル検出回路（ＣＤ）４６に接
続するよう設定し、続出クロック５８を止めておいて、
現用伝送路７ｄに対応するセレクタ（Ｓ）２６に対して
制御信号５５を送出して、セルの区切りで、前記セレク
タ（Ｓ）２６の出力をセレクタ（Ｓ）４５側に切り換え
るとともに、前記セレクタ（Ｓ）２６の切換え直前の実
セルが伝送路切換スイッチ（ＬＳＷ）６１を通過後に、
制御信号６２を送出して、伝送路切換スイッチ（ＬＳＷ
）６１において、パス■からパス■に切り換える。

次に、制御回路（ＣＴ）５３は、前記セレクタ（Ｓ）２
６の切換時点から前記切換区間における現用、予備用間
の情報列の伝送遅延差以上の時間経過後に、続出クロッ
ク５８の送出を開始する。その後、制御回路（ＣＴ）５
３は、エンプティー信号５９を受信後、前記セレクタ（
Ｓ）２６からＰＩＦ０４８を経て伝送路切換スイッチ（
ＬＳＷ）６１までの遅延時間以上に相当する連続空セル
数を連続空セル数措定信号５４として、現用伝送路７ｄ
に対応する連続空セル数検出回路（ＣＨＤ）４２に送出
する。次に、制御回路（ＣＴ）５３は、前記連続空セル
数検出回路（ＣＮ　Ｄ）４２から連続空セル数検出信号
５４を受信した直後に、制御信号５５を送出して前記セ
レクタ　（Ｓ）２６の出力をセルの区切りでセル同期パ
クン挿入回路（ＰＩ）４３側に切り換えるとともに、制
御信号６２を送出して、伝送路切換スイッチ（ＬＳＷ）
６１において、セルの区切りでパス■からパス■に切り
換える。

以上のようにして、伝送路切換スイッチ（ＬＳＷ）６１
において、パス■、■からパス■、■に切換え後に、制
御回路（ＣＴ）５３は、センタ装置（ＣＮＴ）６６に対
して伝送路切換完了信号を送出する。センタ装置（ＣＮ
Ｔ）６６は、前記伝送路切換完了信号を受信後、制御回
路（ＣＴ）７７に対して、伝送路切換完了信号を送る。

制御回路（ＣＴ）７７は、前記伝送路切換完了信号によ
り制御信号７６を送出して、クロック制御回路（ＣＣ）
７５ｄを予備系モードに移行させて、伝送路切換えは完
了する。

次に、予備用伝送路８から現用伝送路７ｄへの切戻し手
順について説明する。受信側装置１２のクロック制御回
路（ＣＣ）７５ｄを予備系モードから現用、予備用伝送
路の切換モードに移行させた後、送信側装置１において
、前記切換区間において、予備用側より現用側の情報列
の伝送遅延が大きい場合には、そのまま前記切換えと同
様にして伝送路切換スイッチ（ＬＳＷ）６１において、
任意のセルの区切りでパス■、■からパス■、■に切り
換える。一方、予備用側より現用側の情報列の伝送遅延
が小さい場合には、前記切換えと同様にして、パス■は
パス■に切り換えるとともに、セレクタ（Ｓ）２６−パ
ス■−予備用伝送路８のルートから一度、セレクタ（Ｓ
）２６−　Ｆ　Ｉ　Ｆ　０４８−バス■−現用伝送路７
ｄのルートに切換え後、セレクタ（Ｓ）２６−パス■−
現用伝送路７ｄのルートに切換えてた後、受信側装置１
２のクロック制御回路（ＣＣ）７５ｄを現用、予備用伝
送路の切換モードから通常モードに移行させて、伝送路
切戻しは完了する。

なお、現用伝送路７ｄを予備伝送路８に切換え後、現用
伝送路７ａの現用伝送路７ｄへの切換えおよび切戻しは
、伝送路切換時にアンド回路７３ｄ。

を「オン」状態に保つだけで、他は前記の切換えおよび
切戻しと同様に行うことができる。

本第二実施例は、以上説明したように動作するため、伝
送路切換えおよび切戻しにより情報列の瞬断は生じない
。

なお、第４図の構成では、受信側装置１２の実セル多重
化部（ＲＭＵＸ）８６内にＦＩＦＯ７０を用いているた
め、非同期網でも動作可能である。また、第４図では、
送信側で空セルにセル同期パタンを挿入し、受信側でそ
のセル同期バタンによりセル同期をとる構成となってい
るが、セル同期については、送信側のインタフェース回
路（ＩＦ）６において、情報列にフレームパタンを挿入
して、いくつかのセルに対してフレームを組んで伝送路
に送出し、受信側ではフレームパタンによりフレーム同
期を行い、フレーム内のビット位置からセル同期をとる
ことも可能である。

第５図は本発明の第三実施例を示すブロック構成図で、
ノード間の回線切換えに前記原理を適用した場合を示す
。

第５図において、７．７０〜７Ｊ　は現用伝送路、８８
は光−電気変換、ビット同期、セル同期等のインタフェ
ース回路（Ｉ　Ｆ）　、８９ａ　、　８９ｂおよび８９
ｃは指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）、９
０ａ　、　９０ｈおよび９０ｃは指定ＶＰＩのセル到着
間隔指定信号または指定ＶＰＩのセル到着間隔検出信号
、９１ａ　、　９１ｂおよび９１Ｃは指定ＶＰＩのセル
分離回路（ＣＳ）　、９２ａ　、　９２ｂおよび９２Ｃ
はそれぞれセル分離回路（Ｃ５）９１　ａ　、９１ｈお
よび９１Ｃの制御信号、９３はセレクタ（Ｓ）、９４は
セレクタ９３の制御信号、９５ａ　、　９５ｂおよび９
５ｃはヘッダ解読タグ付与回路（ＨＲＧ）　、９６はタ
グ付与回路（ＴＧ）、９７はタグ書換信号、９８ａ、　
９８ｂおよび９８ｃはＶＰＩごとのタグマツプメモリ　
（ＴＭ）　、９９ａ。

９９ｈおよび９９Ｃはそれぞれタグマツプメモ＋Ｊ（Ｔ
Ｍ）９８ａ、　９８ｂおよび９８Ｃのメモリ書換信号、
１００ａ。

１００ｈおよび１００ｃはそれぞれタグマツプメモリ　
（ＴＭ）９８ａ、　９８ｂおよび９８Ｃのメモリ読出信
号またはメモリ出力信号、１０１はセル単位にスイッチ
ングするクロスコネクトスイッチング（ＸＳＷ）　、１
０２ａ、　１０２ｂおよび１０２Ｃはタグ除去回路（Ｔ
　Ｒ）、１０３はセル同期バタン挿入、光−電気変換等
のインタフェース（ＩＦ）回路、１０４および１０５は
中継装置（ＲＥＰ）　、１０６および１０７はデータリ
ンク、１０８は制御回路（ＣＴ）　、ならびに１０９は
センタ装置（ＣＮＴ）であり、他の回路は前記図で用い
たものと同じである。

本発明の特徴は第５図において、送信側装置１に、実セ
ル到着間隔検出手段としての指定ＶＰＩごとのセル到着
間隔検出回路８９ａ　、　８９ｂおよび８９ｃと、実セ
ル遅延手段としてのＰＩＦ０４ｇと、回線切換制御手段
として動作する指定ＶＰＩのセル分離回路（Ｃ５）９１
ａ、　９１ｈおよび９１Ｃ１セレクタ（Ｓ）９３　、タ
グ付与回路（ＴＧ）９６ならびに制御回路（ＣＴ）１０
８とを含み、受信側装置１２に実セル多重化手段として
動作するクロスコネクトスイッチング（ＸＳＷ）１０１
を含むことにある。

次に、本第三実施例の動作について説明する。

インタフェース回路（ＩＦ）８８では、現用伝送路から
の光信号を光−電気変換後、ビット同期、セル同期を行
い、図外の空セル検出回路により受信情報列から実セル
のみをＦＩＦＯ７０に書き込む。

Ｆ　Ｉ　Ｆ　０７０に書き込まれた実セルは、図外の局
クロック源の位相に同期したクロックで読み出される。

このＦ　Ｉ　Ｆ　０７０により第４図の場合と同様、各
伝送路から受信した情報列のクロックおよびセル位相を
局クロック源のもつ位相に一致させることができる。

指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）８９ａ　
、　８９ｂおよび８９ｃは、通常は到着した実セルをそ
のまま通過させるが、それぞれ制御回路（ＣＴ）　１０
８から切換対象の回線を識別するＶＰＩとそのＶＰＩを
もつ実セルの到着時間間隔を示す指定ＶＰＩのセル到着
間隔指定信号９０ａ　、９０ｂおよび９０Ｃを受信する
と、それ以後、指定されたＶＰＩのセル到着時間間隔を
測定し、前記指定された時間の間指定されたＶＰＩのセ
ルが到着しなかったとき、制御回路（ＣＴ）１０８に対
して、指定ＶＰＩのセル到着間隔検出信号９０ａ　、９
０ｂおよび９０Ｃを送出し、信号送出後前記通常の状態
に戻る。

指定ＶＰＩのセル分離回路（Ｃ５）９１ａ、　９ｔｈお
よび９１ｃは、それぞれ通常は到着した実セルをそのま
ま通過させてヘッダ解読タグ付与回路（ＨＲＧ）９５ａ
　　、９５ｂおよび９５Ｃに送出するが、制御回路（Ｃ
Ｔ）１０８より切換対象の回線を識別するＶＰＩのセル
分離を示す制御信号９２ａ、　９２ｂおよび９２ｃを受
信すると、それ以後、到着する実セルの内、指定された
ＶＰＩのセルを分離してセレクタ（Ｓ）９３に送出する
。また、制御回路（ＣＴ）１０８より、指定ＶＰＩのセ
ル分離解除を示す制御信号９２ａ、９２ｂおよび９２ｃ
を受信すると、それ以後は、前記通常の状態に戻る。

セレクタ（Ｓ）９３は、制御信号９４により、切換対象
の回線が含まれる伝送路に対応する指定ＶＰｒのセル分
離回路からの信号をＰＩＦ０４８に接続するように設定
される。ＶＰＩごとのタグマツプメモリ　（ＴＭ）９８
ａ、　９８ｈおよび９８ｃは大伝送路ごとに設けられ、
各タグマツプメモリには各伝送路内に含まれる全回線を
識別するためのＶＰＩごとに、出方路を示すタグビット
列が書き込まれている。メモリ書換信号９９ａ　、９９
ｈおよび９９ｃは、切換対象の回線を識別するＶＰＩの
タグビット列の書換信号または、追加される回線を識別
するＶＰＩとそのタグビット列の書込信号である。タグ
マツプメモＩＪ　　（ＴＭ）の書換えは、ヘッダ解読タ
グ付与回路（ＨＲＧ）からタグマツプメモ！Ｊ　　（Ｔ
Ｍ）へのアクセスのないときに行う。

ヘッダ解読タグ付与回路（ＨＲＧ）９５ａ、９５ｂおよ
び９５Ｃは、それぞれ到着する実セルのヘッダ内のＶＰ
Ｉを読み取り、そのＶＰＩを対応する伝送路のＶＰＩご
とのタグマツプメモリ　（ＴＭ）９８ａ。

９８ｈおよび９８Ｃにメモリ読出信号１００ａ、　１０
０ｈおよび１００Ｃとして送り、同タダマップメモ！Ｊ
　　（ＴＭ）９３ａ　、　９８ｂおよび９８Ｃよりその
ＶＰＩｉ：対応するタグビット列を読み取り、それをメ
モリ出力信号１００ａ、　１００ｂおよび１００Ｃとし
て持ち帰り、前記実セルのヘッダ内の空ビツト位置にそ
のタグビット列を挿入する。タグビット列を挿入された
実セルはクロスコネクトスイッチ（ＸＳＷ）１０１に送
出される。

タグ付与回路（ＴＧ）９６は、一つのタグビット列用の
メモリを持っており、タグ書換信号９７により、前記メ
モリに書き込まれた切換対象の回線の出方路を示すタグ
ビット列を到着する実セルのヘッダ内の空ビツト位置に
挿入後、前記実セルをクロスコネクトスイッチ（ＸＳＷ
）１０１に送出する。

クロスコネクトスイッチ（ＸＳＷ）１０１は、到着した
各実セルのヘッダ内の空ビツト位置に挿入されているタ
グビット列に従って、タグビット列の示す出方路に各実
セルを転送する。クロスコネクトスイッチ（ＸＳＷ）Ｌ
ｏｔでは、同一伝送路から人力し、同一出方路に転送さ
れる実セルについては、実セルの順序逆転は生じないよ
うに設計されている。

タグ除去回路１０２ａ、　１０２ｂおよび１０２Ｃは、
到着した各実セルのヘッダ内に挿入されているタグビッ
ト列を除去するとともに、実セルが到着しないときは空
セルを挿入して、インタフェース回路（ＩＦ）１０３に
送出する。インタフェース回路（ＩＦ）１０３では、送
られてきた情報列内の空セルにセル同期バタンを挿入後
、電気−光変換して、現用伝送路に送出する。制御回路
（ＣＴ）１０８は、指定ＶＰＩのセル到着間隔指定信号
９０ａ、９０ｈおよび９０Ｃ１制御信号９２ａ　、　９
２ｂおよび９２Ｃ１制御信号９４、読出クロック５８、
タグ書換信号９７およびメモリ書換信号９９ａ　、　９
９ｂおよび９９ｃの送出と、指定ＶＰＩのセル到着間隔
検出信号９０ａ　、９０ｂおよび９０ｃならびにエンプ
ティー信号５９の受信と、データリンク、データリンク
送受信回路（ＤＴＲ）６３を介して、センタ装置（ＣＮ
ＴＨＯ９との間で回線切換情報の送受信を行う。センタ
装置（ＣＮＴ）１０９は、このセンタ装置（ＣＮＴ）１
０９の傘下にある全回線の情報と回線切換えにともなう
現用、予備用回線間の情報列の伝送遅延差情報をもって
おり、回線切換えに必要なノード装置との間で回線切換
情報の送受信を行う。

ここで、送信側装置１と、受信側装置１２と、中継装置
（ＲＥＰ）１０４および１０５とはすべて同様な構成で
ある。ただし、各装置内のＶＰＩごとのタグマツプメモ
！Ｊ　　（ＴＭ）の内容は、その装置を通過する回線に
対応したものとなっている。なお第５図においては、受
信側装置１２のクロスコネクトスイッチ（ＸＳＷ）１０
１が実セルのみのセル多重化回路の役割をしている。

次に、第５図において、現用伝送路７ｅ　−７ｆ７ｇ−
７ｈを通る現用回線から現用伝送路７ｅ−７ｉ　−７ｊ
−７ｈを通る予備用回線に回線切換えする場合の切換手
順について以下に示す。まず、センタ装置（ＣＮＴ）１
０９からデータリンク６５およびデータリンク送受信回
路（ＤＴＲ）６３を介して、受信側装置１２０制御回路
（ＣＴ）１０８に回線切換信号を送る。制御回路（ＣＴ
）１０８は、前記回線切換信号を受信すると、回線切換
先の現用伝送路７Ｊに対応するＶＰＩごとのタグマツプ
メモＩＪ　　（ＴＭ）９８Ｃに、切換対象の現用回線を
識別するＶＰＩと、クロスコネクトスイッチ（ＸＳＷ）
１０１内でタグ除去回路（Ｔ　Ｒ）　１０２ａに転送さ
れるビット列をもつタグとを、前記ＶＰＩと対応させて
メモリ書換信号９９ｃにより書き込む。

次に、センタ装置（ＣＮＴ）１０９は、データリンク１
０７を介して中継装置（ＲＥ　Ｐ）１０５に回線切換信
号を送信する。中継装置（ＲＥＰ）１０５では、前記回
線切換信号を受信すると、現用伝送路７１に対応するＶ
ＰＩごとのタグマツプメモＩＪ　　（ＴＭ）に、切換対
象の現用回線を識別するＶＰＩと、クロスコネクトスイ
ッチ（ＸＳＷ）　Ｌｏｔ内で現用伝送路７Ｊ　に転送さ
れるビット列をもつタグとを前記ＶＰＩと対応させて書
き込む。次に、センタ装置（ＣＮＴ）１０９は、データ
リンク６４およびデータリンク送受信回路６３を介して
、送信側装置１の制御回路（ＣＴ）１０ｇに回線切換信
号を送出する。

この回線切換信号には、回線切換区間における現用、予
備用回線間の情報列の伝送遅延差情報も含まれる。前記
回線切換えによる伝送遅延差は、現用伝送路７ｆ　、　
７ｇ　、　７＝ｉおよび７Ｊ　による伝搬遅延時間をそ
れぞれ７　ｆｔ、　７　ｇｔ、　７　ｉｔおよび７ｊｔ
とし、一つのクロスコネクトスイッチ（ＸＳＷ）内でセ
ルごとに転送時間が異なることにより生ずるセル間の最
悪転送時間差をαとすると、（７ｉｔ＋　７ｊｔ）−（
７ｆｔ＋　７ｇｔ）　−３αとなる。この値をＱとする
。第５図では、現用と予備用回線の通過する中継装置（
ＲＥＰ）の数が同じであるが、異なる場合には中継装置
（ＲＥＰ）を通過するのに要する時間も考慮する必要が
ある。

前記制御回路（ＣＴ）１０８では、前記回線切換信号を
受信すると、前記Ｑの値が正の場合は、直ちに、メモリ
書換信号９９ａによりＶＰＩごとのタグマツプメモ！７
９８ａ内の現用回線を識別するＶＰＩに対応するタグビ
ット列を、セルがクロスコネクトスイッチ（ＸＳＷ）１
０１内でタグ除去回路（Ｔ　Ｒ）１０２Ｃに転送される
ビット列をもつタグに書き換える。これにより、前記メ
モリ書換え後にヘッダ解読タグ付与回路（ＨＲＧ）９５
ａに到着する現用回線の実セルは、クロスコネクトスイ
ッチ（ＸＳＷ）１０１内のバス■を通過する。一方、前
記Ｑの値が負の場合は、まず、タグ書換信号９７により
、タグ付与回路（ＴＧ）９６内のメモリに、セルがクロ
スコネクトスイッチ（ＸＳＷ）１０１内でタグ除去回路
（ＴＲ）　１０２ｃに転送されるビット列をもつタグを
書き込み、次に制御信号９４により、セレクタ（Ｓ）９
３を指定ＶＰＩのセル分離回路（Ｃ５）９１ａから分離
された信号がＰＩＦ０４８に接続するように設定する。

次に前記制御回路（ＣＴ）１０８は、読出クロック５８
を止めておいて、指定ＶＰＩのセル分離回路（Ｃ５）９
１ａに切換対象の現用回線を識別するＶＰＩのセル分離
を示す制御信号９２ａを送出する。前記制御回路（ＣＴ
）１０８は、前記制御信号９２ａの送出時点から前記Ｑ
の絶対値以上に相当する時間経過後に、続出クロック５
８の送出を開始する。これによりＰＩＦ０４８から読み
出された実セルは、クロスコネクトスイッチ（ＸＳＷ）
１０１内のパス■を通る。その後ミ前記制御回路１０８
は、エンプティー信号５９を受信後、切換対象の現用回
線を識別するＶＰＩと、指定ＶＰＩのセル分離回路（Ｃ
３）９１ａからＦＩＦＯ４ｇを経てタグ除去回路（Ｔ　
Ｒ）　１０２Ｃまでの遅延時間とを指定ＶＰＩのセル到
着間隔指定信号９０ａとして送出する。その後、前記制
御回路１０８は、指定ＶＰＩのセル到着間隔検出信号９
０ａを受信直後に、所定ＶＰＩのセル分離解除を示す制
御信号９２ａを送出するとともに、メモリ書換信号９９
ａを送出して、ＶＰＩごとのタグマツプメモ’Ｊ　　（
ＴＭ）９８ａ内の現用回線を識別するＶＰＩに対応する
タグビット列を、セルがクロスコネクトスイッチ（ＸＳ
Ｗ）１０１内テタグ除去回路（Ｔ　Ｒ）　１０２ｃに転
送されるビット列をもつタグに書き換える。

以上述べたようにして、クロスコネクトスイッチ（ＸＳ
Ｗ）１０１内を通る現用回線のパスを■から■に変更後
、前記制御回路１０８は、センタ装置（ＣＮ　Ｔ）　１
０９に対して回線切換完了信号を送出して、回線切換え
は完了する。

前記回線の切戻しを行う場合には、前記回線切換区間の
伝送遅延差Ｑの値として、 （７ｆｔ＋７ｇｔ）−（７ｉｔ＋７ｊｔ）−３αを用い
、この値が正の場合は、そのまま前記切換えと同様にし
てパス■からパス■に切り換え、−方前記Ｑの値が負の
場合には、前記切換えと同様にして、パス■を一度パス
■に切り換えた後、パス■に切り換える。

本第三実施例では、以上説明したように動作するため、
回線切換えおよび切戻しによって情報列の瞬断は発生し
ない。

なお、例えば、現用伝送路７ｆの動作を停止させたい場
合には、現用伝送路７ｆを通るすべての回線について、
前記と同様にして、他の伝送路を通る回線に回線切換え
すればよい。

また、第５図では、ＶＰＩにより識別される回線切換え
について示したが、各装置において、ＶＰＩごとのタグ
マツプメモリの代わりにＶＣＩごとのタグマツプメモリ
、指定ＶＰＩのセル到着間隔検出回路の代わりに指定Ｖ
ＣＩのセル到着間隔検出回路、指定ＶＰＩのセル分離回
路の代わりに指定ＣＩのセル分離回路をもち、ヘッダ解
読タグ付与回路において到着した実セルのヘッダ内のＶ
ＣＩを読み取り、そのＶＣＩに対応するタグビット列を
付与することにより、呼ごとの回線切換えも可能である
。

第６図は本発明の第四実施例を示すブロック構成図であ
る。本第四実施例は、加入者系リング伝送路における回
線切換えに前記原理を適用した場合で、現用と予備用の
回線を１回線に多重化する手段が受信側装置にある場合
を示す。

第６図において、１１０Ｒおよび１１０シは回線分離回
路（Ｌ　Ｓ）　、ＩＩＩＲおよび１１１Ｌは回線挿入回
路（ＬＩ）、４０ａ、４０ｂおよび４０Ｃはセル多重化
回路（ＰＭ）、１１２はヘッダ解読回線分離回路（ＨＲ
３）、１１３はＶＰＩごとのＲ／Ｌルート識別ビットマ
ツプメモリ　（ＬＤＭ）　、１１４．１１５および１１
６はＲ／Ｌルート識別ビットマツプメモＩＪ　　（ＬＤ
Ｍ）　ｌ　ツメモリ読出信号、メモリ出力信号およびメ
モリ書換信号、１１７はセレクタ　（Ｓ）、１１８はセ
レクタ（Ｓ）１１７の制御信号、９１は指定ＶＰＩのセ
ル分離回路（ＣＳ）　、１１９はセル分離回路（Ｃ３）
９１の制御信号、８９は指定ＶＰＩのセル到着間隔検出
回路（ＣＤＴ）　、１２０は指定ＶＰＩのセル到着間隔
検出信号、１２１は指定ＶＰＩのセル到着間隔指定信号
、１２２は制御回路（ＣＴ）　、１２３はヘッダ変換回
路（ＨＣ）　、１２４はデータリンク送受信回路（ＤＴ
Ｒ）　、１２５は送信側のセル多重化ハイウェイ、１２
６は受信側のセル多重化ハイウェイ、１２７は右廻りの
現用リング伝送路、１２８は左廻りの現用リング伝送路
、１２９は現用回線、１３０　は予備用回線、１３１お
よび１３２はデータリンク、１３３はセンタ装置（ＣＮ
Ｔ）　、ならびに１３４は回線切換部（ＬＣ３）であり
、他の回路は前記図で用いたものと同じである。

送信側装置１と受信側装置１２とは同一構成であり、こ
れらを以下、ＡＤＤ−ＤＲｏＰＭＵＸという。第６図の
構成では二つのＡ　Ｄ　Ｄ　−Ｄ　ＲＯＰ　ＭＵＸのみ
を示したが、通常はリング伝送路には多数のＡＤＤ−Ｄ
ＲＯＰＭＵＸが接続されており、各ＡＤＤ−ＤＲＯＰＭ
ＵＸはデータリンクによりセンタ装置（ＣＮＴ）１３３
に接続されている。また、第６図ではリング伝送路のイ
ンタフェース回路およびセル同期に必要な回路は省略し
たが、これらの回路としては、第４図および第５図に示
したものと同様なものが用いられる。

本発明の特徴は、第６図において、実セル到着間隔検出
手段としての指定ＶＰＩのセル到着間隔検出回路（ＣＤ
Ｔ）８９と、実セル遅延手段としてのＰＩＦ０４ｇと、
回線切換制御手段としての指定ＶＰ■のセル分離回路（
ｃｓ）９１、セレクタ（ｓ）１１７および制御回路（Ｃ
Ｔ）１２２と、実セル多重化手段としてのセル多重化回
路（ＰＭ）４０ｂおよび４０ｃとを設けたことにある。

次に、本第四実施例の動作について説明する。

回線分離回路（ＬＳ）ＩＩＯＲおよび１１０シは、リン
グ伝送路上に送られてくる情報列の各セルのヘッダ内の
ＶＰＩを解読し、そのＶＰＩが自局のＡＤＤ−ＤＲＯＰ
ＭＵＸで受信すべき回線を識別するものである場合には
、どちら側のリング伝送路から送られてきたセルであっ
ても、そのセルを分離してセル多重化回路（ＰＭ）４０
ａに送出する。また、前記セル多重化回路（ＰＭ）４０
ａに分離したセル位置に空セルを装置した受信情報列を
回線挿入回路（Ｌ　ＩＨＩＩＲまたは１１１Ｌに送出す
る。回線挿入回路（Ｌ　Ｉ）ＩＩＩＲまたは１１１Ｌは
、受信情報列内の空セル位置に、セル多重化回路（ＰＭ
）４０ｂまたは４０Ｃから送られる実セルを挿入してリ
ング伝送、路に送出する。前記受信情報列内に空セルが
ない場合には、空セルがくるまでセル多重化回路（ＰＭ
）４０ｂまたは４０Ｃから送られる実セルを遅延させる
。

セル多重化回路（ＰＭ）４０ａ、４０ｂおよび４０ｃは
、二つの人力から受信した実セルをセルごとに多重化し
て出力する。受信側のセル多重化ハイウェイ１２６上の
各実セルは、各セルのヘッダ内のＶＣＩに従って、各Ｖ
ＣＩに対応する端末に接続する加入者伝送路に送出され
る。送信側のセル多重化ノ＼イウェイ１２５には、複数
の加入者伝送路から送られる実セルをセルごとに多重化
した情報列が送られる。加入者伝送路から送られる実セ
ル内のヘッダには呼を識別するＶＣＩのみが挿入されて
いる。

ヘッダ変換回路（ＨＣ）１２３では、受信した各実セル
のヘッダ内のＶＣＩを解読し、そのＭＣＩの示す呼が含
まれる回線を識別するためのＶＰＩをそのセルのヘッダ
内のＶＰＩ位置に挿入して、指定ＶＰＩのセル到着間隔
検出回路（ＣＤＴ）８９に送出する。

指定ＶＰＩのセル到着間隔検出回路（ＣＤＴ）８９は、
通常は到着した実セルをそのまま通過させるが、制御回
路（ＣＴ）１２２から切換対象の回線を識別するＶＰＩ
とそのＶＰＩをもつ実セルの到着時間間隔とを示す指定
ＶＰＩのセル到着間隔指定信号１２１を受信すると、そ
れ以後、指定されたＶＰＩのセル到着時間間隔を測定し
、前記指定された時間の間指定されたＶＰＩのセルが到
着しなかったとき、制御回路（ＣＴ）１２２に対して、
指定ＶＰ１のセル到着間隔検出信号１２０を送出し、信
号送出後は前記通常の状態に戻る。

指定ＶＰＩのセル分離回路（Ｃ５）９１は、通常は到着
した実セルをそのまま通過させて、ヘッダ解読回線分離
回路（ＨＲ３）１１２に送出するが、制御回路（ＣＴ）
１２２より切換対象の回線を識別するＶＰＩのセル分離
を示す制御信号１１９を受信すると、それ以後到着する
実セルの内、指定されたＶＰＩのセルを分離してＰＩＦ
０４８に送出する。また制御回路（ＣＴ）１２２より、
指定ＶＰＩのセル分離解除を示す制御信号１１９を受信
すると、それ以後は前記通常の状態に戻る。

セレクタ（Ｓ）１１７は、制御信号１１８により、ＦＩ
ＦＯ４８の出力を右廻りのリング伝送路１２７に送出す
るか、または左廻りのリング伝送路１２８に送出するか
により、どちらかに設定される。ＶＰＩごとのＲ／Ｌル
ート識別ビットマツプメモＩＪ（ＬＤＭＨ１３は、自局
のＡＤＤ−ＤＲＯＰＭＵＸより送出される全ての回線に
ついて、それぞれの回線を識別するＶＰＩに対応して、
各回線が右廻りのリング伝送路１２７に送出するか、左
廻りのリング伝送路１２８に送出するかを示すルート識
別ビットＲ／Ｌを持っている。Ｒは右廻り、Ｌは左廻り
を示す。ルート識別ビットＲ／Ｌは、ヘッダ解読回線分
離回路（ＨＲ３）１１２からアクセスのないときに、メ
モリ書換信号１１６により、ＲからＬにまたはしからＲ
に書き換えられる。

ヘッダ解読回線分離回路（ＨＲ３）１１２は、受信した
各実セルのヘッダ内のＶＰＩを読み取り、そのＶＰＩを
メモリ読出信号１１４としてＲ／Ｌルート識別ビットマ
ツプメモ！Ｊ　　（ＬＤＭ）１１３に送り、そのＶＰＩ
に対応するルート識別ピッ）Ｒ／Ｌをメモリ出力信号１
１５　として受は取る。そのルート識別ビットＲ／Ｌが
Ｒの場合は、前記実セルをセル多重化回路（ＰＭ）４０
ｃに送出し、Ｌの場合はセル多重化回路（ＰＭ）４０ｂ
に送出する。

制御回路（ＣＴ）１２２は、指定ＶＰＩのセル到着間隔
指定信号１２１、制御信号１１９、続出クロック５８、
制御信号１１８およびメモリ書換信号１１６の送信と、
指定ＶＰＩのセル到着間隔検出信号１２０およびエンプ
ティー信号５９の受信と、データリンクおよびデータリ
ンク送受信回路（ＤＴＰ）１２４を介して、センタ装置
（ＣＮＴ）１３３との間で回線切換情報の送受信とを行
う。センタ装置（ＣＮＴ）１３３は両リング伝送路を通
る全ての回線情報を持っており、切換対象の回線の送信
側のＡＤＤ−ＤＲ○Ｐ　Ｍ　Ｕ　Ｘとの間で回線切換情
報の送受信を行う。

次に現用回線１２９から予備用回線１３０への切換手順
を示す。まずセンタ装置（ＣＮＴ）１３３より送信側装
置１の制御回路（ＣＴ）１２２に回線切換信号を送る。

前記制御回路（ＣＴ）１２２では、前記回線切換信号を
受信すると、切換対象の現用回線１２９と予備用回線１
３０との回線切換区間すなわち、送信側装置１のヘッダ
解読回線分離回路（ＨＲ３）１１２から受信側装置１２
のセル多重化回路（ＰＭ）４０ａの出力端子までの区間
において、現用回線１２９より予備用回線１３０の情報
列の伝送遅延が大きい場合には、そのままメモリ書換信
号１１６を送出して、Ｒ／Ｌルート識別ビットマツプメ
モ’Ｊ　　（ＬＤＭＨ１３内の切換対象の現用回線を識
別するＶＰＩに対応するルート識別ピッ）Ｒ／ＬをＲか
らＬに書き換える。一方、前記回線切換区間において、
現用回線１２９より予備用回線１３０の情報列の伝送遅
延が小さい場合には、前記制御回路（ＣＴ）１２２は、
まず、制御信号１１８を送出して、セレクタ（Ｓ）１１
７をＦｒＦＯ４ｇの出力がセル多重化回路（ＰＭ）４０
ｂに送出されるように設定した後、続出クロック５８を
止めておいて、指定ＶＰＩのセル分離回路（Ｃ５）９１
に切換対象の現用回線を識別するＶＰＩのセル分離を示
す制御信号１１９を送出する。

次に、前記制御回路（ＣＴ）１２２は、前記制御信号１
１９の送出時点から前記回線切換区間における現用、予
備用回線間の情報列の遅延差以上の時間経過後に、続出
クロック５８の送出を開始する。その後、前記制御回路
（ＣＴ）１２２は、エンプティー信号５９を受信後、切
換対象の現用回線を識別するＶＰＩと、指定ＶＰＩのセ
ル分離回路（Ｃ５）９１からＦＩＦＯ４８を経てセル多
重化回路（Ｐ　Ｍ）　４０ｂの出力端子までの遅延時間
を指定ＶＰＩのセル到着間隔指定信号１２１として送出
する。その後、前記制御回路（ＣＴ）１２２は、指定Ｖ
Ｐｒのセル到着間隔検出信号１２０を受信直後に、指定
ＶＰＩのセル分離解除を示す制御信号１１９を送出する
とともに、メモリ書換信号１１６を送出して、前記と同
様にＲ／Ｌルート識別ビットマツプメモリ（ＬＤＭ）１
１３内の切換対象の現用回線を識別するＶＰＩに対応す
るルート識別ピッ）Ｒ／ＬをＲからＬに書き換える。以
上述べたように前記制御回路（ＣＴ）１２２は、前記メ
モリ書換信号１１６の送出後、センタ装置（ＣＮＴ）１
３３に対して回線切換完了信号を送出して、回線切換え
は完了する。

以上説明したように動作するため、回線切換えによる情
報列の瞬断は発生しない。前記回線の切戻しも、前記回
線切換えと同様にして行うことにより、無瞬断で切戻し
が可能となる。

第６図の■の点において、片方または両方のリング伝送
路の動作を停止させたい場合には、０点を通る動作を停
止させる片方または両方のリング伝送路内の全回線につ
いて、センタ装置（ＣＮＴ）１３３より各回線の送信元
のＡＤＤ−ＤＲＯＰＭＵＸに対して回線切換信号を送り
、前記と同様にして無瞬断で回線切換えを行うことがで
きる。また０点において、動作を停止させたリング伝送
路を正常状態に戻した後の各回線の切戻しについても、
前記と同様にして無瞬断で行うことができる。

第７図は第６図の回線切換部（ＬＣ３）１３４の他の例
を示すブロック構成図である。第７図において、１３５
はＶＰＩごとのＲ／Ｌ／Ｄルート識別ビットマツプメモ
’Ｊ　　（ＬＤＭ）　、１３６はヘッダ解読ヘッダ変換
回路（ＨＲＣ）　、１３７はヘッダ変換回路（ＨＣ）　
、１３８はヘッダ変換回路（ＨＣ）１３７の制御信号、
１３９はセル単位にスイッチングするクロスコネクトス
イッチング（ＸＳＷ）　であり、他の回路は前記図で用
いたものと同じである。

次にこの回線切換部（ＬＣ３）１３４の動作について説
明する。ＶＰＩごとのＲ／Ｌ／Ｄルート識別ヒ゛ットマ
ップメモリ１３５（ま、自局のＡＤＤ−ＤＲＯＰＭＵＸ
より送出される全ての回線について、それぞれの回線を
識別するＶＰＩに対応して、各回線が右廻りのリング伝
送路１２７に送出するか、左廻りのリング伝送路１２８
に送出するかまたはＰＩＦ０４８に送出するかを示すル
ート識別ピッ）Ｒ／Ｌ／Ｄを持っている。Ｒは右廻りの
リング伝送路、Ｌは左廻りのリング伝送路、ＤはＦＩＦ
Ｏ４０を示す。ルート識別ピッ）Ｒ／Ｌ／Ｄは、ヘッダ
解読ヘッダ変換回路（ＨＲＣＨ３６よりアクセスのない
ときに、メモリ書換信号１１６により書き換えられる。

ヘッダ解読ヘッダ変換回路（ＨＲＣＨ３６は、受信した
各実セルのヘッダ内のＶＰＩを読み取り、そのＶＰＩを
メモリ読出信号１１４としてＲ／Ｌ／Ｄルート識別ビッ
トマツプメモリ　（ＬＤＭ）１３５に送り、そのＶＰＩ
に対応するルート識別ビットＲ／Ｌ／Ｄをメモリ出力信
号１１５として受は取り、前記実セルのヘッダ内の空ビ
ツト位置に前記ルート識別ピッ）Ｒ／Ｌ／Ｄを挿入し、
その実セルをクロスコネクトスイッチ（ＸＳＷ）１３９
に送出する。

ヘッダ変換回路（ＨＣ）１３７は、一つのルート識別ビ
ット用のメモリを持っており、そのメモリには制御信号
１３８により、ルート識別ビットＲまたはＬが書き込ま
れる。ヘッダ変換回路（ＨＣＨ３７は、ＦＩＦＯ４８か
ら読出された実セルのヘッダ内の空ビツト位置に挿入さ
れているルート識別ピッ）Ｄを、前記メモリ内に書き込
まれているルート識別ピッ）ＲまたはＬに変換後、その
実セルをクロスコネクトスイッチ（ＸＳＷ）１３９に送
出する。クロスコネクトスイッチ（ＸＳＷ）１３９は、
到着した実セルのヘッダ内の空ビツト位置に挿入されて
いるルート識別ピッ）Ｒ／Ｌ／Ｄに従って、それぞれ出
力端子Ｒ／Ｌ／Ｄに転送する。

次に、第６図に示した現用回線１２９から予備用回線１
３０への切換手順を示す。センタ装置（ＣＮＴ）　１３
３より回線切換信号を受信した制御回路（ＣＴ）　１２
２は、切換対象の現用回線１２９と予備用回線１３０と
の回線切換区間、すなわち送信側装置１のクロスコネク
トスイッチ（ＸＳＷ）１３９の入力端子から受信側袋＠
１２のセル多重化回路（ＰＭ）４０ａの出力端子までの
区間において、現用回線１２９より予備用回線１３０の
情報列の伝送遅延が大きい場合には、そのままメモリ書
換信号１１６を送出して、Ｒ／Ｌ／Ｄルート識別ビット
マツプメモリ　（ＬＤＭ）　１３５内の切換対象の現用
回線を識別するＶＰＩに対応するルート識別ピッ）Ｒ／
Ｌ／ＤをＲからＬに書き換える。一方、前記回線切換区
間において、現用回線１２９より予備用回線１３０の情
報列の伝送遅延が小さい場合には、制御信号１３８を送
出して、ヘッダ変換回路（ＨＣ）１３７のメモリにルー
ト識別ピッ）Ｌを書き込み後、読出クロック５８を止め
ておいて、メモリ書換信号１１６を送出して、Ｒ／Ｌ／
Ｄルート識別ビットマツプメモリ　（ＬＤＭ）１３５内
の切換対象の現用回線を識別するＶＰＩに対応するルー
ト識別ピッ）Ｒ／Ｌ／ＤをＲからＤに書き換える。

次に、前記制御回路（ＣＴ）１２２は、前記メモリ書換
信号１１６の送出時点から前記回線切換区間における現
用、予備用回線間の情報列の遅延差以上の時間経過後に
、続出クロック５８の送出を開始する。その後、前記制
御回路（ＣＴ）１２２は、エンブティー信号５９を受信
後、切換対象の現用回線を識別するＶＰＩと、ヘッダ解
読ヘッダ変換回路（ＨＲＣ）　１３６からクロスコネク
トスイッチ（ＸＳＷ）１３９　、Ｆ　Ｉ　ＦＯ４８、お
よびヘッダ変換回路（ＨＣ）１３７を経て、クロスコネ
クトスイッチ（ＸＳＷ）１３９の出力端子までの遅延時
間を指定ＶＰＩのセル到着間隔指定信号１２１として送
出する。その後、前記制御回路・（ＣＴ）１２２は、指
定ＶＰＩのセル到着間隔検出信号１２０を受信直後に、
メモリ書換信号１１６８を送出して、Ｒ／Ｌ／Ｄルート
識別ピットラップメモＩＪ　　（ＬＤＭ）１３５内の切
換対象の現用回線を識別するＶＰＩに対応するルート識
別ビットＲ／Ｌ／ＤをＤからＬに書き換える。

以上述べたように、前記制御回路（、ＣＴ）　１２２は
メモリ書換信号１１６の送出により、Ｒ／Ｌ／Ｄルート
識別ビットマツプメモＩＪ　　（ＬＤＭ）１３５内の切
換対象の現用回線を識別するＶＰＩに対応するルート識
別ピッ）Ｒ／Ｌ／Ｄを最終的にＬに変換後、センタ装置
（ＣＮＴ）１３３に対して回線切換完了信号を送出して
、回線切換えは完了する。

以上説明したように動作するため、回線切換えによる情
報列列の瞬断は発生しない。前記回線の切戻しも、前記
回線切換えと同様にして行うことにより、無瞬断で切戻
しが可能となる。

第８図は本発明の第五実施例を示すブロック構成図であ
る。本第四実施例は、第６図の第四実施例と同様に、加
入者系リング伝送路における回線切換えに前記原理を適
用した場合で、現用と予備用の回線を１回線に多重化す
る手段が送信側装置にある場合を示す。

第８図において、１４０および１４１はループバックル
ート、１４２は現用回線ならびに１４３は予備用回線で
あり、他の回路は第６図と同一である。従って、本発明
の特徴も第６図の場合と同じである。

第８図は０点において、両方のリング伝送路の断により
、その両端のＡＤＤ−ＤＲＯＰＭＵＸにおいて、ループ
バック伝送路切換えが行われた状態を示しており、この
場合、第６図に示した現用回線１２７は第８図に示す現
用回線１４２に自動的に切り換わる。第８図の現用回線
１４２から予備用回線１４３への回線切換えにおいては
、現用回線１４２と予備用回線１４３の実セルのみの１
回線への多重化は、送信側装置１の回線挿入回路（Ｌ　
Ｉ）ＩＩＩＬで行われる。現用回線１４２から予備用回
線１４３への切換えは、回線切換区間が変わっただけで
、切換手順は第６図の場合と同様である。従って前記回
線切換えによる情報列の瞬断は生じない。

第８図においては、ループバック位置が回線の送信側の
ＡＤＤ−ＤＲＯＰＭＵＸ内にある場合の例であるが、ル
ープバックが他のＡＤＤ−ＤＲＯＰＭＵＸ内で行われる
場合にも、同様にして無瞬断で回線切換えが可能である
。ループバックルート１４０および１４１を通るすべて
の回線について、前記と同様にして回線切換えを行い、
ループバックルート１４０および１４１を通るすべての
回線を追い出した後、０点における両リング伝送路を復
旧し、ループバックルート１４０および１４１を伝送路
のみ元の状態に切戻しを行った後、ループバックルート
１４０および１４１から追い出したすべての回線につい
て、第６図に示した回線１３０から回線１２９への回線
切戻しと同様にして、回線の切戻しを行うことにより、
リング伝送路のループバック状態から無瞬断で伝送路の
切戻しが可能となる。

第６図、第７図および第８図では、ＶＰＩで識別される
回線の切換えを行う場合の例を示したが、第６図、第７
図および第８図において、指定ＶＰＩのセル到着間隔検
出回路（ＣＤＴ）８９を指定ＶＣ１のセル到着間隔検出
回路に、指定ＶＰＩのセル分離回路（Ｃ５）９１を指定
ＶＣＩのセル分離回路に、ＶＰＩごとのＲ／Ｌルート識
別ビットマツプメモリ　（ＬＤＭ）１１３をＶＣＩごと
のＲ／Ｌルート識別ビットマツプメモリに、ＶＰＩごと
のＲ／Ｌ／Ｄルート識別ビットマツプメモ！Ｊ　　（Ｌ
ＤＭ）１３５をＶＣＩごとのＲ／Ｌ／Ｄルート識別ビッ
トマツプメモリにそれぞれ変更し、回線切換部（ＬＣ３
）１３４　　内の各回路で各セルのヘッダ内のＶＣＩに
従って、各セルを処理することにより、ＶＣＩにより識
別される呼ごとの回線切換えも可能である。

第９図は本発明の第六実施例を示すブロック構成因で、
加入者系リング伝送路における回線切換えに前記原理を
適用した場合を示し、回線ごとにループバック切換えお
よび切戻しを無瞬断で行うようにしたものである。

第９図において、１４４は制御回路（ＣＴ）　、１４５
は動作開始信号または動作停止信号、１４６はヘッダ解
読回線分離回路（ＨＲ３）　、１４７はＶＰＩごとのＲ
／Ｌルート識別ビットマツプメモ！Ｊ　　（ＬＤＭ）、
４０ｄはセル多重化回路（ＰＭ）　、１４８および１４
９は回線のループバック回路（ＬＢＣ）、１５０は現用
回線ならびに１５１は予備用回線であり、他の回路は第
６図と同一である。

本発明の特徴は、第９図において、実セル到着間隔検出
手段としての指定ＶＰＩのセル到着間隔検出回路（ＣＤ
Ｔ）８９　、実セル遅延手段としてのＰ　Ｉ　Ｆ　０４
８、回線切換制御手段としての制御回路（ＣＴ）　１４
４　、ＶＰ　ＩごとのＲ／Ｌルート識別マツプメモ’Ｊ
　　（ＬＤＭ）１４７およびヘッダ解読回線分離回路（
ＨＲ３）１４６と、実セル多重化手段としての回線挿入
回路１１１Ｒおよび１１１Ｌとを含むループバック回路
１４９を設けたことにある。

次に、本第六実施例の動作について説明する。

制御回路（ＣＴ）１４４は、指定ＶＰＩのセル到着間隔
指定信号１２１、制御信号１１９、続出クロック５８、
制御信号１１８、メモリ書換信号１１６および動作開始
信号または動作停止信号１４５の送出と、指定ＶＰＩの
セル到着間隔検出信号１２０およびエンプティー信号５
９の受信と、データリンクおよびデータリンク送受信回
路（ＤＴＲ）１２４を介して、センタ装置（ＣＮＴ）１
３３との間で回線切換情報の送受信とを行う。ＶＰＩご
とのＲ／Ｌルート識別ビットマツプメモＩＪ　　（ＬＤ
Ｍ）１４７は、リング伝送路に接続する全てのＡＤＤ−
ＤＲＯＰＭＵＸで回線のループバックを行っていない状
態において、ヘッダ解読回線分離回路（ＨＲ５）１４６
を通過する全回線について、それぞれの回線を識別する
ＶＰＩに対応して、各回線が右廻りのリング伝送路１２
７に送出するか、左廻りのリング伝送路１２８に送出す
るかを示すルート識別ビットＲ／Ｌを持っている。

Ｒは右まわり、Ｌは左廻りを示す。

ルート識別ピッｌ−Ｒ／Ｌは、ヘッダ解読回線分離回路
（ＨＲ３）１４６よりアクセスのないときに、メモリ書
換信号１１６により、ＲからＬまたはＬからＲに書き換
えられる。回線のループバック回路（ＬＢＣ０４８のＶ
ＰＩごとのＲ／Ｌルート識別ビットマツプメモリ　（Ｌ
　Ｄ　Ｍ）　１４７のルート識別ビットＲ／Ｌは、通常
は、自局のＡＤＤ−ＤＲＯＰＭＵＸの出側の右廻りのリ
ング伝送路１２７の断に備えて、すべてＬに設定されて
いる。一方、回線のループバック回路（ＬＢＣ）１４９
のＶＰＩごとのＲ／Ｌルート識別ビットマツプメモリ　
（ＬＤＭ）１４７のルート識別ビットＲ／Ｌは、通常は
、自局のＡＤ　Ｄ−Ｄ　ＲＯＰ　Ｍ　Ｕ　Ｘの出側の左
廻りのリング伝送路１２８の断に備えて、すべてＲに設
定されている。

ヘッダ解読回線分離回路（ＨＲ３）１４６は、通常状態
では、到着した各セルをそのまま通過させてリング伝送
路に送出する。ただし、到着した空セルについては、常
にそのまま通過させてリング伝送路に送出する。ヘッダ
解読回線分離回路（ＨＲ３）１４６は、動作開始信号１
４５を受信すると、それ以降到着した情報列内の各実セ
ルのヘッダ内のＶＰＩを読み取り、そのＶＰＩをメモリ
読出信号１１４として、Ｒ／Ｌルート識別ビットマツプ
メモリ　（Ｌ　Ｄ　Ｍ）　１４７に送り、そのＶＰＩに
対応するルート識別ビットＲ／Ｌをメモリ出力信号１１
５として受は取り、前記到着した各実セルを前記ルート
識別ピッ）Ｒ／Ｌにより分離すべきセルか否かを判断し
、分離すべきセルの場合は、分離してセル多重化回路（
ＰＭ）４０ｄに送出するとともに、前記分離したセル位
置に空セルを挿入した情報列をグング伝送路側に送出す
る。ヘッダ解読回線分離回路（ＨＲ３）１４６は、動作
停止信号１４５を受信すると、前記通常状態に戻る。

次に、現用回線１５０から予備用回線１５１への切換手
順について示す。まず、センタ装置（ＣＮ　Ｔ）１３３
よりデータリンク１３１およびデータリンク送受信回路
（ＤＴＲ）１２４を介して、回線切換光である送信側装
置１の回線のループバック回路（ＬＢＣ）１４８の制御
回路（ＣＴ）１４４に対して、回線切換信号を送出する
。前記制御回路（ＣＴ）１４４は、前記回線切換信号を
受信すると、ヘッダ解読回線分離回路（ＨＲ３）１４６
が動作状態にないときは、メモリ書換信号１１６を送出
して、Ｒ／Ｌルート識別ビットマツプメモＩＪ　（ＬＤ
Ｍ）１４７内のルート識別ピッ）Ｒ／ＬをすべてＲに書
き換えた後、ヘッダ解読回線分離回路（ＨＲ３）１４６
に対して動作開始信号１４５を送信する。ヘッダ解読回
線分離回路（ＨＲ３）１４６が既に動作状態にある場合
は、前記操作は行わない。

次に、前記制御回路（ＣＴ）１４４は、切換対象の回線
切換区間すなわち、送信側装置１０回線のループバック
回路（ＬＢＣ）１４８のヘッダ解読回線分離回路（ＨＲ
５）１４６から受信側装置１２のセル多重化回路（Ｐ　
Ｍ）　４０ａの出力端子までの区間において、現用回線
１５０より読出回線１５１の情報列の伝送遅延が大きい
場合には、そのままメモリ書換信号１１６を送出して、
Ｒ／Ｌルー１”Ｊ別ビットマツプメモＩＪ　　（ＬＤＭ
）１４７内の切換対象の回線を識別するＶＰＩに対応す
るルート識別ピッ）Ｒ／ＬをＲからＬに書き換える。一
方、上記回線切換区間において、現用回線１５０より予
備用回線１５１の情報列の伝送遅延が小さい場合には、
前記制御回路（ＣＴ）１４４は、まず制御信号１１８を
送出して、セレクタ（Ｓ）１１７をＦＩＦＯ４ｇの出力
がセル多重化回路（Ｐ　Ｍ）　４０ｄに送出されるよう
に設定した後、続出クロック５８を止めておいて、指定
ＶＰＩのセル分離回路（Ｃ５）９１に切換対象の現用回
線を識別するＶＰＩのセル分離を示す制御信号１１９を
送出する。

次に前記制御回路（ＣＴ）１４４は、前記制御信号１１
９の送出時点から前記回線切換区間における現用、予備
用回線間の情報列の遅延差以上の時間経過後に、続出ク
ロック５８の送出を開始する。その後、前記制御回路（
ＣＴ）１４４は、エンプティー信号５９を受信後、切換
え対象の現用回線を識別するＶＰＩと、指定ＶＰＩのセ
ル分離回路（Ｃ５）９１からＦＩＦＯ４８を経て、セル
多重化回路（ＰＭ）４０ｄの出力端子までの遅延時間を
指定ＶＰＩのセル到着間隔指定信号１２１として送出す
る。その後、前記制御回路（ＣＴ）１４４は、指定ＶＰ
Ｉのセル到着間隔検出信号１２０を受信直後に、指定Ｖ
ＰＩのセル分離解除を示す制御信号１１９を送出すると
ともに、メモリ書換信号１１６を送出して、前記と同様
にＲ／Ｌルート識別ビットマツプメモ！Ｊ　　（ＬＤＭ
）　１４７内の切換対象の現用回線を識別するＶＰＩに
対応するルート識別ピッ）Ｒ／ＬをＲからＬに書き換え
る。以上述べたように、前記制御回路（ＣＴ）　１４４
は、前記メモリ書換信号１１６の送出後、センタ族ｆｉ
ｔ　（ＣＮＴ）１３３に対して回線切換完了信号を送出
して、回線切換えは完了する。

以上説明したように動作するため、回線切換えによる情
報列の瞬断は発生しない。前記回線の切戻しも、前記回
線切換えと同様にして行うことにより、無瞬断で切戻し
が可能となる。

第９図の０点において、片方または両方のリング伝送路
の動作を停止させたい場合には、０点を通る動作を停止
させるリング伝送路内の全回線について、回線の送信側
の回線のループバック回路において、前記と同様にして
無瞬断で回線切換えを行う。これにより動作を停止させ
たいリング伝送路内の全回線のループバックが無瞬断で
可能となる。また前記動作を停止させたリング伝送路を
正常状態に戻した後、各回線の切戻しを前記と同様にし
て無瞬断で行うことにより、ループバック状態にあるリ
ング伝送路の切戻しを無Ｉｌｌで行うことが可能とる。

なお、制御回路（ＣＴ）１４４は、自回路の属する回線
のループバック回路（ＬＢＣ）内で回線のループバック
が一つも行われていない状態になったとき、動作停止信
号１４５を送出後、メモリ書換信号１１６を送出して、
Ｒ／Ｌルート識別ビットマツプメモ’Ｊ　　（ＬＤＭ）
１４７内のべてのルート識別ピッ）Ｒ／Ｌを前記のよう
にリング伝送路断に備えた値に書き換える。これにより
リング伝送路断が発生したときには、制御回路（ＣＴ）
１４４より動作開始信号１４５を送出するだけで、すべ
ての回線がループバック状態に移行することができる。

ヘッダ解読回線分離回路（ＨＲ３）１４６が動作中に伝
送路断が発生した場合には、Ｒ／Ｌルート識別ビットマ
ツプメモ！、Ｉ　　（ＬＤＭ）１４７内のループバック
状態を示していないすべてのルート識別ピッ）Ｒ／Ｌを
ループバック状態に高速に書き換える必要がある。

以上の説明では、ＶＰＩで識別される回線の切換えを行
う場合の例を示したが、所定ＶＰＩのセル到着間隔検出
回路（ＣＤＴ）８９を指定ＶＣＩのセル到着間隔検出回
路に、指定ＶＰＩのセル分離回路（Ｃ５）９１を指定Ｖ
ＣＩのセル分離回路に、ＶＰＩごとのＲ／Ｌルート識別
ビットマツプメモリ　（ＬＤＭ）１４７をＶＣＩごとの
Ｒ／Ｌルート識別ビットマツプメモリにそれぞれ変更し
、回線のループバック回路（ＬＢＣ）内の各回路で各セ
ルのヘッダ内のＶＣＩに従って各セルを処理することに
より、ＶＣＩにより識別される呼ごとの回線切換えも可
能である。

第１０図は本発明の第七実施例を示すブロック構成図で
、加入者系リング伝送路における回線切換えに前記原理
を適用した場合を示し、ＡＤＤ−ＤＲＯＰＭＵＸ内のク
ロスコネクトスイッチを用いて、回線ごとにループバッ
ク切換えおよび切戻しを無瞬断で行うようにしたもので
ある。

第１０図において、１５２は制御回路（ＣＴ）　、１５
３はメモリ書換信号、１５４は回線分離用マツプメモリ
（ＳＭ）　、１５５はヘッダ解読回線分離回路（ＨＲ３
）、１５６はメモリ読出信号、１５７はメモリ出力信号
、１５８Ｒおよび１５８Ｌはループバック回線用マツプ
メモリ　（ＬＭ）　、１５９Ｒおよび１５９Ｌはヘッダ
変換回路（ＨＣ）　、１６０はメモリ読出信号、１６１
はメモリ出力信号、１６２はセル単位にスイッチングす
るクロスコネクトスイッチ（ＸＳＷ）　、１６３．１６
４および１６５はクロスコネクトスイッチ（ＸＳＷＨ６
２の入力端子、１６７．１６ｇおよび１６９はクロスコ
ネクトスイッチ（ＸＳＷ）１６２の出力端子、１７０は
現用回線、１７１　は予備用回線ならびに４０ｅ、４０
ｆおよび４０ｇはセル多重化回路（ＰＭ）であり、他の
回路は第６図および第７図にしそしたものと同一である
。

本発明の特徴は、第１０図において、実セル到着間隔検
出手段としての指定ＶＰＩのセル到着間隔検出回路（Ｃ
ＤＴ）８９と、実セル遅延手段とじてのＦＩＦ０４ｇと
、回線切換制御手段としての指定ＶＰＩのセル分離回路
（Ｃ３）９１、セレクタ（Ｓ）１１７、制御回路１２２
および１５２、ヘッダ解読ヘッダ変換回路（ＨＲＣ）１
３６、ヘッダ変換回路（ＨＣ）１３７、回線分離用マツ
プメモ＋Ｊ　　（ＳＭ）１５４Ｒおよび１５４Ｌ、ルー
プバック回線用マツプメモＩＪ（ＬＭ）１５８Ｒおよび
１５８Ｌ、ならびにヘッダ変換回路（ＨＣ）１５９Ｒお
よび１５９シと、実セル多重化手段としてのクロスコネ
クトスイッチ（ＸＳＷ）１６２とを設けたことにある。

次に、本第七実施例の動作について説明する。

回線分離用マツプメモＵ　　（ＳＭ）１５４Ｒおよび１
５４Ｌは、通常は、自局（７）ＡＤＤ−ＤＲＯＰＭＵＸ
で受信すべき全回線を識別するＶＰＩが書かれており、
回線分離用マツプメモ＋Ｊ　　（ＳＭ）１５４Ｒと１５
４シとの内容は一致している。

自局のＡＤＤ−ＤＲＯＰＭＵＸ内で回線のループバック
を行う必要が生じた場合には、メモリ書換信号１５３に
より、ループバックさせる回線を識別するためのＶＰＩ
が回線分離用マツプメモリ（ＳＭ）１５４Ｒまたは１５
４Ｌに書き加えられる。一方、ループバック状態にある
回線を通常状態に切戻す場合には、メモリ書換信号１５
３により、ループバック状態にある回線を識別するため
のＶＰＩを回線分離用マツプメモ’Ｊ　　（ＳＭ）１５
４Ｒまたは１５４Ｌより消去する。

ヘッダ解読回線分離回路（ＨＲ３）１５５は、到着する
情報列の各セルの内、空セルはそのまま通過させ、実セ
ルについてはそのヘッダ内のＶＰＩを読み取り、そのＶ
ＰＩをメモリ読出信号１５６として回線分離用マツプメ
モ！Ｊ　（Ｓ　Ｍ）　１５４Ｒまたは１５４Ｌに送り、
そのＶＰＩが回線分離用マツプメモリ　（Ｓ　Ｍ）　１
５４Ｒまたは１５４シ内にあるか否かを示すメモリ出力
信号１５７を受は取る。これにより、前記ＶＰＩが回線
分離用マツプメモリ（ＳＭ）１５４Ｒまたは１５４シに
ある場合には、前記実セルを分離してセル多重化回路（
Ｐ　Ｍ）　４０ｇに送出するとともに、前記実セルを分
離したセル位置に空セルを挿入した情報列を回線挿入回
路（ＬＩ）１１１Ｒまたは１１１Ｌに送出する。一方、
前記ＶＰＩが回線分離用マップメモリ　（Ｓ　Ｍ）　１
５４Ｒまたは１５４Ｌにない場合には、前記実セルはそ
のまま通過させる。

制御回路（ＣＴ）１５２は、指定ＶＰＩのセル到着間隔
指定信号１２１、制御信号１１９、続出クロック５８、
制御信号１１８およびメモリ書換信号１５３の送出と、
指定ＶＰＩのセル到着間隔検出信号１２０およびエンプ
ティー信号５９の受信と、データリンクおよびデータリ
ンク送受信回路（ＤＴＲ）１２４を介して、センタ装置
（ＣＮ’ｒ）１３３との間で回線切換情報の送受信とを
行う。

ループバック回線用マツプメモＩＪ　　（ＬＭ）１５８
Ｒおよび１５８Ｌは、リング伝送路容に接続する全ての
ＡＤＤ−ＤＲＯＰＭＵＸで回線のループバックを行って
いない状態において、ループバック回線用マツプメモＩ
Ｊ　　（ＬＭ）１５８Ｒおよび１５８Ｌにそれぞれ対応
するヘッダ解読回線分離回路（ＨＲ３）１５５を通過す
る全回線について、それぞれの回線を識別するＶＰＩが
書き込まれている。ヘッダ変換回路（ＨＣ）１５９Ｒお
よび１５９Ｌでは、それぞれ到着した実セルのヘッダ内
のＶＰＩを読み取り、そのＶＰＩをメモリ読出信号１６
０としてループバック回線用マツプメモリ　（ＬＭ）１
５８Ｒおよび１５８シに送り、そのＶＰＩがループバッ
ク回線用マツプメモリ　（Ｌ　Ｍ）　１５８Ｒおよび１
５８Ｌ内にあるか否かを示すメモリ出力信号１６１を受
は取る。

これによりヘッダ変換回路（ＨＣ）１５９Ｒおよび１５
９Ｌでは、前記ＶＰＩが前記ループバック回線用マツプ
メモ’Ｊ　　（ＬＭ）１５８Ｒおよび１５８Ｌ内にある
場合には、前記実セルのヘッダ内の空ビツト位置に換人
されているルート識別ピッ）Ｒ／ＬをそれぞれＲからり
、ＬからＲに書き換え後、前記実セルをクロスコネクト
スイッチ（ＸＳＷ）１６２に送出する。一方、前記ＶＰ
Ｉが前記ループバック回線用マツプメモリ（ＬＭ）１５
８Ｒおよび１５８Ｌ内にない場合には、前記実セルはそ
のまま通過させる。クロスコネクトスイッチ（ＸＳＷ）
１６２は、各入力端子より人力する各実セルのヘッダ内
の空ビツト位置に挿入されているルート識別ビットＲ／
Ｌにより、各実セルを目的の出力端子に転送する。入力
端子１６３より人力する実セルは、そのルート識別ビッ
トＲ／ＬがＲの場合は、出力端子１６８に、Ｌの場合は
出力端子１６７に転送される。入力端子１６４より入力
する実セルは、そのルート識別ピッ）Ｒ／ＬがＲの場合
は、出力端子１６９に、Ｌの場合は出力端子１６８に転
送される。入力端子１６５より人力する実セルは、その
ルート識別ピッ）Ｒ／ＬがＲの場合は出力端子１６９に
、Ｌの場合は出力端子１６７に転送される。

以上説明したように動作するため、右廻りのリング伝送
路１２７上では、すべての実セルのヘッダ内のルート識
別ビットＲ／ＬはＲとなり、左廻りのリング伝送路１２
８よではＬとなる。

次に回線の切換手順について説明する。回線の送信元の
ＡＤＤ−ＤＲＯＰＭＵＸでの回線切換えについては、回
線の分離を行う回路がヘッダ解読回線分離回路（ＨＲ３
）１１２からクロスコネクトスイッチ（ＸＳＷ）１６２
に変わっただけで、第６図の場合と同様に行うことがで
きる。

ここでは、回線のループバック切換えの１例として、現
用回線１７０から予備用回線１７１への切換手順につい
て示す。まず、センタ装置（ＣＮＴ）１３３より、回線
切換元である送信側装置１の右廻りのリング伝送路１２
７に対応する制御回路（ＣＴ）１５２に対して、データ
リンク１３１およびデータリンク送受信回路（ＤＴＲ）
１２４を介して、回線切換信号を送出する。前記制御回
路（ＣＴ）１５２は、前記回線切換信号を受信すると、
切換対象の現用回線１７０と予備用回線１７１　との回
線切換区間、すなわち送信側装置１の右廻りのリング伝
送路１２７側のヘッダ解読回線分離回路（ＨＲ３）１５
５から受信側装置１２のクロスコネクトスイッチ（ＸＳ
Ｗ）１６２の出力端子１６８までの区間において、現用
回線１７０より予備用回線１７１の情報列の伝送遅延が
大きい場合には、そのままメモリ書換信号１５３を送出
して、回線分離用マツプメモＩＪ　　（ＳＭ）１５４Ｒ
に切換対象の現用回線を識別するＶＰＩを書き加える。

一方、前記回線切換区間において、現用回線１７０より
予備用回線１７１の情報列の伝送遅延が小さい場合には
、前記制御回路（ＣＴ）１５２は、まず制御信号１１８
を送出して、セレクタ（Ｓ）１１７をＰＩＦ０４８の出
力がセル多重化回路（ＰＭ）４０ｇに送出されるように
設定した後、続出クロック５８を止めておいて、指定Ｖ
ＰＩのセル分離回路（Ｃ５）９１に切換対象の現用回線
を識別するＶＰＩのセル分離を示す制御信号１１９を送
出する。次に、前記制御回路（ＣＴ）１５２は、前記制
御信号１１９の送出時点から前記回線切換区間における
現用、予備用回線間の情報列の遅延差以上の時間経過後
に、続出クロック５８の送出を開始する。

その後、前記制御回路（ＣＴ）１５２は、エンプティー
信号５９を受信後、切換対象の現用回線を識別するＶＰ
Ｉと、指定ＶＰＩのセル分離回路（Ｃ３）９１からＦＩ
ＦＯ４８を経てセル多重化回路（ＰＭ）４０ｇの出力端
子までの遅延時間を、指定ＶＰＩのセル到着間隔指定信
号１２１として送出する。その後、前記制御回路（ＣＴ
）１５２は、指定ＶＰＩのセル到着間隔検出信号１２０
を受信直後に、指定ＶＰＩのセル分離解除を示す制御信
号１１９を送出するとともに、メモリ書換信号１５３を
送出して、前記と同様に、回線分離用マツプメモＩＪ　
　（ＳＭ）１５４Ｒに切換対象の現用回線を識別するＶ
ＰＩを書き加える。

以上述べたように、前記制御回路（ＣＴ）１５２は、前
記メモリ書換信号１５３の送信後、センタ装置（ＣＮＴ
Ｈ３３に対して回線切換完了信号を送信して、回線切換
は完了する。

以上説明したように動作するため、回線切換えにより情
報列のｍ断は生じない。回線の切戻しについても、前記
回線切換えと同様に無瞬断で行うことができる。ただし
、この場合、セレクタ（Ｓ）１１７はセル多重化回路（
ＰＭ）４０ｆ側に設定し、切換対象の回線を識別するｖ
Ｐｒを回線分離用マツプメモＩＪ　　（ＳＭ）１５４Ｒ
から消去する必要がある。

第１０図の０点において、片方または両方のリング伝送
路の動作を停止させたい場合には、動作を停止させるリ
ング伝送路内の、送信側装置１または受信側装置１２が
送信元である回線を除いた全回線について、０点からみ
て回線の送信側のＡＤＤ−ＤＲＯＰＭＵＸにおいて、前
記と同様にして無瞬断で回線のループバック切換えを行
う。さらに０点において動作を停止させるリング伝送路
に含まれる回線で、その送信元が送信側装置１または受
信側装置１２である回線については、送信側装置１また
は受信側装置１２において、前記回線が挿入されている
リング伝送路とは別のリング伝送路に挿入するように無
瞬断で回線切換えを行う。以上により、動作を停止させ
たいリング伝送路から全回線を無瞬断で追い出すことが
可能となる。

また、前記動作を停止させたリング伝送路を正常状態に
戻した後、各回線の切戻しを前記と同様に無瞬断で行う
ことにより、ループバック状態にあるリング伝送路の切
戻しを無瞬断で行うことが可能である。

なお、リング伝送路断に対しては、ループバックさせる
必要のある全回線を識別するＶＰＩを含んだ回線分離用
マツプメモリを、回線分離用マツプメモリ　（Ｓ　Ｍ）
　１５４Ｒまたは１５４Ｌとは別に持ち、リング伝送路
断時に、回線分離用マツプメモリ　（Ｓ　Ｍ）　１５４
Ｒまたは１５４Ｌから前記回線分離用マツプメモリに切
り換えて用いるか、リング伝送路断時に、回線分離用マ
ツプメモ！７１５４Ｒまたは１５４Ｌにループバックさ
せる必要のある全回線を識別するＶＰＩを高速に書き込
めばよい。

なお、以上の説明では、ＶＰＩで識別される回線切換え
の例を示したが、指定ＶＰ■のセル到着間隔検出回路（
ＣＤＴ）８９を指定ＶＣＩのセル到着間隔検出回路に、
指定ＶＰＩのセル分離回路（Ｃ５）９１を指定ＶＣＩの
セル分離回路に、ＶＰＩごとのＲ／Ｌルート識別ビット
マツプメモＩＪ（ＬＤＭＨ１３をＶＣＩごとのＲ／Ｌル
ート識別ビットマツプメモリに、回線分離用マツプメモ
’Ｊ（ＳＭ）１５４Ｒおよび１５４シの内容をＶＰＩか
らＶＣＩに、ループバック回線用マツプメモＩＪ　　（
ＬＭ）１５８Ｒおよび１５８Ｌの内容をＶＰＩからＶＣ
Ｉにそれぞれ変更し、ヘッダ解読ヘッダ変換回路（ＨＲ
Ｃ）１３６、ヘッダ変換回路（ＨＣ”）　１３７、セル
分離回路（Ｃ５）９１、ヘッダ解読回線分離回路（ＨＲ
３）、ならびにヘッダ変換回路（ＨＣ）１５９Ｒおよび
１５９Ｌ内のセル処理を各実セルのヘッダ内のＶＣＩに
従って行うことにより、ＭＣＩにより識別される呼ごと
の回線切換も可能である。

以上、第６図〜第１０図により、加入者系リング伝送路
における回線切換えの実施例を示したが、これらの実施
例はそのまま中継系リング伝送路における回線切換えに
も適用できる。その場合、ヘッダ変換回路（ＨＣ）１２
３は不要となる。

〔発明の効果〕

以上説明したように、本発明は、遅延バッファメモリを
利用し、そのまま現用の回線または伝送路から予備用の
回線または伝送路に切り換えるとセルの重複が生じる場
合には、現用の回線または伝送路を遅延バッファメモリ
に接続し、前記セルの重複が生ずる分遅延バッファメモ
リで遅延させてから、現用の回線または伝送路から予備
用の回線または伝送路に切り換えて情報に欠落がないよ
うにする。さらに、前記遅延バッファメモリ内の遅延を
除いた後、回線または伝送路上に連続的に現れる空セル
区間を利用して、現用の回線または伝送路から遅延バッ
ファメモリを切り離す。これにより、一つの遅延バッフ
ァメモリを用いて、複数の現用の回線または伝送路を予
備用の回線または伝送路に無瞬断で切り換えることがで
き、瞬断による伝送品質の劣化を防止できる効果がある
。

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロック構成図。 第２図はその切換スイッチの他の例を示すブロック構成
図。 第３図はその伝送路上の情報列（セル）のフォーマット
を示す説明図。 第４図は本発明の第二実施例を示すブロック構成図。 第５図は本発明の第三実施例を示すブロック構成図。 第６図は本発明の第四実施例を示すブロック構成図。 第７図はその回線切換部の他の例を示すブロック構成図
。 第８図は本発明の第五実施例を示すブロック構成図。 第９図は本発明の第六実施例を示すブロック構成図。 第１０図は本発明の第七実施例を示すブロック構成図。 第１１図は第一従来例を示すブロック構成図。 第１２図は第二従来例を示すブロック構成図。 １・・・送信側装置、２．４１．１０１．１３９．１６
２・・・クロスコネクトスイッチ（ＸＳＷ）　、３・・
・多重変換装置（ＭＵＸ）　、４．１４．６１・・・伝
送路切換スイッチ　（ＬＳＷ）　、５．１５．１７．２
２．３７．５３．７７．１０８．１２２．１４４．１５
２・・・制御回路（ＣＴ）　、６．１３．８８．１０３
・・・インタフェース回路（ＩＦ）、？、７ａ〜７ｋ・
・・現用伝送路、８・・・予備用伝送路、９．１０．２
０．２１．６４．６５．１０６．１０７．１３１．１３
２・・・データリンク、１１．６６．１０９．１３３・
・・センタ装置（ＣＮＴ）　、１２・・・受信側装置、
１６・・・多重分離回路、１８．１９．１０４．１０５
・・・中継装置（ＲＥＰ）、２３・・・実セル到着間隔
検出回路（ＲＣＤＴ）　、２４・・・実セル到着間隔指
定信号、２５・・・実セル到着間隔検出信号、２６．４
５．４９．８０．９４．１１７・・・セレクタ（Ｓ）、
２７．３６．５５．５６．６０．６２．７４．７６．８
１．８２．８３．８４．８５．９２ａ　、　９２ｂ　、
　９２ｃ　、　９４．１１ｇ　、１１９．１３８・・・
制御信号、２８・・・バッファメモＩＪ　　（ＢＵＦ）
　、２９・・・遅延検出信号、３０・・・読出クロック
、３１・・・切換スイッチ（Ｃ３Ｗ）、３２．３３．１
６３．１６４．１６５・・・入力端子、３４．３５．１
６７．１６８．１６９・・・出力端子、３８・・・現用
回線（伝送路）、３９・・・予備用回線（伝送路）、４
０．４０ａ　Ｎ　４０ｂ　％　４０Ｃ、４０ｄ　、　４
０ｅ　、　４０ｆ。 ４０ｇ・・・セル多重化回路（ＰＭ）、４２・・・連続
空セル数検出回路（ＣＮＤ）　、４３・・・セル同期パ
ターン挿入回路（ＰＩ）、４６・・・空セル検出回路（
ＣＤ）、４７・・・空セル発生回路（ＣＧ）、４ｇ、７
０・・・ファーストインファーストアウトメモリ　（Ｆ
　Ｉ　ＦＯ）　、５０・・・クロック、５１．６９・・
・セル位相パルス、５２・・・局クロック源（ＣＬＧ）
、５４・・・連続空セル数指定信号または連続空セル数
検出信号、５７．７９・・・書込クロック、５８．７２
．７２ａ２．７２ｄ１．７２ｄ２・・・読出り０−／り
、５９．７１．７１ａ　、　７１ｄ　・１ンプテイ一信
号、６３．１２４・・・データリンク送受信回路（ＤＴ
Ｒ）、６７・・・再生クロック、６８・・・セル同期回
路（ＳＹ）、７３ａ１．７３ａ２．７３ａ３．７３ｄ１
．７３ｄ２．１３ｄ３−−−−ｒンド回路、７５ａ　、
　７５ｄ・・・クロック制御回路（ＣＣ）、７８・・・
オア回路、８６・・・実セル多重化部（ＲＭＵＸ）、８
７・・・スイッチ部（ＳＷ）　、８９ａ　、　８９ｂ　
、８９ｃ　−・−セル到着間隔検出回路（ＣＤＴ）　、
９０ａ　、９０ｂ　、　９０ｃ　・・・セル到着間隔指
定信号またはセル到着間隔検出信号、９１．９１ａ、９
１ｂ　、９１ｃｍ・・セル分離回路（ＣＳ）　、９５ａ
　、９５ｂ、９５ｃ・・・ヘッダ解読タグ付与回路（Ｈ
ＲＧ）　、９６・・・タグ付与回路（ＴＧ）　、９７・
・・タグ書換信号、９８ａ、９８ｂ　、９８Ｃ−・・タ
グマップメモリ　（ＴＭ）　、９９ａ　。 ９９ｂ　、　９９ｃ　、　１１６．１５３−メモリ書換
信号、１００ａ。 １００ｂ、　１００ｃ・・・メモリ読出信号またはメモ
リ出力信号、１０２ａ、１０２ｂ、１０２ｃ・・・タグ
除去回路（ＴＲ）、１１０Ｒ１１１０Ｌ・・・回線分離
回路（Ｌ　Ｓ）　、ｌｌｌＲ１１１１Ｌ・・・回線挿入
回路（Ｌ　Ｉ）　、１１２．１４６．１５５・・・ヘッ
ダ解読回線分離回路（ＨＲＳ）　、１１３．１４７・・
・Ｒ／Ｌルート識別ビットマツプメモ’）（ＬＤＭ）、
１１４．１５６．１６０・・・メモリ読出信号、１１５
．１５７．１６１・・・メモリ出力信号、１２０・・・
セル到着間隔検出信号、１２１・・・セル到着間隔指定
信号、１２３．１３７．１５９Ｒ１１５９Ｌ・・・ヘッ
ダ変換回路（ＨＣ）、１２５．１２６・・・セル多重化
ハイウェイ、１２７．１２８・・・現用リング伝送路、
１２９．１４２．１５０．１７０・・・現用回線、１３
０．１４３．１５１．１７１・・・予備用回線、１３４
・・・回線切換部（ＬＣ３）、１３５・・・Ｒ／Ｌ／Ｄ
ルート識別ビットマツプメモ！Ｊ　　（ＬＤＭ）　、１
３６・・・ヘッダ解読ヘッダ変換回路（ＨＲ，Ｃ）　、
１４０．１４１・・・ループバックルート、１４５・・
・動作開始信号または動作停止信号、１４８．１４９・
・・ループバック回路（ＬＢＣ）　、１５４Ｒ，１５４
Ｌ・・・回線分離用マツプメモリ　（ＳＭ）　、１５８
Ｒ，１５８Ｌ・・・ループバック回線用メモリ（ＬＭ）
。 特許出願人　　日本電信電話株式会社 代理人　　弁理士　井　出　直　孝 手続補正書 特許庁長官　吉　１）文　毅　殿 １、事件の表示 昭和６３年特許願第２２０１９４号 ２、発明の名称　　回線切換方式 ３、　補正をする者 事件との関係　　特許出願人 住　所　　東京都千代田区内幸町１丁目１番６号名　称
　　（４２２）日本電信電話株式会社代表者山口開生 ４、代理人 住　所　　東京都練馬区関町北二丁目２６番１８号氏名
　弁理士（７８２３）井出直孝 電話　０３−９２８−５６７３ ５、補正命令の日付　く自発補正） ６、補正により増加する請求項の数　　な　し７、補正
の対象 ８、補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第１０頁１４行目 「回線切換制御手段と、」を 「回線切換制御手段とを含み、」と補正する。 （３）明細書第１５頁３行目〜４行目 「制御回路３７と、」を 「制御回路３７とを含み、」と補正する。 （４）明細書第２４頁２行目〜３行目 「現用と予備用の伝送路または回線の伝送路長差」を、 「伝送遅延時間」と補正する。 （５）明細書第２５頁６行目 「切換可能伝送路長差も異なる。」を 「切換可能伝送遅延時間も異なる。」 と補正する。 （６）明細書第２５頁８行目 「等しい場合と、」を 「等しい場合、」と補正する。 （７）明細書第２４頁９行目〜１０行目「多重化する場
合とについて」を 「多重化する場合について」と補正する。 （８）　　明細書第２４頁１１行目〜１２行目「なお、
第１表および第２表では、伝送路遅延時間は５　ｎｓ／
ｍを用いている。」を削除する。 （９）明細書第２５頁および第２６頁を次葉以下に添付
する第２５頁および第２６頁と差換える。 αＯ明細書第２５頁６行目 「本第四実施例は、」を 「本第五実施例は、」と補正する。 第１表　平均連続空セル発生間隔 （伝送路切換えの場合） 〔別紙〕 〔特許請求の範囲〕 １、　セルを単位とする情報列を伝送する現用の回線ま
たは伝送路を予備用の回線または伝送路に切り換える切
換手段を含む送信側装置と受信側装置とを備えた回線切
換方式において、 前記送信側装置は、少なくとも、 現用の回線または伝送路内の実セルの到着間隔を検出す
る実セル到着間隔検出手段と、前記情報列内の実セルに
所定の遅延を与える実セル遅延手段と、 所定の回線切換区間において、現用の回線または伝送路
より予備用の回線または伝送路の伝送遅延が大きい場合
、任意のセルの区切りで切り換え、現用の回線または伝
送路より予備用の回線または伝送路の伝送遅延が小さい
場合、所定の手順により前記実セル到着間隔検出手段の
出力をセルの区切りで前記実セル遅延手段を介して切り
換え、前記実セル遅延手段を通過する実セルの遅延が一
定値以下になった後、前記実セル到着間隔検出手段で前
記実セル間隔検出手役の出力端から前記実セル遅延手段
を経て前記切換手段までの間の情報列の遅延以上に相当
する時間にわたり実セルの到着が検出されないときセル
の区切りで前記実セル遅延手段を介さずに切り換える制
御を行う回線切換制御手段とを含み、 前記送信側装置または受信側装置は、少なくとも、現用
の回線または伝送路と予備用の回線または伝送路とによ
り伝送されたセルのうち実セルを一回線に多重化する実
セル多重化手段を含むことを特徴とする回線切換方式。

Claims (1)

1. 【特許請求の範囲】 １、セルを単位とする情報列を伝送する現用の回線また
   は伝送路を予備用の回線または伝送路に切り換える切換
   手段を含む送信側装置と受信側装置とを備えた回線切換
   方式において、 前記送信側装置は、少なくとも、 現用の回線または伝送路内の実セルの到着間隔を検出す
   る実セル到着間隔検出手段と、 前記情報列内の実セルに所定の遅延を与える実セル遅延
   手段と、 所定の回線切換区間において、現用の回線または伝送路
   より予備用の回線または伝送路の伝送遅延が大きい場合
   、任意のセルの区切りで切り換え、現用の回線または伝
   送路より予備用の回線または伝送路の伝送遅延が小さい
   場合、所定の手順により前記実セル到着間隔検出手段の
   出力をセルの区切りで前記実セル遅延手段を介して切り
   換え、前記実セル遅延手段を通過する実セルの遅延が一
   定値以下になった後、前記実セル到着間隔検出手段で前
   記実セル間隔検出手段の出力端から前記実セル遅延手段
   を経て前記切換手段までの間の情報列の遅延以上に相当
   する時間にわたり実セルの到着が検出されないときセル
   の区切りで前記実セル遅延手段を介さずに切り換える制
   御を行う回線切換制御手段と、 前記送信側装置または受信側装置は、少なくとも、現用
   の回線または伝送路と予備用の回線または伝送路とによ
   り伝送されたセルのうち実セルを一回線に多重化する実
   セル多重化手段を含むことを特徴とする回線切換方式。