JP2906371B2

JP2906371B2 - 系の切替え方式

Info

Publication number: JP2906371B2
Application number: JP5233460A
Authority: JP
Inventors: 哲加久間; 修二吉村; 一雄初鹿野; 雅美村山; 裕蔵奥山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1999-06-21
Anticipated expiration: 2014-06-21
Also published as: JPH0795203A; US5488606A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、系が二重化された非同
期転送モード（ＡＴＭ；Asynchronous Transfer Mode)
方式の交換機（以下、ＡＴＭ交換機と記述する）におけ
る系の切替方式に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】本格的
なテレビ画像通信や、高精細テレビの映像信号の伝送、
大容量のファイル転送などの高速・広帯域通信サービス
を提供するＩＳＤＮ（Integrated Service Digital Net
work) であるＢ−ＩＳＤＮ（Broadband aspects of Ｉ
ＳＤＮ）の実現に向けて、研究・開発が盛んに行われて
いる。

【０００３】このＢ−ＩＳＤＮの中核となる伝送／交換
技術がＡＴＭ（Asynchronous Transfer Mode）である。
このＡＴＭにおいては、ＡＴＭセルと呼ばれる53バイト
(53オクテット) の固定長データ列が多重・交換の単位
となっている。そして、ＡＴＭ交換網においてはＶＣ
（Virtual Channel ：仮想チャネル）とＶＰ（VirtualP
ath：仮想パス) という２段階でネットワークを構成す
る。

【０００４】ＶＣは、回線に相当するものでＡＴＭ網で
ルーティング処理される最低単位の論理コネクションで
ある。また、ＶＰはディジタル・パス（Digital Path)
に相当するものでＡＴＭ網でルーティング処理される太
束の論理コネクションであり、上記ＶＣを多重化したも
のである。したがって、１本のＶＰコネクションの中に
は必ず１本以上のＶＣコネクションが存在する。

【０００５】ＡＴＭ交換機は、ＡＴＭ網において、上記
ＡＴＭセルの中継・交換を行う交換機であり、ＳＴＭ
（Synchrounous Transfer Mode) 網におけるＬＳ（Loca
l Switch：加入者線交換機）として使用された場合に
は、加入者線に接続される。ＡＴＭ交換機は、上記ＡＴ
Ｍセルのヘッダに格納されているＶＣＩ（VC Identifie
r)で個々のＶＣコネクションを選別し、そのＶＣＩの値
に基づいてＡＴＭセルを交換・中継処理する。また、Ｖ
Ｐコネクションは同じくＡＴＭセルのヘッダ内に格納さ
れているＶＰＩ（VP Identifier)で識別される。換言す
れば、ＡＴＭ網においては、特定対地間の特定の呼は、
このＶＰＩとＶＣＩにより識別される。ところで、ＡＴ
Ｍ網では、ＶＰネットワークを構成するＡＴＭ交換機を
特にＡＴＭクロスコネクトと呼んでいる。このＡＴＭク
ロスコネクトはＶＣコネクションを透過的に扱う。上記
ＶＰＩとＶＣＩの値は、ＡＴＭコネクションが確立する
ときに決定され、このコネクションが解放されるまで保
持される。このＡＴＭコネクションの確立・解放には、
例えばシグナリング手順が用いられる。このとき、必要
となるシグナリング情報はシグナリング仮想チャネルと
呼ばれるユーザ情報とは別の仮想チャネルコネクション
によって伝達される。

【０００６】ＡＴＭ交換機は、内部のＡＴＭスイッチと
呼ばれるスイッチング部によってルーティング制御を行
う。このルーティング制御は、ＡＴＭセル（以下、単に
セルと記述する）のヘッダ部の先頭に付加されたタグを
参照してハードウェア処理される。

【０００７】ところで、上記ＡＴＭ交換機において信頼
性の向上のためには上記スイッチング部を二重化する必
要がある。しかしながら、ＡＴＭ網では現用（マスタ）
と予備（スレイブ）の両系に二重化した場合、両系は同
期化されないため、両系の間にはセルの伝送遅延差が生
ずる。したがって、保守・運用時において単純に系の切
替を行うと、セルの重複や欠落が発生してしまう。すな
わち、現用側の伝送遅延が予備側よりも小さいときに単
純に系の切り替えを行うと、セルの重複が生ずる。ま
た、これとは逆に現用側の伝送遅延が予備側よりも大き
いときに単純に系を切り替えると、セルの欠落が生ず
る。このようなセルの重複・欠落を回避するためには上
記両系を同期させて動作させればよいが、これではＡＴ
Ｍ網の持つ特長が失われてしまう。

【０００８】本発明の目的は、互いに同期して動作しな
い現用と予備の両系に二重化されたスイッチング部を有
するＡＴＭ交換機において、セルの重複や欠落が発生す
ることなく系を切り替えることができるようにすること
である。

【０００９】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、＃０系と＃１系に系が二重
化された非同期転送モード方式の交換機における系の切
替方式を前提とする。

【００１０】同図において、＃０系のスイッチング部１
−０及び＃１系のスイッチング部１−１は、セルのルー
ティング機能を有するスイッチングモジュールである。
セル送信手段３は、入回線（加入者線または中継線）か
ら入力されるセルに対してマスタ表示及びスレイブ表示
を示すマークを付加し、マスタ表示のセルをマスタとし
て動作しているスイッチング部１−ｉ（ｉ＝０，１）
へ、スレイブ表示のセルをスレイブとして動作している
スイッチング部１−ｊ（ｊ＝０，１；ｊ≠ｉ）へ送信す
る手段であり、前記各入回線に対応して設けられる。上
記マークは、例えば上記スイッチング部１−０及び１−
１でルーティング処理されるセルのヘッダ部の先頭に付
加されたタグ（ＴＡＧ）の内部に設けられる。

【００１１】セル受信手段５は、前記＃０系用のスイッ
チング部１−０と前記＃１系用のスイッチング部１−１
から出回線（加入者線または中継線）用のセルを入力
し、系切替時には該セルに付加された前記マークを基
に、該出回線へ送出するセルを旧マスタの系のスイッチ
ング部１−ｉ（ｉ＝０，１）から入力されるセルから新
マスタの系のスイッチング部１−ｊ（ｊ＝０，１；ｊ≠
ｉ）から入力されるセルに切り替える手段であり、前記
各出回線に対応して設けられる。

【００１２】前記セル受信手段５は、マスタ表示のセル
を格納するバッファと、系切替時に、前記セル送信手段
３から送信されてくるセルが、現在、設定されている全
てのパスについて上記系切替えに対応したマーク表示に
切り替わったことを検出する検出手段とを、各系に対応
して有すると共に、該各系の検出手段の検出結果に応じ
て、前記マスタ表示のセルを読み出すバッファを、新た
にスレイブとなる系のバッファから新たにマスタとなる
系のバッファに切り替える切り替え手段を有する。

【００１３】このとき、前記検出手段は、例えば請求項
２記載のように、仮想チャネル識別子と仮想パス識別子
で特定される全ての論理チャネルについて、現在、パス
が設定されているか否かを記憶する記憶手段を有し、系
切替時には、該記憶手段に記憶されている情報を基に、
現在、設定されている全てのパスについて入力セルのマ
ーク表示の切替えを検出するような構成にしてもよい。

【００１４】前記記憶手段は、例えば請求項３記載のよ
うに、前記パス設定情報記憶領域に加え、前記入力セル
のマーク表示切替え検出用に用いられる作業領域を、前
記パス設定情報領域に１対１に対応して有するような構
成にしてもよい。

【００１５】上記のような構成において、例えば、請求
項４記載のように、前記＃０系及び＃１系のスイッチン
グ部１−０、１−１は、前記各セル受信手段５に対して
自己の現在の動作モードを通知する信号を出力し、該各
セル受信手段５は、該通知信号の入力レベルの変化を検
出して系の切替えを検出する、ような構成にしてもよ
い。

【００１６】

【作用】加入者線や中継者線等の各入回線から受信され
るセルは、該各入回線に対応するセル送信手段３に入力
される。各セル送信手段３は、この入力セルに対してマ
スタ表示またはスレイブ表示を示すマークを付加し、マ
スタ表示のセルについては現在、マスタとして動作して
いるスイッチング部１−ｉ（ｉ＝０，１）へ、スレイブ
表示のセルについては現在、スレイブとして動作してい
るスイッチング部１−ｊ（ｊ＝０，１；ｊ≠ｉ）へ、そ
れぞれ送出する。

【００１７】両方のスイッチング部１−０、１−１は、
入力されるセルをそのルーティング情報に従ってルーテ
ィング処理し、対応するセル受信手段５へ出力する。セ
ル受信手段５は、通常動作時にはマスタとして動作して
いるスイッチング部１−ｉ（ｉ＝０，１）から出力され
てくるマスタ表示のセルを選択して、対応する出回線へ
出力する。そして、系の切替え時には、マスタからスレ
ーブに切り替わった旧マスタのスイッチング部１−ｉ
（ｉ＝０，１）から入力されるセル及びスレーブからマ
スタに切り替わった新マスタのスイッチング部１−ｊ
（ｊ＝０，１；ｊ≠ｉ）から入力されるセルについて、
検出手段により、各パス毎に、個別に、そのマーク表示
が上記系切替えに対応して変化するのを調べると共に、
新マスタのスイッチング部１−ｊから出力されてくるマ
スタ表示のセルについては内部に蓄積し、出回線の出力
は行わない。一方、この間、旧マスタのスイッチング部
１−ｉから受信していたマスタ表示のセルについては対
応する出回線へ出力し続ける。そして、検出手段によ
り、セル送信手段３から送信されてくるセル、すなわ
ち、マスタからスレーブに切り替わった旧マスタのスイ
ッチング部１−ｉ（ｉ＝０，１）から入力されるセル及
びスレーブからマスタに切り替わった新マスタのスイッ
チング部１−ｊ（ｊ＝０，１；ｊ≠ｉ）から入力される
セルが、全てのパスについて上記系切替えに対応したマ
ーク表示に切り替わったことを検出すると（セルの重
複、欠落が生じないタイミングを検出すると）、上記蓄
積していた新マスタのスイッチング部１−ｊから出力さ
れたマスタ表示のセルを対応する出回線へ送出する処理
を開始する。

【００１８】このように、系の切替え時に、セル受信手
段５が両系のスイッチング部１−０、１−１から送られ
てくる出回線送出用のセルについて、検出手段により、
各パス毎に個別に、マークの表示の変化（系の切替え）
を監視することにより、セルの重複、欠落が生じないタ
イミング（例えば、セル送信手段３が現在、設定中の全
てのパス（ＶＰＩ／ＶＣＩ）の入力セルについて、系の
切替えに対応したマスタ表示とスレーブ表示の切替えを
完了した時点）で、全ての呼のパスを旧マスタ側から新
マスタ側へ切り替えることができる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図２は、本発明の一実施例のＡＴＭ交換機の
全体システム構成を示すブロック図である。

【００２０】同図において、加入者線インタフェース部
２０は、加入者線３０とインタフェースするＳＩＮＦ
（Subscriber Interface) ２２と、スイッチング部５０
とインタフェースするＭＤＸ（Multiplexer ／Demultip
lexer)部２４とから成る。

【００２１】ＳＩＮＦ２２は、加入者線３０とインタフ
ェースし、セルの同期を行う。ＭＤＸ部２４は複数のＳ
ＩＮＦ２２から入力されるセルを多重化してスイッチン
グ部５０へ送信する機能（マルチプレクサ機能）と該ス
イッチング部５０から入力されるセルを該当するＳＩＮ
Ｆ２２へ分配する機能（デマルチプレクサ機能）を有し
ている。上記マルチプレクサ機能には、上記セルを多重
化する機能の他にスイッチング部５０内のパスを設定す
るＶＣＣ（Virtual Channel Converter)機能もある。

【００２２】スイッチング部５０は、＃０系５０−０と
＃１系５０−１に二重化されており、常時一方がマスタ
（Master）状態、他方がスレイブ（Slave)状態で動作す
る。そして、系切替時には、スレイブとマスタが切り替
わる。

【００２３】信号処理部６０は、加入者がシグナリング
により送ってくる呼の信号情報等を処理するサブシステ
ムである。この信号処理部６０も二重化されており、同
じく二重化されたＭＤＸ部７０を介してスイッチング部
５０に接続されている。

【００２４】上記構成において、信号処理部６０はスイ
ッチング部５０に対して二重化されているが、加入者線
インタフェース部２０は、完全に二重化されていない。
すなわち、ＭＤＸ部２４は＃０系のスイッチング部５０
−０、＃１系のスイッチング部５０−１のそれぞれに対
応してＭＤＸ部２４−０、ＭＤＸ部２４−１が設けられ
て二重化されているが、ＳＩＮＦ２２は二重化されてい
ない。したがって、二重化されたスイッチング部５０の
系の切替時において、スイッチング部５０と該スイッチ
ング部５０に対して完全に二重化されていない加入者線
インタフェース部２０との間でセルの重複・欠落が発生
しなければ、無瞬断で系の切替えを行うことができる。

【００２５】図３は、上述した図２に示すＡＴＭ交換機
の全体構成から本発明に係わる要部の部分を抽出した図
である。すなわち、二重化されたスイッチング部５０
（５０−１，５０−２）と該スイッチング部５０に対し
て完全に二重化されていない加入者線インタフェース部
２０とから成る装置構成を示す図である。

【００２６】この図３に示す構成において、系を切り替
える際にセルの重複・欠落が発生する要因は次の通りで
ある。二重化された＃０系と＃１系の各スイッチング部５
０−０，５０−１は、互いに非同期で動作しており、両
スイッチング部５０−０，５０−１に同じパス（Path)
を設定しても、セルの送信側（加入者線３０からセルを
受信する側）のＳＩＮＦ２２からセルの受信側（加入者
線３０へセルを送信する側）のＳＩＮＦ２２までのセル
の到達時間が両系で異なる。

【００２７】該受信側のＳＩＮＦ２２では、複数の
該送信側のＳＩＮＦ２２からのセルを受信する。このた
め、各送信側ＳＩＮＦ２２から送信されるセルが受信側
ＳＩＮＦ２２に到達されるまでの時間が両系で異なる。

【００２８】このように、受信側ＳＩＮＦ２２は、＃０
系と＃１系のセルを同時には受信せず、異なる時刻で受
信する。このため、セルの重複・欠落を生ずることなく
無瞬断で系の切替えを行うためには、コール・バイ・コ
ール（Callby Call)で順に現在、設定されている各呼の
パス(Path)を旧マスタから新マスタに切り替える必要が
ある。

【００２９】次に、このような系の無瞬断切替えを実現
するＳＩＮＦ２２及びＭＤＸ部２４の回路構成を図４乃
至図６に示す。ＳＩＮＦ２２は、図４に示す送信側回路
と図６に示す受信側回路を内蔵している。

【００３０】図４は、ＳＩＮＦ２２の送信側回路の構成
を示す図である。Ｏ／Ｅ（光／電気変換器）１１２は、
光ファイバから成る加入者線（ＯＣ−３ｃ Line）３０
からＳＯＮＥＴ（Synchronous Optical Network ：同期
光通信網）フォーマットで送られてくる光信号を電気信
号に変換する。尚、ＳＯＮＥＴとは、米国のベルコア
（Bellcore：Bell Communication Research)が提案した
光伝送用のＳＤＨ（Synchronous Digital Hirarcy ：同
期ディジタル・ハイアラーキ）であり、ＣＣＩＴＴで規
定された国際標準インタフェースとも一致している。ま
た、ＯＣ（Optical Circuit)−３ｃ Line は、ＳＯＮＥ
Ｔベースの光ファイバ加入者線であり、ＳＯＮＥＴＳ
ＴＳ−３フレームにより155.52Mbs の伝送速度で通信サ
ービスを行う。

【００３１】ＳＯＮＥＴ終端部１１４は、該Ｏ／Ｅ１１
２から入力される電気信号を“０”，“１”のディジタ
ルデータに変換してＳＯＮＥＴの同期をとる。ＡＴＭ
ＣＥＬＬ同期部１１６は、該ＳＯＮＥＴ終端部１１４か
ら入力されるシリアルのディジタルデータ・ビット列か
らセルの同期をとって、図７に示す54バイト（オクテッ
ト）構成のフォーマットに変換する。

【００３２】ＵＰＣ（Usage Parameter Control ：使用
量パラメータ制御）部１１８は、加入者の伝送容量の申
告値と実際のセル流入量が合っているかを監視する。そ
して、違反した場合にはセルの廃棄など網のリソースを
保護するための制御を実行する。

【００３３】ＡＣＴＣＴＬ（ACT Control)１２０は、
該ＵＰＣ部１１８を介して入力されるセルを、現用側
（以後、マスタ側と表現する）の系のＭＤＸ部２４に対
してはそのタグ（ＴＡＧ）内のＭ／Ｓビットを“１”
に、一方予備側（以後、スレイブ側と表現する）の系の
ＭＤＸ部２４に対しては該Ｍ／Ｓビットを“０”に設定
して送出する。

【００３４】次に、図５(a) ，(b) は、それぞれ前記Ｍ
ＤＸ部２４（２４−０，２４−１）を構成するＭＵＸ部
２４０とＤＭＵＸ部２５０の回路構成を示す図である。
ＭＵＸ部２４０は、上記マルチプレクサ機能を有する回
路であり、個々のＳＩＮＦ２２に対応して設けられたＶ
ＣＣ（Virtual Channel Converter ：仮想チャネル変換
器 )２４２と、これら複数のＶＣＣ２４２に接続された
ＭＵＸ（マルチプレクサ）２４４とから成る。

【００３５】ＶＣＣ２４２は、各送信側ＳＩＮＦ２２か
ら入力されるセルのＶＣＩ／ＶＰＩを出力側の方路用の
ＶＰＩ／ＶＣＩに変換すると同時に、そのセルにスイッ
チング部５０内でのパス（Path) を示すタグ（ＴＡＧ）
を付ける。尚、この時該タグ（ＴＡＧ）内の上記Ｍ／Ｓ
ビットの値は変更しない。すなわち、ＭＵＸ部２４０に
おいて該Ｍ／Ｓビットは透過である。

【００３６】ＭＵＸ２４４は、上記各ＶＣＣ２４２から
入力されるセルを多重化して、＃０系または＃１系のい
ずれかの対応するスイッチング部５０に出力する。ま
た、ＤＭＵＸ部２５０は、対応するスイッチング部５０
から入力されるセルをそのタグ（ＴＡＧ）に従って、対
応するＳＩＮＦ２２に分配する。

【００３７】次に、図６は、ＳＩＮＦ２２の受信側回路
の構成を示す図である。ＡＣＴＳＥＬ（ＡＣＴ SELe
ctor）１３０は、＃０系及び＃１系のＭＤＸ部２４−
０，２４−１内の各ＤＭＵＸ部２５０から分配されてく
るセルを受け取り、上記Ｍ／Ｓビットがマスタ表示とな
っているセル、すなわち現在、マスタとして動作してい
るスイッチング部５０によって交換処理されたセルのみ
を選別してＣＥＬＬＦＯＲＭＡＴ部１３２に出力す
る。

【００３８】該ＣＥＬＬＦＯＲＭＡＴ部１３２は、入
力されるセルを加入者線３０用（Line用）のフォーマッ
トに変換する。ＳＯＮＥＴＦＯＲＭＡＴ部１３４は、
該ＣＥＬＬＦＯＲＭＡＴ部１３２から入力されるライ
ン・フォーマット（Line Format)のセルを、ＳＯＨ（Se
ctionOverhead：セクション・オーバヘッド) とＰＯ
Ｈ（Path Overhead ：パス・オーバヘッド) が付加され
た前記ＳＯＮＥＴのフレーム・フォーマット（SONET Fo
rmat) にマッピング(mapping) して、Ｅ／Ｏ変換器（電
気／光変換器）１３６に出力する。

【００３９】該Ｅ／Ｏ変換器１３６は、入力される電気
信号を光信号に変換して加入者線（ＯＣ−３ｃ Line)
３０に送出する。続いて、図７は、前記図４に示すＳＩ
ＮＦ２２の受信側回路内のＡＴＭＣＥＬＬ同期部１１
６によって作成されるセルのフォーマットを示す図であ
る。

【００４０】同図において第０ワード目のＴＡＧ１１６
１にはスイッチング部５０内での該セルのパス (Path)
を指定するルーティング情報がＶＣＣ部２４２によって
設定される。また、このＴＡＧ１１６１は、該セルがマ
スタ側の系に送られるものであるかまたはスレイブ側の
系に送られるものであるかを表示するマークである不図
示のＭ／Ｓビットを含んでいる。このＭ／Ｓビットは、
上述したようにＡＣＴＣＴＬ１２０によって設定され
る。

【００４１】また、第３ワード〜第26ワードまでを占め
る48バイトのPay1oad １１６２はユーザ情報または局間
の保守・運用などに用いられるマネジメント情報 (Oper
ation And Mintenance Information) が設定されるフィ
ールドである。

【００４２】ＰＴ（Payload Type：ペイロード・タイ
プ）１１６３は、上記Payload １１６２に設定されてい
る内容が上記ユーザ情報または上記マネジメント情報の
いずれであるかを示す、３ビットデータである。

【００４３】ＣＬＰ（Cell Loss Priority：セル損失優
先表示）１１６４は、セル廃棄の優先度を示す、１ビッ
トデータである。ＶＰＩ（Virtual Path Identifier ：
仮想パス識別子）１１６５は、上述したように個々のＶ
Ｐ（Virtual Path：仮想パス) を識別するための番号で
あり、12ビットである。

【００４４】また、ＶＣＩ（Virtual Channel Identifi
er：仮想チャネル識別子）１１６６も、上述したように
個々のＶＣ（Virtual Channel ：仮想チャネル) を識別
するための番号であり、16ビットである。

【００４５】次に、前記図５(a) に示すＶＣＣ２４２が
公知のＶＣＩ／ＶＰＩ変換及びＴＡＧ１１６１の設定を
行うために用いるＶＣＩ／ＶＰＩ変換テーブルの構成を
図８に示す。

【００４６】このテーブルは、例えばＲＡＭ(Random Ac
cess Memory)によって構成される。ＶＣＣ２４２は、入
力セル内の28ビットから成るルーティングビット（ＶＣ
Ｉ／ＶＰＩ）を該ＲＡＭにアドレス信号として入力さ
せ、該アドレスから28ビットの出力側ＶＣＩ／ＶＰＩと
16ビットのＴＡＧを読み出し、上記ＶＣＩ／ＶＰＩ変換
とＴＡＧ１１６１の設定を行う。

【００４７】尚、このＶＰＩ／ＶＣＩ変換テーブルの内
容は、例えば不図示のコールプロセッサ（ＣＰＲ）等に
より書き込まれる。続いて、図９は前記ＡＣＴＣＴＬ
１２０の回路構成の一例を示す図である。

【００４８】同図において、Ｍ／ＳＣＴＬ（Master/S
lave Control）１２０２は、＃０系のスイッチング部５
０−０と＃１系のスイッチング部５０−１から、それぞ
れ＃０Ｍ／Ｓ信号及び＃１Ｍ／Ｓ信号を入力する。
この＃０Ｍ／Ｓ信号及び＃１Ｍ／Ｓ信号は、それぞ
れスイッチング部５０−０，５０−１が現在、マスタ
（Master) またはスレイブ(Slave) のいずれの状態で動
作しているのかをＡＣＴＣＴＬ１２０に通知する信号で
あり、“１”がマスタ、“０”がスレイブを示す。＃０
系のスイッチング部５０−０と＃１系のスイッチング部
５０−１は、それぞれ不図示の制御部から互いに独立に
系の切替えを指示されて、これらの＃０Ｍ／Ｓ信号、＃
１Ｍ／Ｓ信号を設定・出力する。

【００４９】Ｍ／ＳＣＴＬ１２０２は、＃０Ｍ／Ｓ
信号及び＃１Ｍ／Ｓ信号に従って、下記の表１に示す
ような動作を行う。

【００５０】

【表１】

【００５１】すなわち、＃０系のスイッチング部５０−
０と＃１系のスイッチング部５０−１は、そのマスタ
（Master) ／スレイブ（Slave)状態を互いに独立に制御
されるので、系の切替時においても、＃０Ｍ／Ｓ信号
と＃１Ｍ／Ｓ信号は同期して変化しない。このため、
＃０Ｍ／Ｓ信号と＃１Ｍ／Ｓ信号は同時に同じ状態
（共に“０”または共に“１”）になりうる。そして、
この状態を経て互いに異なる状態に遷移する。

【００５２】Ｍ／ＳＣＴＬ１２０２は、＃０Ｍ／Ｓ
信号が“０”から“１”かつ＃１Ｍ／Ｓ信号が“１”か
ら“０”に変化した時にマスタが＃１系から＃０系に切
り替わったことを検出し、この場合、＃０Ｍ／ＳＣ
ＴＬ１２０４に対しては＃０系がマスタである旨を、＃
１Ｍ／ＳＣＴＬ１２０６に対しては＃１系がスレイ
ブである旨を信号ａにより通知する。また、逆に＃０
Ｍ／Ｓ信号が“１”から“０”かつ＃１Ｍ／Ｓ信号が
“０”から“１”に変化した時にマスタが＃０系から＃
１系に切り替わったことを検出し、この場合には＃０
Ｍ／ＳＣＴＬ１２０４に対しては＃０系がスレイブ
である旨を、＃１Ｍ／ＳＣＴＬ１２０６に対しては
＃１系がマスタである旨を信号ａにより通知する。

【００５３】＃０Ｍ／ＳＣＴＬ１２０４は、上記Ｍ
／ＳＣＴＬ１２０２から入力される信号ａに従って、
上記ＵＰＣ１１８から入力されるセルのＴＡＧ１１６１
内のＭ／Ｓビットを“１”（＃０系がマスタであると通
知されたとき）または“０”（＃０系がスレイブである
と通知されたとき）に設定して、このセルを＃０系のＭ
ＵＸ２４４に出力する。

【００５４】また、＃１Ｍ／ＳＣＴＬ１２０６も、
上記信号ａに従って、＃１系のＭＵＸ２４４に対し上記
＃０Ｍ／ＳＣＴＬ１２０４と同様の処理を行う。図
１０のタイミングチャートに、上記ＡＣＴＣＴＬ１２
０の動作を示す。

【００５５】同図において、時刻ｔ₁までは、＃０系の
スイッチング部５０−０がマスタ、＃１系のスイッチン
グ部５０−１がスレイブとして動作している。このた
め、この時刻ｔ₁までは、同図(a) 、(b) にそれぞれ示
すように、スイッチング部５０−０から出力される＃０
Ｍ／Ｓ信号は“１”に、＃１系のスイッチング部５０
−１から出力される＃０Ｍ／Ｓ信号は“０”に設定さ
れてＭ／ＳＣＴＬ１２０２に入力される。

【００５６】そして、まず、時刻ｔ₁で＃１系のスイッ
チング部５０−１にスレイブからマスタへの切り替えが
指示され、同図(b) に示すように＃１系のスイッチング
部５０−１は＃１Ｍ／Ｓ信号を“０”から“１”に切
り替える。次に、３セル分以上の遅延の後に、時刻ｔ₂
で＃０系スイッチング部５０−０にマスタからスレイブ
への切り替えが指示され、＃０系のスイッチング部５０
−０は同図(a) に示すように＃０Ｍ／Ｓ信号を“１”
から“０”に切り替える。Ｍ／ＳＣＴＬ１２０２は、
この時刻ｔ₂での＃０Ｍ／Ｓ信号の変化によりマスタ
が＃０系から＃１系へと切り替わる系切替えを検出し、
＃０Ｍ／ＳＣＴＬ１２０４にスレイブ表示を、＃１
Ｍ／ＳＣＴＬ１２０６にマスタ表示を指示する信号
を出力する。これを受けて、＃０Ｍ／ＳＣＴＬ１２
０４は、同図(c) に示すように、上記時刻ｔ₂後に最初
に入力されるセルからそのＭ／Ｓビットをスレイブ（Sl
ave)表示に切り替えて、＃０ＭＵＸ２４４に出力す
る。また、＃１Ｍ／ＳＣＴＬ１２０６は、同図(d)
に示すように、上記時刻ｔ₂後に最初に入力されるセル
からそのＭ／Ｓビットをマスタ（Master) 表示に切り替
えて＃１ＭＵＸ２４４に出力する。したがって、この
場合、実質的な系切替えは同図(c) に示す時刻ｔ₃に行
われる。

【００５７】次に、図１１は前記ＡＣＴＳＥＬ１３０
の回路構成の一例を示す図である。同図において、バッ
ファ（Buffer）１３０２、バッファ制御回路１３０４、
及びＰ−ＭＥＭ（Path Memory ：パスメモリ）１３０６
から成る無瞬断切替用伝送遅延差吸収回路１３１０（以
後、伝送遅延差吸収回路１３１０と簡略して記述する）
は、＃０系と＃１系の両系に対応して二重化されてい
る。

【００５８】バッファ１３０２は、＃０系と＃１系との
間でのセルの伝送遅延差を一時的に吸収するための出力
バッファである。このバッファ容量は、例えば、両系の
間での伝送遅延差等を考慮して設定される。

【００５９】Ｐ−ＭＥＭ１３０６は、図１２に示すよう
にアドレスが個々の呼に設定されるパスのＶＣＩ／ＶＰ
Ｉに対応しており、各アドレスにはＡビットとＢビット
の２ビットから成るデータが格納される。

【００６０】Ａビットは、現在、加入者が通信に使用し
ているパス（Path) のＶＣＩ／ＶＰＩを表示するビット
であり、使用中であれば“１”が設定される。Ｂビット
は後述詳しく説明するように、系切替え時の制御に使用
されるビットであり、系切替検出時に“０”にリセット
される。また、上記Ａビットは、不図示の前記コールプ
ロセッサがソフトウェア処理によりＶＣコネクションに
パスを設定する際に“１”に設定され、上記ＶＣコネク
ションの解放の際に“０”にリセットされる。すなわ
ち、コールプロセッサは、ＶＣコネクションにパスを設
定する際、そのパスに割り付けたＶＣＩ／ＶＰＩをアド
レスとするデータのＡビットに“１”を設定する。ま
た、ＶＣコネクションの解放時には同様のアドレッシン
グ（Addressing）により、該当するＡビットを“０”に
リセットする。

【００６１】バッファ制御回路１３０４は、上記バッフ
ァ１３０２に書き込まれているマスタ表示のセルを読み
出してセレクタ１３２０に出力する制御を行う。セレク
タ１３２０は、不図示の制御回路から加わる選択信号に
従って、＃０系伝送遅延吸収回路１３１０−０内のバッ
ファ１３０２−０または＃１系伝送遅延吸収回路１３１
０−１内のバッファ１３０２−１から読み出されるマス
タ表示のセルをＳＩＮＦ２２内のＣｅｌｌＦｏｒｍａ
ｔ部１３２１へ選択出力する。

【００６２】次に、上記構成の実施例の本発明に係る要
部の動作を説明する。まず、加入者が発呼を行った場合
の動作を説明する。加入者からの発呼は、シグナリング
（Signaling)を用いて行われる。ＡＴＭ交換機では、こ
のシグナリングを受信すると、不図示のコールプロセッ
サにより加入者が通信に使用するＶＣＩ／ＶＰＩを割り
付ける。また、この時、コールプロセッサは、この加入
者に割り付けたＶＣＩ／ＶＰＩに対応するパス（出力側
ＶＣＩ／ＶＰＩ及びＴＡＧ）を図８に示すＶＣＩ／ＶＰ
Ｉ変換テーブルに設定する。また、さらに、コールプロ
セッサは、前記ＡＣＴＳＥＬ１３０内のＰ−ＭＥＭ１
３０６のこの設定したパスのＶＣＩ／ＶＰＩによりアド
レッシングされるＡビットに“１”を設定する。コール
プロセッサは、以上のような動作をソフトウェア処理に
より両系に対して行う。

【００６３】このようにして、加入者からのシグナリン
グ（Signaling)による発呼に応じて、両系のＭＤＸ部２
４−０，２４−１のＭＵＸ部のＶＣＣ２４２のＶＣＩ／
ＶＰＩ変換テーブルには、該加入者の通信に使用される
パス（Path) が同じように設定されると共に、ＡＣＴ
ＳＥＬ１３０内の＃０系用のＰ−ＭＥＭ１３０６−０と
＃１系用のＰ−ＭＥＭ１３０６−１には上記設定された
パスのＶＣＩ／ＶＰＩに対応するＡビットに“１”が設
定される。この結果、両系のＰ−ＭＥＭ１３０６−０，
１３０６−１のＡビットは同一の内容となる。

【００６４】続いて、運用中において系の切替えを行う
際の動作を説明する。この系の切替えにおいて、まず不
図示の制御部から、それぞれ＃０系のスイッチング部５
０−０と＃１系のスイッチング部５０−１に系切替えを
指示する信号が出力される。＃０系のスイッチング部５
０−０は、上記系切替え指示信号が入力されると、自己
がマスタ（Master) またはスレイブ(Slave) のいずれか
に切り替わるかを認識し、この系切替え後の自己の動作
モード（マスタまたはスレイブ）を示すＡＣＴ信号であ
る＃０Ｍ／Ｓ信号を各ＳＩＮＦ２２内のＡＣＴＣＴ
Ｌ１２０へ出力する。また、＃１系のスイッチング部５
０−１も、同様にして系切替え後の自己の動作モードを
認識し、該系切替え後の自己の動作モードを示す＃１
Ｍ／Ｓ信号を各ＳＩＮＦ２２内のＡＣＴＣＴＬ１２０
へ出力する。

【００６５】上述したように、＃０系のスイッチング部
５０−０と＃１系のスイッチング部５０−１は独立に制
御されるため、図１０に示すように、上記＃０Ｍ／Ｓ
信号と＃１Ｍ／Ｓ信号は必ずしも同時には変化しな
い。ＡＣＴＣＴＬ１２０は、前記表１に示すように、
＃０Ｍ／Ｓ信号と＃１Ｍ／Ｓ信号が共に変化するの
を検出してから系切替えを検出する。そして、該検出
後、スレイブからマスタに切り替わった系のＭＤＸ部２
４に対して出力するセルのＴＡＧ１１６１内のＭ／Ｓビ
ット（図７参照）には“１”（マスタ表示）を、マスタ
からスレイブに切り替わった系のＭＤＸ部２４に対して
出力するセルのＴＡＧ１１６１内のＭ／Ｓビットには
“０”（スレイブ表示）をセットする。

【００６６】＃０系のＭＤＸ部２４−０のＭＵＸ部と＃
１系のＭＤＸ部２４−１のＶＣＣ２４４は、図８に示す
ＶＣＩ／ＶＰＩ変換テーブルを用いて、入力されるセル
のＶＣＩ／ＶＰＩを出力側のＶＣＩ／ＶＰＩに変換する
と同時に、スイッチング部５０−０，５０−１内でのパ
ス（Path) をＴＡＧ１１６１に設定する。このとき、該
ＴＡＧ１１６１内のＭ／Ｓビットは変更しない。各系の
ＭＤＸ部２４−０，２４−１は、入力されるセルに対し
てこのような処理を行った後、該セルをそれぞれに対応
するスイッチング部５０−０，５０−１に出力する。

【００６７】＃０系のスイッチング部５０−０及び＃１
系のスイッチング部５０−１は、入力されるセルをその
ＴＡＧ１１６１に設定されたルーティング情報に従って
交換処理し、加入者線インタフェース部２０内のそれぞ
れに対応するＭＤＸ部２４−０及びＭＤＸ部２４−１に
出力する。

【００６８】＃０系のＭＤＸ部２４−０及び＃１系のＭ
ＤＸ部２４−１のＤＭＵＸ２５０は、入力されるセルを
そのＴＡＧ１１６１に従って該当するＳＩＮＦ２２に分
配する。

【００６９】両系においてＭＤＸ部２４とスイッチング
部５０は非同期で動作しているため、ＳＩＮＦ２２は、
＃０系のＤＭＵＸ２５０と＃１系のＤＭＵＸ２５０か
ら、同一のセル（但し、Ｍ／Ｓビットは異なる）を非同
期で入力する。したがって、同一のセルは、図１１に示
すＡＣＴＳＥＬ１３０の＃０系伝送遅延差吸収回路１
３０−０と＃１系伝送遅延差吸収回路１３０−１には通
常、時間差を持って入力される。このため、系切替え時
に単純にセレクタ１３２０を切り替えるとセルの重複や
欠落が発生する。

【００７０】本実施例では、＃０系のＰ−ＭＥＭ１３０
６−０と＃１系のＰ−ＭＥＭ１３０６−１を用いて、系
切替え、すなわちセレクタ１３２０の選択出力の切り換
えタイミングを制御する。

【００７１】まず、系の切替えを検出すると、両系の伝
送差吸収回路１３１０−０，１３１０−１ではＰ−ＭＥ
Ｍ１３０６−０及びＰ−ＭＥＭ１３０６−１の全てのＢ
ビットを“０”にリセットする。上述したように、＃０
系のＰ−ＭＥＭ１３０６−０と＃１系のＰ−ＭＥＭ１３
０６−１のＡビットには、現在、加入者により使用され
ているパス（Path) のＶＣＩ／ＶＰＩ情報が設定されて
いる。すなわち、現在、使用中のＶＣＩ／ＶＰＩに対応
するＡビットには“１”が設定されている。

【００７２】ここで、＃０系がマスタ（Master) 、＃１
系がスレイブ（Slave)として動作している場合を取り上
げて、系が切り替わる場合の動作を説明する。該系切替
えを検出すると、ＡＣＴＳＥＬ１３０では、以下のよ
うな動作を行う。まず、マスタからスレイブに切り替わ
った＃０系のＤＭＵＸ２５０から入力されるセルについ
ては、そのＭ／Ｓビットがスレイブ（Slave)表示のセル
を検出する。また、スレイブからマスタに切り替わった
＃１系のＤＭＵＸ２５０から入力されるセルについては
そのＭ／Ｓビットがマスタ（Mster)表示のセルを検出す
る。そして、＃０系及び＃１系において、この検出した
セルのＶＣＩ／ＶＰＩに対応するＰ−ＭＥＭ１３０６−
０及びＰ−ＭＥＭ１３０６−１のＢビットを“０”から
“１”に書き換える。また、＃０系のバッファ１３０２
−０及び＃１系のバッファ１３０２−１にはマスタ表示
のセルのみを書き込む。

【００７３】この間、マスタからスレイブに切り替わる
系（＃０系）では、バッファ制御回路１３０４−０はバ
ッファ１３０２−０からマスタ表示のセルを読み出して
セレクタ１３２０に出力する動作を継続する。一方、ス
レイブからマスタに切り替わる系（＃１系）では、バッ
ファ１３０２−１にマスタ表示のセルを書き込み・保持
するのみで、バッファ１３０２−１からの読み出しは行
わない。

【００７４】また、上記動作と並行して＃０系及び＃１
系の伝送遅延差吸収回路１３１０−０及び１３１０−１
では、以下のような動作を行う。すなわち、＃０系のＰ
−ＭＥＭ１３０６−０及び＃１系のＰ−ＭＥＭ１３０６
−１において、全てのＶＣＩ／ＶＰＩについてＡビット
とＢビットの排他的論理和を計算する。そして、これら
の排他的論理和の全ての演算結果について論理和を計算
する。そして、この論理和の演算結果が＃０系のＰ−Ｍ
ＥＭ１３０６−０と＃１系のＰ−ＭＥＭ１３０６−１の
両方で“０”となったとき、セレクタ１３２０を切り換
え、スレイブからマスタに切り替わる＃１系のバッファ
１３０２からマスタ表示のセルの読み出しを開始する。

【００７５】これらの一連の動作が意味するところは、
以下のようなものである。上述したように、＃０系のＰ
−ＭＥＭ１３０６−０及び＃１系のＰ−ＭＥＭ１３０６
−１において、各アドレスはパスに割り付けられるＶＣ
Ｉ／ＶＰＩに対応しており、現在、使用中のパスのＶＣ
Ｉ／ＶＰＩに対応するＡビットは“１”に設定されてい
る。図１０に示す時刻ｔ₂のように＃０系及び＃１系の
スイッチング部５０−０、５０−１からの＃０Ｍ／Ｓ
信号及び＃１Ｍ／Ｓ信号により系切替えを検出する
と、全てのＶＣＩ／ＶＰＩのＢビットを全て“０”にリ
セットするので、パス（Path) が設定されているＶＣＩ
／ＶＰＩのＡビットとＢビットの排他的論理和は“１”
となる。一方、パスが設定されていないＶＣＩ／ＶＰＩ
のＡビットは“０”となっているので、そのＶＣＩ／Ｖ
ＰＩのＡビットとＢビットの排他的論理和は“０”であ
る。

【００７６】上述のようにして全てのＶＣＩ／ＶＰＩの
Ｂビットをリセットした後、マスタからスレイブに切り
替わる系（＃０系）ではスレイブ表示のセルを検出し、
その検出セルのＶＣＩ／ＶＰＩに対応するＢビットを
“０”から“１”に書き換える。また、スレイブからマ
スタに切り替わる系（＃１系）ではマスタ表示のセルを
検出し、その検出セルのＶＣＩ／ＶＰＩに対応するＢビ
ットを“０”から“１”に書き換える。したがって、マ
スタからスレイブに切り替わる系（＃０系）で全てのＶ
ＣＩ／ＶＰＩのＡビットとＢビットの排他的論理和が
“０”となるのは、現在、使用中の全てのパス（Path)
において入力セルが全てマスタ表示からスレイブ表示に
切り替わったときである。図１０に示すように、ＡＣＴ
ＣＴＬ１２０では系切替えを検出するとマスタからス
レイブに切り替わる系（＃０系）に送信するセルを、直
ちにスレイブ表示に切り替えるのでこの時点でバッファ
１３０２に格納された全てのマスタ表示の入力セルはセ
レクタ１３２０を介してＣｅｌｌＦｏｒｍａｔ部１３
２へ出力されている。

【００７７】一方、マスタからスレイブに切り替わる系
（＃１系）においては、上記と同様な考えにより現在、
使用中の全てのパス（Path) において入力セルが全てス
レイブ表示からマスタ表示に切り替わったとき、全ての
ＶＣＩ／ＶＰＩのＡビットとＢビットの排他的論理和が
“０”となる。したがって、この時点で＃１系のバッフ
ァ１３０２−１には＃０系のバッファ１３０２−０には
格納されなかった系切替え検出以降のマスタ表示のセル
が全てのパスについて格納されている。すなわち、例え
ば図１０に示す時刻ｔ₃以降のマスタ表示のセルはスレ
イブからマスタに切り替わる系（＃１系）のバッファ１
３０２−１に格納され、それ以前のマスタ表示のセルは
マスタからスレイブに切り替わる系（＃０系）のバッフ
ァ１３０２−０に格納される。したがって、マスタ表示
のセルは＃０系のバッファ１３０２−０から＃１系のバ
ッファ１３０２−１へと連続して格納される。このた
め、同一のセルが両系のバッファ１３０２に重複して格
納されることはない。また、セルが欠落することもな
い。

【００７８】そして、マスタからスレイブに切り替わる
系（＃１系）とスレイブからマスタに切り替わる系（＃
０系）において、Ｐ−ＭＥＭ１３０６（１３０６−０，
１３０６−１）の全てのＶＣＩ／ＶＰＩのＡビットとＢ
ビットの排他的論理和が“０”となるのは、現在、使用
中の全てのパスにおいて系切替えが完了したときであ
る。すなわち、このとき、マスタからスレイブに切り替
わる系（＃０系）の伝送遅延差吸収回路１３１０−０に
おいては、現在使用中の全てのパスにおいて入力セルが
マスタ表示からスレイブ表示となる。また、スレイブか
らマスタに切り替わる系（＃１系）の伝送遅延差吸収回
路１３１０−１においては現在使用中の全てのパスにお
いて入力セルがスレイブ表示からマスタ表示となる。し
たがって、このときバッファ１３０２からのセルの読み
出しを、系切替え前にマスタであった系（＃１系）のバ
ッファ１３０２−０から新たにマスタとなる系（＃１
系）のバッファ１３０２−１に切り替えることにより、
現在使用中の全てのパスについてセルの重複・欠落を生
ずることなく系切替えができる。

【００７９】＃０系をスレイブからマスタに、＃１系を
マスタからスレイブに切り替える際にも、同様にして、
現在使用中の全てのパスについてセルの重複・欠落を生
ずることなく系切替えができる。

【００８０】ここで、上記の動作を具体例を取り上げて
説明する。図１３は、ａ，ｂの２つのパスが設定されて
いるときに、系切替えが発生したときの動作を説明する
図であり、＃０系のスイッチング部５０−０がマスタか
らスレイブへ、＃１系のスイッチング部５０−１がスレ
イブからマスタへ切り替わる場合の例である。

【００８１】同図（ａ）は＃０系のＤＭＵＸ２５０から
＃０系の伝送遅延差吸収回路１３１０−０に入力される
セルのタイミングチャート、同図（ｂ）は＃１系のＤＭ
ＵＸ２５０から＃１系の伝送遅延差吸収回路１３１０−
１に入力されるセルのタイミングチャートである。同図
（ａ），（ｂ）においてマスタ表示のセルについては斜
線を施している。またセルａ，ｂに付けられた添字ｉ
（ｉ＝０，１，２）は、各パスａ，ｂにおけるセルの順
番を示す番号である。すなわち、パスａにおいては
ａ₁，ａ₂，ａ₃・・・、パスｂにおいてはｂ₀，
ｂ₁，ｂ₂・・・の順に送られてくる。

【００８２】また、同図（ｃ）は＃０系ののバッファ
（Buffer) １３０６−０及び＃１系のバッファ（Buffe
r) １３０６−１の格納状態を示す。さらに、同図
（ｄ），（ｅ）は、それぞれ＃０系のＰ−ＭＥＭ１３０
６−０及び＃１系のＰ−ＭＥＭ１３０６−１のパスａ，
ｂに対応するＡビット及びＢビットの状態を示す。パス
ａ，ｂ以外の全てのＡビットは“０”となっているの
で、ここでは省略している。同図（ｆ），（ｇ）は、そ
れぞれ＃０系のバッファ１３０２−０及び＃１系のバッ
ファ１３０２−１の動作状態を示すタイミングチャート
である。そして、最後に同図（ｈ）はセレクタ（ＳＥ
Ｌ）１３２０から出力ハイウェイ（出力Highway)上に出
力されるセルを示すタイミングチャートである。まず、不図示の制御部からの系切替え指示により、
両系のＰ−ＭＥＭ１３０６−０，１３０６−１の全ての
Ｂビットは同図（ｄ），（ｅ）に示すように“０”にリ
セットされる。また、同図（ｇ）に示すように、新たに
マスタとなる＃１系のバッファ１３０２−１は、出力を
中止し出力保存状態となる。一方、同図（ｆ）に示すよ
うに、スレイブに切り替えられる＃０系のバッファ１３
０２−０は、出力状態を継続する。上記の動作が終了した後に、送信側ＳＩＮＦ２２
のＡＣＴＣＴＬ１２０から送信されてくるＭ／Ｓビッ
トが上記系切替え指示に従って変更されたセルが、同図
（ａ），（ｂ）に示すタイミングチャートで＃０系及び
＃１系の伝送遅延差吸収回路１３１０−０，１３１０−
１に入力される。上述したように、＃０系のスイッチン
グ部５０−０と＃１系のスイッチング部５０−１は互い
に非同期で動作しているため、同一パスであっても送信
側ＳＩＮＦ２２から受信側ＳＩＮＦ２２へのセルの到達
時間が両系で異なる。また、受信側ＳＩＮＦ２２は複数
の送信側ＳＩＮＦ２２からセルを受信する。このため、
同図（ａ），（ｂ）に示すように、＃０系の伝送遅延差
吸収回路１３１０−１と＃１系の伝送遅延差吸収回路１
３１０−１が受信するセルの順番は互いに異なりうる。
同図（ａ），（ｂ）の例では、セルａ₁とセルｂ₀の受
信順序が異なっている。時間Ｔ₁では、マスタ表示のセルａ₀が＃０系側に
入力され（同図（ａ）参照）、このセルａ₀は＃０系の
バッファ１３０２−０に書き込まれる（同図（ｃ）参
照）。

【００８３】一方、同じ時間Ｔ₁でスレイブ表示のセル
ａ₀が＃１系側に入力されるが、このセルａ₀はスレイ
ブ表示のため＃１系のバッファ１３０２−１には書き込
まれない。次の時間Ｔ₂では両系において有効セル
が無いため（同図（ａ），（ｂ）参照）、両系のバッフ
ァ１３０２−０、１３０２−１にはセルは書き込まれな
い。そして、＃０系において、上記の処理でバッファ
１３０２−０に書き込まれたマスタ表示のセルａ₀がバ
ッファ制御回路１３０４−０により読み出され、セレク
タ１３０２を介して出力ハイウェイに出力される（同図
（ｈ）参照）。続く時間Ｔ₃では、＃０系にセルａ
₁が、＃₁系にセルｂ₀が入力されるが（同図（ａ），
（ｂ）参照）、共にスレイブ表示のため、＃０系及び＃
１系のバッファ１３０２−０、１３０２−１にそれらの
セルａ₁、ｂ₀は書き込まれない。また、このとき、＃
０系伝送遅延差吸収回路１３１０−０ではセルａ ₁がス
レイブ表示であることを検出し、Ｐ−ＭＥＭ１３０６−
０のパスａに対応するＢビットを“１”にセットする
（同図（ｄ）参照）。次の時間Ｔ₄では、＃０系と
＃１系では、それぞれマスタ表示のセルｂ₀,ａ₁が入
力される。＃０系と＃１系では、共にマスタ表示のセル
が入力されるため、これらの入力セルｂ_0,ａ₁を、それ
ぞれ、バッファ１３０２−０、１３０２−１に書き込む
（同図（ｃ）参照）。このとき、＃１系伝送遅延差吸収
回路１３１０−１ではセルａ₁がマスタ表示であること
を検出し、Ｐ−ＭＥＭ１３０６のパスａに対応するＢビ
ットを“１”にセットする（同図（ｅ）参照）。続
く時間Ｔ₅では、＃０系にスレイブ表示のセルｂ₁が、
＃１系にマスタ表示のセルｂ₁が入力される（同図
（ａ），（ｂ）参照）。これにより、マスタ表示のセル
ｂ₁のみが＃１系のバッファ１３０２−１に書き込まれ
る（同図（ｃ）参照）。また、上記で＃０系のバッフ
ァ１３０２−０に書き込まれていたセルｂ₀がバッファ
制御回路１３０４−０より読み出され、セレクタ１３２
０を介して出力ハイウェイに出力される（同図（ｈ）参
照）。さらに、＃０系及び＃１系の伝送遅延差吸収回路
１３１０−０、１３１０−１は、それぞれ、入力セルｂ
₁がスレイブ表示、マスタ表示になっていることを検出
し、ＰーＭＥＭ１３０６−０，１３０６−１のパスｂに
対応するＢビットを“１”にセットする（同図（ｄ），
（ｅ）参照）。上記の処理により、＃０系のＰ−
ＭＥＭ１３０６−０と＃１系のＰ−ＭＥＭ１３０６−１
において、現在、設定されているパスａ，ｂのＡビット
とＢビットの排他的論理和が共に“０”になる。これに
より、＃１系の伝送遅延差吸収回路１３１０ー１のバッ
ファ制御回路１３０４−１は次の時間Ｔ₆の最初で、＃
１系のバッファ１３０２−１の出力保持状態を解除し、
バッファ１３０２−１を出力状態にさせる（同図（ｇ）
参照）。また、ＡＣＴＳＥＬ１３０内の不図示の制御
回路は、セレクタ１３２０が＃１系のバッファ１３０２
−１から入力されるセルを出力ハイウェイに選択出力す
るように、セレクタ１３２０を切り換える。すなわち、
上記時間Ｔ₅で＃０系及び＃１系の伝送遅延差吸収回路
１３１０ー０、１３１０−１に入力されるパスａとパス
ｂの入力セルのＭ／Ｓビット（マーク表示）は、系切替
にに対応したマーク表示に切り替えられた。したがっ
て、次の時間Ｔ₆以降においては、マスタ表示のセルは
パスａとパスｂの両パスで、新たにマスタとなる＃１系
の伝送遅延差吸収回路１３１０−１にのみ入力されるこ
とになる。上記パスａとパスｂの排他的論理和が共に
“０”になったことは、このことを意味している。
時間Ｔ₆以降では、＃１系のバッファ１３０２−１から
読み出されるセルがセレクタ１３２０を介して出力ハイ
ウェイに出力される。これにより、時間Ｔ₆でセルａ₁
が時間Ｔ₇でセルｂ₁が出力ハイウェイに出力される
（同図（ｈ）参照）。そして、時間Ｔ₆以降において＃
１系のバッファ１３０２−１には、入力されてくるマス
タ表示のセルが順次、格納される（同図（ｃ）参照）。
一方、上記時間Ｔ₆以降において＃０系の伝送遅延差吸
収回路１３１０ー１にはスレイブ表示のセルのみが入力
されるので、バッファ１３０２−２は時間Ｔ₆以降、空
きになる（同図（ｃ）参照）。このようにして、時間Ｔ
₆以降、＃１系の伝送遅延差吸収回路１３１０−１での
み出力ハイウェイに対するセルの送出が行われる。すな
わち、時間Ｔ₆において、マスタとなる系が＃０系から
＃１系へ切り替えられる。

【００８４】ところで、上記方式においては、系切替え
に要する時間が受信側ＡＣＴＳＥＬ１３０のＰ−ＭＥ
Ｍ１３０６に設定されているパス（Path）の中で最も遅
いパス（系切替え検出後に入力されるセルが最も遅いパ
ス）によって決定される。また、系切替え検出後に、設
定されている全てのパスについてセルが送られてきた時
点で、系切替えを行うので、予めＶＣの対地を決めてお
くＰＶＣ（PermamentVirtual Channel ）サービスにお
いては、データ（セル）が転送されていないパスがある
場合に系切替えができない。

【００８５】このような場合に対処するためには、ＡＣ
ＴＳＥＬ１３０において図１１に示すバッファ１３０
２を各系に複数設ければよい。すなわち、極論すれば、
ＶＣＩ／ＶＰＩ単位でバッファ１３０２を設ける。しか
しながら、このようにすると、ハードウェアの回路規模
が増大するため、例えば、高速のパス（Path) 用、低速
のパス（Path) 用、及びＰＶＣ用にそれぞれ個別のバッ
ファ１３０２を設けるような構成とする。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
非同期で動作する二重化されたスイッチング部と二重化
されていない装置との間でセルの伝送が行われるＡＴＭ
交換機において、該二重化されたスイッチング部の系切
替えを、セルの重複・欠落を生じることなく行うことが
できる。

【００８７】尚、上記実施例においては、加入者線３０
−加入者線３０間でのセルの交換・中継処理について説
明したが、本発明は、これに限定されることなく、加入
者線−中継線間及び中継線−中継線間での交換・中継処
理にも適用可能なものである。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例のＡＴＭ交換機のシステム構
成を示すブロック図である。

【図３】図２から本発明の要部に係わる部分を抽出した
図である。

【図４】ＳＩＮＦの送信側回路を示す図である。

【図５】ＭＤＸのＭＵＸ部とＤＭＵＸ部の回路構成を示
す図である。

【図６】ＳＩＮＦの受信側回路を示す図である。

【図７】ＡＴＭＣＥＬＬ同期部により生成されるセル
のフォーマットを示す図である。

【図８】ＶＣＣ部の内部に設けられたＶＣＩ／ＶＰＩの
変換及びＴＡＧの付け替え用のテーブルの構成を示す図
である。

【図９】ＡＣＴＣＴＬの回路構成を示す図である。

【図１０】ＡＣＴＣＴＬの動作を説明するタイミング
チャートである。

【図１１】ＡＣＴＳＥＬの回路構成を示す図である。

【図１２】Ｐ−ＭＥＭの内部構成を示す図である。

【図１３】ＡＣＴＳＥＬの動作を説明する図である。

【符号の説明】

１−０，１−１スイッチング部３セル送信手段５セル受信手段

フロントページの続き (72)発明者村山雅美神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者奥山裕蔵神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平５−130134（ＪＰ，Ａ) 国際公開91／8632（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56

Claims

(57)【特許請求の範囲】

【請求項１】＃０系と＃１系に系が二重化された非同
期転送モード方式の交換機における系の切替方式におい
て、＃０系用のスイッチング部（１−０）と、＃１系用のスイッチング部（１−１）と、入回線から入力されるセルに対してマスタ表示またはス
レイブ表示を示すマークを付加し、マスタ表示のセルを
マスタとして動作しているスイッチング部（１−ｉ：ｉ
＝０，１）へ、スレイブ表示のセルをスレイブとして動
作しているスイッチング部（１−ｊ：ｊ＝０，１；ｊ≠
ｉ）へ送信する、前記各入回線に対応して設けられたセ
ル送信手段（３）と、前記＃０系用のスイッチング部（１−０）と前記＃１系
用のスイッチング部（１−１）から出回線用のセルを入
力し、系切替時には該セルに付加された前記マークを基
に該出回線へ送出するセルを旧マスタの系のスイッチン
グ部（１−ｉ：ｉ＝０，１）から入力されるセルから新
マスタのスイッチング部（１−ｊ：ｊ＝０，１；ｊ≠
ｉ）から出力されるセルに切り替える、前記各出回線に
対応して設けられたセル受信手段（５）と、を有し、該セル受信手段（５）は、マスタ表示のセルを格納するバッファと、系切替時に、前記セル送信手段（３）から送信されてく
るセルが、現在、設定されている全てのパスについて上
記系切替えに対応したマーク表示に切り替わったこと
を、各パス単位で個別に検出しながら検出する検出手段
と、を各系に対応して有すると共に、該各系の検出手段の検出結果に応じて、前記マスタ表示
のセルを読み出すバッファを、新たにスレイブとなる系
のバッファから新たにマスタとなる系のバッファに切り
替える切り替え手段を、有することを特徴とする系の切替え方式。
【請求項２】前記検出手段は、仮想チャネル識別子と仮想パス識別子で特定される全て
の論理チャネルについて、現在、パスが設定されている
か否かを記憶する記憶手段を有し、系切替時には、該記憶手段に記憶されている情報を基
に、現在、設定されている全てのパスについて入力セル
のマーク表示の切替えを検出する、ことを特徴とする請求項１記載の系の切替え方式。
【請求項３】前記記憶手段は、前記パス設定情報記憶
領域に加え、前記入力セルのマーク表示切替え検出用に
用いられる作業領域を、前記パス設定情報領域に対応し
て有する、ことを特徴とする請求項２記載の系の切替え方式。
【請求項４】前記＃０系及び＃１系のスイッチング部
（１−０）、（１−１）は、前記各セル受信手段（５）
に対して自己の現在の動作モードを通知する信号を出力
し、該各セル受信手段（５）は、該通知信号の入力レベルの
変化を検出して系の切替えを検出する、ことを特徴とする請求項１、２または３記載の系の切替
え方式。