JPH05130134A - Ａｔｍ交換における系切替方式 - Google Patents
Ａｔｍ交換における系切替方式Info
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- JPH05130134A JPH05130134A JP29261691A JP29261691A JPH05130134A JP H05130134 A JPH05130134 A JP H05130134A JP 29261691 A JP29261691 A JP 29261691A JP 29261691 A JP29261691 A JP 29261691A JP H05130134 A JPH05130134 A JP H05130134A
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- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
- H04L49/1515—Non-blocking multistage, e.g. Clos
- H04L49/153—ATM switching fabrics having parallel switch planes
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- H04L49/552—Prevention, detection or correction of errors by ensuring the integrity of packets received through redundant connections
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04L12/54—Store-and-forward switching systems
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- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】本発明は一重化部とスイッチを含む二重化部を
備えたＡＴＭ交換における系切替方式に関し，スイッチ
のバッファ容量を増大することなく，また切替時に全て
のスイッチのアクトビットの監視や，制御装置からの制
御信号を少なくても切替を可能にすることを目的とす
る。 【構成】一重化部の伝送路インタフェースは，スイッチ
のアクト系及びスタンバイ系に出力するセルに対しそれ
ぞれに指定された状態を表示するアクト指定ビットを設
定する手段を備え，各スイッチ部の出力側に各ＶＰＩ，
ＶＣＩのアクト，スタンバイを表示するアクトビットを
格納したＶＰＩ／ＶＣＩテーブルを備える。スイッチ部
から出力される各系のセルのＶＰＩ，ＶＣＩを用いて，
前記テーブルを参照し，セルが保持するアクト指定ビッ
トと前記テーブルに格納されたアクトビットを照合する
ことによりアクト系であるセルだけを出力側のバッファ
へ出力するよう構成する。
備えたＡＴＭ交換における系切替方式に関し，スイッチ
のバッファ容量を増大することなく，また切替時に全て
のスイッチのアクトビットの監視や，制御装置からの制
御信号を少なくても切替を可能にすることを目的とす
る。 【構成】一重化部の伝送路インタフェースは，スイッチ
のアクト系及びスタンバイ系に出力するセルに対しそれ
ぞれに指定された状態を表示するアクト指定ビットを設
定する手段を備え，各スイッチ部の出力側に各ＶＰＩ，
ＶＣＩのアクト，スタンバイを表示するアクトビットを
格納したＶＰＩ／ＶＣＩテーブルを備える。スイッチ部
から出力される各系のセルのＶＰＩ，ＶＣＩを用いて，
前記テーブルを参照し，セルが保持するアクト指定ビッ
トと前記テーブルに格納されたアクトビットを照合する
ことによりアクト系であるセルだけを出力側のバッファ
へ出力するよう構成する。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ交換における系切
替方式に関する。近年，Ｂ−ＩＳＤＮ（Broad band−In
tegrated Services Digital Network)に対応する技術と
してＡＴＭ(Asynchronous Trasfer Mode) による交換機
の研究が盛んに行われている。このＡＴＭ交換でも, 従
来の交換機と同様に主要な部分については信頼性のため
に冗長構成（二重化）を取る必要がある。
替方式に関する。近年，Ｂ−ＩＳＤＮ（Broad band−In
tegrated Services Digital Network)に対応する技術と
してＡＴＭ(Asynchronous Trasfer Mode) による交換機
の研究が盛んに行われている。このＡＴＭ交換でも, 従
来の交換機と同様に主要な部分については信頼性のため
に冗長構成（二重化）を取る必要がある。
【０００２】ＡＴＭではセル単位でスイッチングが行わ
れるため，二重化構成の中のアクト系に障害が発生した
場合，アクト系からスタンバイ系への切替えのためにバ
ッファ量を増大させることなく，複雑な制御を要するこ
となく切替えを行うことが望まれている。
れるため，二重化構成の中のアクト系に障害が発生した
場合，アクト系からスタンバイ系への切替えのためにバ
ッファ量を増大させることなく，複雑な制御を要するこ
となく切替えを行うことが望まれている。
【０００３】
【従来の技術】図４は従来のＡＴＭ交換の二重化構成の
説明図，図５は従来のＡＴＭスイッチの構成図である。
説明図，図５は従来のＡＴＭスイッチの構成図である。
【０００４】図４において，４０はＡＴＭセルが入力す
る側の伝送路インタフェース，４１ａ，４１ｂは二重化
されたスイッチ部であり，４１ａが０系，４１ｂが１系
である。４２はセレクタ，４３は出力側の伝送路インタ
フェースである。スイッチ部４１ａ，４１ｂは，それぞ
れ多重部（ＭＵＸで表示），スイッチ（ＳＷで表示），
分離部（ＤＭＸで表示）とで構成される。
る側の伝送路インタフェース，４１ａ，４１ｂは二重化
されたスイッチ部であり，４１ａが０系，４１ｂが１系
である。４２はセレクタ，４３は出力側の伝送路インタ
フェースである。スイッチ部４１ａ，４１ｂは，それぞ
れ多重部（ＭＵＸで表示），スイッチ（ＳＷで表示），
分離部（ＤＭＸで表示）とで構成される。
【０００５】図４の従来の二重化構成を説明すると，二
重化されたスイッチ部４１ａ，４１ｂのうち一方がアク
ト系，他方をスタンバイ系として動作させ，定期的な切
替動作や，アクト系の装置に障害が発生する場合等にア
クト系をスタンバイ系，スタンバイ系をアクト系へそれ
ぞれ切替える。
重化されたスイッチ部４１ａ，４１ｂのうち一方がアク
ト系，他方をスタンバイ系として動作させ，定期的な切
替動作や，アクト系の装置に障害が発生する場合等にア
クト系をスタンバイ系，スタンバイ系をアクト系へそれ
ぞれ切替える。
【０００６】この切換は一連のシーケンスに従って，ハ
ード的に行われる。すなわち，４１ａ（０系）がアクト
（現用）系，４１ｂ（１系）がスタンバイ（待機）系と
して動作している場合について説明すると，伝送路イン
タフェース４０から出力された各ＡＴＭセルは，０系と
１系の両方のスイッチ部４１ａ，４１ｂに同じものがそ
れぞれ供給される。
ード的に行われる。すなわち，４１ａ（０系）がアクト
（現用）系，４１ｂ（１系）がスタンバイ（待機）系と
して動作している場合について説明すると，伝送路イン
タフェース４０から出力された各ＡＴＭセルは，０系と
１系の両方のスイッチ部４１ａ，４１ｂに同じものがそ
れぞれ供給される。
【０００７】この時，伝送路インタフェース４０は制御
装置（図示せず）の指示により，スイッチ部に流される
セルに対して１ビットのアクト指定ビットをセルのヘッ
ダに設定する。なお，アクト指定ビットは，セル（５バ
イトのヘッダと４８バイトの情報フィールドの合計５３
バイトで構成する）のヘッダの中の１ビット，またはス
イッチング用のルーチング情報（経路指示情報）をヘッ
ダに付加する場合はルーチング情報の中の１ビットを使
用する。このアクト指定ビットは，例えばアクト系のス
イッチ部４１ａに向かうセルに対して“１”を立て，ス
タンバイ系のスイッチ部４１ｂに向かうセルに対し
“０”を立てる。
装置（図示せず）の指示により，スイッチ部に流される
セルに対して１ビットのアクト指定ビットをセルのヘッ
ダに設定する。なお，アクト指定ビットは，セル（５バ
イトのヘッダと４８バイトの情報フィールドの合計５３
バイトで構成する）のヘッダの中の１ビット，またはス
イッチング用のルーチング情報（経路指示情報）をヘッ
ダに付加する場合はルーチング情報の中の１ビットを使
用する。このアクト指定ビットは，例えばアクト系のス
イッチ部４１ａに向かうセルに対して“１”を立て，ス
タンバイ系のスイッチ部４１ｂに向かうセルに対し
“０”を立てる。
【０００８】これらの，セルは０系，１系のスイッチ部
４１ａ，４１ｂ内でスイッチングされ，二重化されたス
イッチ部から一重化部へ出力する時，セレクタ４２にお
いてアクト系のスイッチ部４１ａのデータが選択され，
具体的には前記アクト系を表示する指定ビットが“１”
であるセルが選択出力される。
４１ａ，４１ｂ内でスイッチングされ，二重化されたス
イッチ部から一重化部へ出力する時，セレクタ４２にお
いてアクト系のスイッチ部４１ａのデータが選択され，
具体的には前記アクト系を表示する指定ビットが“１”
であるセルが選択出力される。
【０００９】運用中に二重化されたスイッチ部のアク
ト，スタンバイを，定期的な切替動作またはアクト系で
障害が検出された時に切替えが行われ，図４の場合，０
系をスタンバイ系へ，１系をアクト系へ切替えられる。
切替えにより伝送路インタフェース４０は，スイッチ部
４１ａに出力するセルに付与するアクト指定ビットを
“０”とし，スイッチ部４１ｂに出力するセルに付与す
るアクト指定ビットを“１”にする。これに対して，セ
レクタ４２は，以前のアクト系のスイッチ部４１ａのＤ
ＭＸのアクト指定ビットが“１”である全てのセルを選
択して出力する必要がある。これらの以前のアクト系で
あったスイッチ部４１ａ内のアクト指定ビットが“１”
である全てのセルが選択された後，新たにアクト系とな
ったスイッチ部４１ｂのアクト指定ビットが“１”であ
るセルをスイッチ部４１ｂのＤＭＸから選択する。
ト，スタンバイを，定期的な切替動作またはアクト系で
障害が検出された時に切替えが行われ，図４の場合，０
系をスタンバイ系へ，１系をアクト系へ切替えられる。
切替えにより伝送路インタフェース４０は，スイッチ部
４１ａに出力するセルに付与するアクト指定ビットを
“０”とし，スイッチ部４１ｂに出力するセルに付与す
るアクト指定ビットを“１”にする。これに対して，セ
レクタ４２は，以前のアクト系のスイッチ部４１ａのＤ
ＭＸのアクト指定ビットが“１”である全てのセルを選
択して出力する必要がある。これらの以前のアクト系で
あったスイッチ部４１ａ内のアクト指定ビットが“１”
である全てのセルが選択された後，新たにアクト系とな
ったスイッチ部４１ｂのアクト指定ビットが“１”であ
るセルをスイッチ部４１ｂのＤＭＸから選択する。
【００１０】図５は従来のＡＴＭスイッチの内部構成の
例である。図５には上記図４の０系のスイッチ部４１ａ
の内部構成の例と関連する構成だけが示され，１系のス
イッチ部４１ｂは図示省略されている。図５のスイッチ
部（図４の４１ａに対応）において，多重部（ＭＵＸ）
４１０ａは２つの多重部ＭＵＸ１，ＭＵＸ２で構成さ
れ，スイッチ（ＳＷ）４１１ａは各段が２個（ＡとＤ，
ＢとＥ，ＣとＦ）から成り３段のＳＲＭ（Self Routing
Module)で構成されている。ＳＲＭは，入力するセルに
対して付与されたルーチング情報に含まれた各スイッチ
段に対するルート指示情報に従って複数の出力側の１つ
にセルを出力するスイッチ機構を備えたモジュールであ
る。スイッチ部４１１ａの２つのＳＲＭ（ＣとＦ）のセ
ルは，それぞれ分離部ＤＭＸ４１２ａを構成し，出方路
に対応した２つの分離部ＤＭＸ１，ＤＭＸ２へ入力し，
各分離部ＤＭＸ１，ＤＭＸ２のセルは，それぞれセレク
タ４２を構成するＳＥＬ１，ＳＥＬ２において選択され
る。セレクタＳＥＬ１，ＳＥＬ２は他の図示されない１
系の分離部のセルを選択の対象として接続されている。
例である。図５には上記図４の０系のスイッチ部４１ａ
の内部構成の例と関連する構成だけが示され，１系のス
イッチ部４１ｂは図示省略されている。図５のスイッチ
部（図４の４１ａに対応）において，多重部（ＭＵＸ）
４１０ａは２つの多重部ＭＵＸ１，ＭＵＸ２で構成さ
れ，スイッチ（ＳＷ）４１１ａは各段が２個（ＡとＤ，
ＢとＥ，ＣとＦ）から成り３段のＳＲＭ（Self Routing
Module)で構成されている。ＳＲＭは，入力するセルに
対して付与されたルーチング情報に含まれた各スイッチ
段に対するルート指示情報に従って複数の出力側の１つ
にセルを出力するスイッチ機構を備えたモジュールであ
る。スイッチ部４１１ａの２つのＳＲＭ（ＣとＦ）のセ
ルは，それぞれ分離部ＤＭＸ４１２ａを構成し，出方路
に対応した２つの分離部ＤＭＸ１，ＤＭＸ２へ入力し，
各分離部ＤＭＸ１，ＤＭＸ２のセルは，それぞれセレク
タ４２を構成するＳＥＬ１，ＳＥＬ２において選択され
る。セレクタＳＥＬ１，ＳＥＬ２は他の図示されない１
系の分離部のセルを選択の対象として接続されている。
【００１１】スイッチ部４１ａがアクト系として動作し
ている場合，図５の多重部４１０ａからＳＷ４１１ａに
入力する各セルのヘッダのアクト指定ビットとして
“１”が立っている。これらの各セルはＳＷ４１１ａの
各段のＳＲＭによりスイッチングされ，分離部４１２ａ
のそれぞれ異なる出方路に対応するＤＭＸ１またはＤＭ
Ｘ２に入力し，各セルはそれぞれに対応して設けられた
ＳＥＬ１，ＳＥＬ２により選択される。
ている場合，図５の多重部４１０ａからＳＷ４１１ａに
入力する各セルのヘッダのアクト指定ビットとして
“１”が立っている。これらの各セルはＳＷ４１１ａの
各段のＳＲＭによりスイッチングされ，分離部４１２ａ
のそれぞれ異なる出方路に対応するＤＭＸ１またはＤＭ
Ｘ２に入力し，各セルはそれぞれに対応して設けられた
ＳＥＬ１，ＳＥＬ２により選択される。
【００１２】ここで，制御装置（図示されない）により
系の切替が行われると，ＳＷ４１１ａに入力するセルに
はアクト指定ビットとして“０”が立てられ，他の１系
のスイッチに入力するセルに“１”が立てられ，セレク
タのＳＥＬ１，ＳＥＬ２は，アクト指定ビットが“１”
となっている全てのセルを以前のアクト系であるスイッ
チ部４１ａの側から選択し，アクト指定ビットが“１”
であるセルがＤＭＸ１，ＤＭＸ２において無くなって
（空になった）から，新たにアクト系となった他系（１
系）のスイッチ部のＤＭＸのセル（アクト指定ビットが
“１”のセル）を選択する。
系の切替が行われると，ＳＷ４１１ａに入力するセルに
はアクト指定ビットとして“０”が立てられ，他の１系
のスイッチに入力するセルに“１”が立てられ，セレク
タのＳＥＬ１，ＳＥＬ２は，アクト指定ビットが“１”
となっている全てのセルを以前のアクト系であるスイッ
チ部４１ａの側から選択し，アクト指定ビットが“１”
であるセルがＤＭＸ１，ＤＭＸ２において無くなって
（空になった）から，新たにアクト系となった他系（１
系）のスイッチ部のＤＭＸのセル（アクト指定ビットが
“１”のセル）を選択する。
【００１３】
【発明が解決しようとする課題】上記した図４，図５に
ついて説明したように，従来のＡＴＭ交換の切替方式で
は，切替時に前のアクト系（旧アクト系）のスイッチ部
に残っている全てのセルが出力されてから新たにアクト
系となったスイッチ部のセルを選択する。このため，旧
アクト系のスイッチ部内のバッファが全て空になるま
で，新たにアクト系となったスイッチ部においてセルを
待たせる必要があるため，スイッチ部に備えるバッファ
（特に出力側のＤＭＸのバッファ）の容量を大きくしな
ければならないという問題があった。
ついて説明したように，従来のＡＴＭ交換の切替方式で
は，切替時に前のアクト系（旧アクト系）のスイッチ部
に残っている全てのセルが出力されてから新たにアクト
系となったスイッチ部のセルを選択する。このため，旧
アクト系のスイッチ部内のバッファが全て空になるま
で，新たにアクト系となったスイッチ部においてセルを
待たせる必要があるため，スイッチ部に備えるバッファ
（特に出力側のＤＭＸのバッファ）の容量を大きくしな
ければならないという問題があった。
【００１４】また，図５に示すスイッチの構成のよう
に，ＤＭＸ１はモジュールＳＲＭ・Ｃと接続されている
ため，ＳＲＭ・Ｆ側のバッファの状態が見えない（識別
できない）ので真に空きとなったか否か判別できない
し，同様にＤＭＸ２はモジュールＳＲＭ・Ｃ側のバッフ
ァの状態が見えないため，セレクタＳＥＬ１，ＳＥＬ２
における切替えの判別が困難であるという問題があった
（おなじＤＭＸに接続される伝送路インタフェース部内
のセレクタは同時に切替る必要がある）。
に，ＤＭＸ１はモジュールＳＲＭ・Ｃと接続されている
ため，ＳＲＭ・Ｆ側のバッファの状態が見えない（識別
できない）ので真に空きとなったか否か判別できない
し，同様にＤＭＸ２はモジュールＳＲＭ・Ｃ側のバッフ
ァの状態が見えないため，セレクタＳＥＬ１，ＳＥＬ２
における切替えの判別が困難であるという問題があった
（おなじＤＭＸに接続される伝送路インタフェース部内
のセレクタは同時に切替る必要がある）。
【００１５】さらに，片系において系切替を開始してか
ら，アクト指定ビットとして“１”（アクト表示）が立
ったセルだけをバッファ（セレクタ）に書き込むための
制御信号，及びスイッチ（ＳＲＭ）を含むＭＤＸやバッ
ファが空きとなったことを示す信号，また旧スタンバイ
系より読み出しを抑圧する信号等が必要となり，そのよ
うな制御信号を発生するための制御装置の負担と，信号
数が増大するという問題があった。
ら，アクト指定ビットとして“１”（アクト表示）が立
ったセルだけをバッファ（セレクタ）に書き込むための
制御信号，及びスイッチ（ＳＲＭ）を含むＭＤＸやバッ
ファが空きとなったことを示す信号，また旧スタンバイ
系より読み出しを抑圧する信号等が必要となり，そのよ
うな制御信号を発生するための制御装置の負担と，信号
数が増大するという問題があった。
【００１６】本発明はスイッチのバッファ容量を増大す
ることなく，また切替時に全てのスイッチのアクトビッ
トの監視や，制御装置からの制御信号を少なくても切替
が可能なＡＴＭ交換における系切替方式を提供すること
を目的とする。
ることなく，また切替時に全てのスイッチのアクトビッ
トの監視や，制御装置からの制御信号を少なくても切替
が可能なＡＴＭ交換における系切替方式を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１ａ，１ｂはスイッチ（ＳＷ
０，ＳＷ１），２ａ，２ｂは分離部（ＤＭＸ０，ＤＭＸ
１），３ａ，３ｂは第１バッファ，４ａ，４ｂは第２バ
ッファ，５ａ，５ｂはＶＰＩ／ＶＣＩテーブル，６ａ，
６ｂはモニタ部，７は多重部（ＭＵＸ）である。図１に
は，ＡＴＭ交換のスイッチ１ａ，１ｂから第２バッファ
４ａ，４ｂまでが二重化され，第２バッファ４ａ，４ｂ
の出力はセレクタの機能を備える多重部（ＭＵＸ）７で
一重化されて，図示しない伝送路インタフェースへ出力
される。
図である。図１において，１ａ，１ｂはスイッチ（ＳＷ
０，ＳＷ１），２ａ，２ｂは分離部（ＤＭＸ０，ＤＭＸ
１），３ａ，３ｂは第１バッファ，４ａ，４ｂは第２バ
ッファ，５ａ，５ｂはＶＰＩ／ＶＣＩテーブル，６ａ，
６ｂはモニタ部，７は多重部（ＭＵＸ）である。図１に
は，ＡＴＭ交換のスイッチ１ａ，１ｂから第２バッファ
４ａ，４ｂまでが二重化され，第２バッファ４ａ，４ｂ
の出力はセレクタの機能を備える多重部（ＭＵＸ）７で
一重化されて，図示しない伝送路インタフェースへ出力
される。
【００１８】本発明はスイッチから出力されたアクトを
表示するセルをハード的に選択するものではなく，セル
の宛先（ＶＰＩ，ＶＣＩ）によりパス単位で切替を行う
ものである。
表示するセルをハード的に選択するものではなく，セル
の宛先（ＶＰＩ，ＶＣＩ）によりパス単位で切替を行う
ものである。
【００１９】
【作用】図１において，０系がアクト系で１系がスタン
バイ系として動作しているものとする。スイッチ１ａ，
１ｂ図示されない前段には伝送路インタフェースから全
く同じセルを流すが，その時セルヘッダにアクト指定ビ
ットを付与し，アクト系の０系のスイッチ１ａへ出力す
るセルには“１”，スタンバイ系の１系のスイッチ１ｂ
へ出力するセルに“０”を立てる。これらのセルはスイ
ッチ１ａ，１ｂにおいてスイッチングされ，分離部２
ａ，２ｂに入力して第１バッファ３ａ，３ｂに順次格納
される。第１バッファ３ａ，３ｂに格納されたセルの先
頭のセルのヘッダ（アクト指定ビットを含む）はモニタ
部６ａ，６ｂで識別され，ＶＰＩ／ＶＣＩテーブル５
ａ，５ｂの内容と照合する。
バイ系として動作しているものとする。スイッチ１ａ，
１ｂ図示されない前段には伝送路インタフェースから全
く同じセルを流すが，その時セルヘッダにアクト指定ビ
ットを付与し，アクト系の０系のスイッチ１ａへ出力す
るセルには“１”，スタンバイ系の１系のスイッチ１ｂ
へ出力するセルに“０”を立てる。これらのセルはスイ
ッチ１ａ，１ｂにおいてスイッチングされ，分離部２
ａ，２ｂに入力して第１バッファ３ａ，３ｂに順次格納
される。第１バッファ３ａ，３ｂに格納されたセルの先
頭のセルのヘッダ（アクト指定ビットを含む）はモニタ
部６ａ，６ｂで識別され，ＶＰＩ／ＶＣＩテーブル５
ａ，５ｂの内容と照合する。
【００２０】ＶＰＩ／ＶＣＩテーブル５ａ，５ｂには予
めこのリンクに出力されてくるセル群のＶＰＩ（Vartua
l Path Identifire)とＶＣＩ(Virtual Channel Identif
ire)が設定され，各ＶＰＩ／ＶＣＩ毎にアクトの状態を
示すアクトビットを１ビット設けられている。この１ビ
ットはリンクに出力されてくるセルヘッダのアクト指定
ビットに応じてモニタ部６ａ，６ｂにより設定される。
そして，このビットの表示により第２バッファ４ａ，４
ｂでは，第１バッファ３ａ，３ｂのセルの書き込みを制
御する。
めこのリンクに出力されてくるセル群のＶＰＩ（Vartua
l Path Identifire)とＶＣＩ(Virtual Channel Identif
ire)が設定され，各ＶＰＩ／ＶＣＩ毎にアクトの状態を
示すアクトビットを１ビット設けられている。この１ビ
ットはリンクに出力されてくるセルヘッダのアクト指定
ビットに応じてモニタ部６ａ，６ｂにより設定される。
そして，このビットの表示により第２バッファ４ａ，４
ｂでは，第１バッファ３ａ，３ｂのセルの書き込みを制
御する。
【００２１】系切替により０系をスタンバイ系，１系を
アクト系にした場合，切替後の０系のスイッチ１ａに入
力するセルヘッダのアクト指定ビットは“０”，スイッ
チ１ｂに入力するセルのヘッダのアクト指定ビットは
“１”に設定される。切替後の先頭セル（アクト指定ビ
ットが“０”）がスイッチ１ａを通って分離部２ａに達
した第１バッファ３ａに格納されると，モニタ部６ａは
そのセルのヘッダのＶＰＩ，ＶＣＩを用いてＶＰＩ／Ｖ
ＣＩテーブル５ａを参照する。
アクト系にした場合，切替後の０系のスイッチ１ａに入
力するセルヘッダのアクト指定ビットは“０”，スイッ
チ１ｂに入力するセルのヘッダのアクト指定ビットは
“１”に設定される。切替後の先頭セル（アクト指定ビ
ットが“０”）がスイッチ１ａを通って分離部２ａに達
した第１バッファ３ａに格納されると，モニタ部６ａは
そのセルのヘッダのＶＰＩ，ＶＣＩを用いてＶＰＩ／Ｖ
ＣＩテーブル５ａを参照する。
【００２２】このＶＰＩ／ＶＣＩテーブル５ａ内に格納
された同じＶＰＩ，ＶＣＩに格納されたアクトビットが
検出されると，モニタ部６ａは，当該ヘッダに付加され
たアクト指定ビットと比べる。この時切替後の先頭のセ
ルヘッダのアクト指定ビットは“０”であるから，ＶＰ
Ｉ／ＶＣＩテーブル５ａのアクトビット（その前までア
クト系であるから“１”）と一致しないので，ＶＰＩ／
ＶＣＩテーブル５ａの該当ＶＰＩ，ＶＣＩのアクトビッ
トを“０”に書き換える。すると，第２バッファ４ａは
ＶＰＩ／ＶＣＩテーブル５ａを見て当該ＶＰＩ，ＶＣＩ
の値を持つセルを第１バッファ３ａから第２バッファ４
ａへ書き込まない。
された同じＶＰＩ，ＶＣＩに格納されたアクトビットが
検出されると，モニタ部６ａは，当該ヘッダに付加され
たアクト指定ビットと比べる。この時切替後の先頭のセ
ルヘッダのアクト指定ビットは“０”であるから，ＶＰ
Ｉ／ＶＣＩテーブル５ａのアクトビット（その前までア
クト系であるから“１”）と一致しないので，ＶＰＩ／
ＶＣＩテーブル５ａの該当ＶＰＩ，ＶＣＩのアクトビッ
トを“０”に書き換える。すると，第２バッファ４ａは
ＶＰＩ／ＶＣＩテーブル５ａを見て当該ＶＰＩ，ＶＣＩ
の値を持つセルを第１バッファ３ａから第２バッファ４
ａへ書き込まない。
【００２３】新たにアクト系になった１系では，スイッ
チ１ｂから出力された切替後のセルが第１バッファ３ｂ
に格納されると，そのセルヘッダのＶＰＩ，ＶＣＩ及び
アクト指定ビット（“１”に設定）がモニタ部６ｂで識
別され，ＶＰＩ／ＶＣＩテーブル５ｂから対応するＶＰ
Ｉ，ＶＣＩのアクトビットを識別する。この場合，その
直前までスタンバイ系であったので“０”であるから両
者は一致しないので，その状態ビットを“１”に書き換
える。すると，第２バッファは第１バッファ３ｂのセル
を第２バッファ４ｂへ書き込む時ＶＰＩ／ＶＣＩテーブ
ル５ｂの当該ＶＰＩ，ＶＣＩのアクトビットが“１”で
あることを識別すると，第２バッファ４ｂへの書き込み
を行う。
チ１ｂから出力された切替後のセルが第１バッファ３ｂ
に格納されると，そのセルヘッダのＶＰＩ，ＶＣＩ及び
アクト指定ビット（“１”に設定）がモニタ部６ｂで識
別され，ＶＰＩ／ＶＣＩテーブル５ｂから対応するＶＰ
Ｉ，ＶＣＩのアクトビットを識別する。この場合，その
直前までスタンバイ系であったので“０”であるから両
者は一致しないので，その状態ビットを“１”に書き換
える。すると，第２バッファは第１バッファ３ｂのセル
を第２バッファ４ｂへ書き込む時ＶＰＩ／ＶＣＩテーブ
ル５ｂの当該ＶＰＩ，ＶＣＩのアクトビットが“１”で
あることを識別すると，第２バッファ４ｂへの書き込み
を行う。
【００２４】このようにＶＰＩ／ＶＣＩテーブル５ａ，
５ｂのアクトビットにより第２バッファ４ａ，４ｂへの
書き込み制御が行われるため，系切替が開始されると同
じ呼（同じＶＰＩ，ＶＣＩを持つ）のデータは，今まで
アクト系の第２バッファ（４ａ）に書き込まれていたも
のが，新アクト系の第２バッファ（４ｂ）に書き込まれ
るようになる。両系には同一の制御が流れているためデ
ータ落ちも発生しない。
５ｂのアクトビットにより第２バッファ４ａ，４ｂへの
書き込み制御が行われるため，系切替が開始されると同
じ呼（同じＶＰＩ，ＶＣＩを持つ）のデータは，今まで
アクト系の第２バッファ（４ａ）に書き込まれていたも
のが，新アクト系の第２バッファ（４ｂ）に書き込まれ
るようになる。両系には同一の制御が流れているためデ
ータ落ちも発生しない。
【００２５】
【実施例】図２は実施例の構成図，図３は通常のセルと
二重化部のセルの構成図である。図２において，２０は
ソフトインタフェース，２１は伝送路インタフェース，
３０は多重部（ＭＵＸ），３１は伝送路インタフェース
でありこれらは一重化部であり，２２ａ〜２９ａは０
系，２２ｂ〜２９ｂは１系の各部からなる二重化部であ
る。そして，２２ａ，２２ｂは多重部（ＭＵＸ０，
１），２３ａ，２３ｂは上記の図５に示すＡＴＭスイッ
チと同様の構成を備えるスイッチ（ＳＷ０，１），２４
ａ，２４ｂは分離部（ＤＭＸ０，１），２５ａ，２５ｂ
は第１バッファである。この２つのバッファの出力側は
それぞれ，で示す線により下側の２６ａ，２６ｂ等
の各部に接続されている。２６ａ，２６ｂはＶＰＩ／Ｖ
ＣＩモニタ，２７ａ，２７ｂはＶＰＩ／ＶＣＩテーブ
ル，２８ａ，２８ｂは第２バッファへの書き込みを制御
する書き込み制御部（ＷＣＴ０，１），２９ａ，２９ｂ
は第２バッファである。
二重化部のセルの構成図である。図２において，２０は
ソフトインタフェース，２１は伝送路インタフェース，
３０は多重部（ＭＵＸ），３１は伝送路インタフェース
でありこれらは一重化部であり，２２ａ〜２９ａは０
系，２２ｂ〜２９ｂは１系の各部からなる二重化部であ
る。そして，２２ａ，２２ｂは多重部（ＭＵＸ０，
１），２３ａ，２３ｂは上記の図５に示すＡＴＭスイッ
チと同様の構成を備えるスイッチ（ＳＷ０，１），２４
ａ，２４ｂは分離部（ＤＭＸ０，１），２５ａ，２５ｂ
は第１バッファである。この２つのバッファの出力側は
それぞれ，で示す線により下側の２６ａ，２６ｂ等
の各部に接続されている。２６ａ，２６ｂはＶＰＩ／Ｖ
ＣＩモニタ，２７ａ，２７ｂはＶＰＩ／ＶＣＩテーブ
ル，２８ａ，２８ｂは第２バッファへの書き込みを制御
する書き込み制御部（ＷＣＴ０，１），２９ａ，２９ｂ
は第２バッファである。
【００２６】実施例の動作を説明すると，最初にシステ
ムの立ち上がりにおいて，制御装置（図示せず）のソフ
トの指示によりソフトインタフェース２０を介してＶＰ
Ｉ／ＶＣＩテーブル２７ａ，２７ｂの各ＶＰＩ／ＶＣＩ
に対応するアクトビットとして，“１”（アクト系），
“０”（スタンバイ系）を設定する。なお，実際はＶＰ
Ｉ，ＶＣＩは呼が発生した時に設定され，呼が終了する
と無くなるので呼が発生する毎に，ＶＰＩ，ＶＣＩの番
号がソフトインタフェース２０から各テーブル２７ａ，
２７ｂに書き込まれる。
ムの立ち上がりにおいて，制御装置（図示せず）のソフ
トの指示によりソフトインタフェース２０を介してＶＰ
Ｉ／ＶＣＩテーブル２７ａ，２７ｂの各ＶＰＩ／ＶＣＩ
に対応するアクトビットとして，“１”（アクト系），
“０”（スタンバイ系）を設定する。なお，実際はＶＰ
Ｉ，ＶＣＩは呼が発生した時に設定され，呼が終了する
と無くなるので呼が発生する毎に，ＶＰＩ，ＶＣＩの番
号がソフトインタフェース２０から各テーブル２７ａ，
２７ｂに書き込まれる。
【００２７】また，伝送路インタフェース２１のアクト
発生部２１０は，ソフトインタフェース２０の指示によ
り０系，１系のスイッチに出力されるセルのヘッダに付
与するアクト指定ビットの内容を指示する。この指示に
よりアクト発生部２１０は同一情報のセルをアクト系と
スタンバイ系の両方に出力する時，アクト系（０系）の
場合はアクト指定ビットとして“１”を設定し，スタン
バイ系（１系）の場合はアクト指定ビットとして“０”
を設定する。
発生部２１０は，ソフトインタフェース２０の指示によ
り０系，１系のスイッチに出力されるセルのヘッダに付
与するアクト指定ビットの内容を指示する。この指示に
よりアクト発生部２１０は同一情報のセルをアクト系と
スタンバイ系の両方に出力する時，アクト系（０系）の
場合はアクト指定ビットとして“１”を設定し，スタン
バイ系（１系）の場合はアクト指定ビットとして“０”
を設定する。
【００２８】図３によりセルの構成を説明すると，図３
のＡ．は入力側の伝送路インタフェース２１に入力し，
出力側の伝送路インタフェース３１から出力されるＣＣ
ＩＴＴ標準ＡＴＭセルである。この場合，当該呼に対し
て設定されたＶＰＩ，ＶＣＩを含む５バイトのヘッダと
４８バイトの情報フィールドとで構成される。このＡ．
の構成を持つセルに対して図２の伝送路インタフェース
２１は，制御装置（図示しない）において当該呼のＶＰ
Ｉ，ＶＣＩを識別して通信相手への出方路へのパスを接
続するためのルーチング情報（各スイッチにおけるスイ
ッチング指示情報）を決定して，セルのヘッダに付加さ
れる。アクト発生部２１０は付加されたルーチングの中
の１ビットをアクト指定ビットとして使用し，ソフトイ
ンタフェース２０の指示により設定する。そのルーチン
グ情報を付与したＡＴＭセルの構成は図３のＢ．に示さ
れている。
のＡ．は入力側の伝送路インタフェース２１に入力し，
出力側の伝送路インタフェース３１から出力されるＣＣ
ＩＴＴ標準ＡＴＭセルである。この場合，当該呼に対し
て設定されたＶＰＩ，ＶＣＩを含む５バイトのヘッダと
４８バイトの情報フィールドとで構成される。このＡ．
の構成を持つセルに対して図２の伝送路インタフェース
２１は，制御装置（図示しない）において当該呼のＶＰ
Ｉ，ＶＣＩを識別して通信相手への出方路へのパスを接
続するためのルーチング情報（各スイッチにおけるスイ
ッチング指示情報）を決定して，セルのヘッダに付加さ
れる。アクト発生部２１０は付加されたルーチングの中
の１ビットをアクト指定ビットとして使用し，ソフトイ
ンタフェース２０の指示により設定する。そのルーチン
グ情報を付与したＡＴＭセルの構成は図３のＢ．に示さ
れている。
【００２９】このようにして入力した同一情報を持つセ
ルは図２のアクト系（０系），スタンバイ系（１系）の
多重部（ＭＵＸ）２２ａ，２２ｂ，スイッチ（ＳＷ）２
３ａ，２３ｂを介して分離部（ＤＭＸ）２４ａ，２４ｂ
で分離されてそれぞれ第１バッファ２５ａ，２５ｂに格
納される。ＶＰＩ／ＶＣＩモニタ２６ａは，第１バッフ
ァ２５ａのセルを取り出すと，そのＶＰＩ，ＶＣＩ及び
アクト指定ビットを取り出し，ＶＰＩ／ＶＣＩテーブル
２７ａから同じＶＰＩ，ＶＣＩの値に対応するアクトビ
ットを読み出して，書き込み制御部２８ａに供給する。
書き込み制御部２８ａは，ＶＰＩ／ＶＣＩテーブル２７
ａから読み出したアクトビットとＶＰＩ／ＶＣＩモニタ
２６ａから図２の点線で示す経路により供給されるセル
が保持するアクト指定ビットとを比較する。この場合，
両ビットがアクトを表す“１”であり，書き込み制御部
２８ａは両ビットが“１”の場合第１バッファ２５ａの
当該セルを第２バッファ２９ａへ書き込む。
ルは図２のアクト系（０系），スタンバイ系（１系）の
多重部（ＭＵＸ）２２ａ，２２ｂ，スイッチ（ＳＷ）２
３ａ，２３ｂを介して分離部（ＤＭＸ）２４ａ，２４ｂ
で分離されてそれぞれ第１バッファ２５ａ，２５ｂに格
納される。ＶＰＩ／ＶＣＩモニタ２６ａは，第１バッフ
ァ２５ａのセルを取り出すと，そのＶＰＩ，ＶＣＩ及び
アクト指定ビットを取り出し，ＶＰＩ／ＶＣＩテーブル
２７ａから同じＶＰＩ，ＶＣＩの値に対応するアクトビ
ットを読み出して，書き込み制御部２８ａに供給する。
書き込み制御部２８ａは，ＶＰＩ／ＶＣＩテーブル２７
ａから読み出したアクトビットとＶＰＩ／ＶＣＩモニタ
２６ａから図２の点線で示す経路により供給されるセル
が保持するアクト指定ビットとを比較する。この場合，
両ビットがアクトを表す“１”であり，書き込み制御部
２８ａは両ビットが“１”の場合第１バッファ２５ａの
当該セルを第２バッファ２９ａへ書き込む。
【００３０】この時，１系のＶＰＩ／ＶＣＩモニタ２６
ｂも同様に第１バッファ２５ｂのセルのＶＰＩ，ＶＣＩ
とアクトビット（スタンバイを表す“０”）を取り出
し，ＶＰＩ／ＶＣＩテーブル２７ｂから対応するアクト
ビットを読み出し，書き込み制御部２８ｂに供給する。
従って，ＶＰＩ／ＶＣＩテーブル２７ｂから読み出した
アクトビットと当該制御のアクト指定ビットは両方
“０”であるため，第２バッファ２９ａへの書き込みを
行わない。
ｂも同様に第１バッファ２５ｂのセルのＶＰＩ，ＶＣＩ
とアクトビット（スタンバイを表す“０”）を取り出
し，ＶＰＩ／ＶＣＩテーブル２７ｂから対応するアクト
ビットを読み出し，書き込み制御部２８ｂに供給する。
従って，ＶＰＩ／ＶＣＩテーブル２７ｂから読み出した
アクトビットと当該制御のアクト指定ビットは両方
“０”であるため，第２バッファ２９ａへの書き込みを
行わない。
【００３１】一方，系切替が制御装置のソフトにより指
示されソフトインタフェース２０から伝送路インタフェ
ース２１に指示されると，アクト発生部２１０は，出力
されるセルに付加するアクトビットをそれまでと反対に
する。すなわち，０系へ向かうセルに対し“０”，１系
に向かうセルに対し“１”に設定する。
示されソフトインタフェース２０から伝送路インタフェ
ース２１に指示されると，アクト発生部２１０は，出力
されるセルに付加するアクトビットをそれまでと反対に
する。すなわち，０系へ向かうセルに対し“０”，１系
に向かうセルに対し“１”に設定する。
【００３２】すると，切替えられた後に新アクト系（１
系）に入力する各呼（各ＶＰＩ，ＶＣＩ）の先頭のセル
が，多重部２２ｂから各部を介して第１バッファ２５ｂ
に格納されると，ＶＰＩ／ＶＣＩモニタ２６ｂによりＶ
ＰＩ／ＶＣＩテーブル２７ｂから対応するＶＰＩ，ＶＣ
Ｉのアクトビットを読み出す。
系）に入力する各呼（各ＶＰＩ，ＶＣＩ）の先頭のセル
が，多重部２２ｂから各部を介して第１バッファ２５ｂ
に格納されると，ＶＰＩ／ＶＣＩモニタ２６ｂによりＶ
ＰＩ／ＶＣＩテーブル２７ｂから対応するＶＰＩ，ＶＣ
Ｉのアクトビットを読み出す。
【００３３】この時読み出されるアクトビットは，１系
はそれ以前までスタンバイ系であったので“０”が読み
出されて，書き込み制御部２８ｂに入力する。書き込み
制御部２８ｂは，このアクトビット（“０”）と当該セ
ルのアクト指定ビット（“１”）を比較して，両者が一
致しない場合は，ＶＰＩ／ＶＣＩテーブル２７ｂの該当
ＶＰＩ，ＶＣＩに対応するアクトビットを反転させ
（“１”にする）アクト状態を表示させると共に，第２
バッファ２９ｂにそのセルを書き込む制御を行う。
はそれ以前までスタンバイ系であったので“０”が読み
出されて，書き込み制御部２８ｂに入力する。書き込み
制御部２８ｂは，このアクトビット（“０”）と当該セ
ルのアクト指定ビット（“１”）を比較して，両者が一
致しない場合は，ＶＰＩ／ＶＣＩテーブル２７ｂの該当
ＶＰＩ，ＶＣＩに対応するアクトビットを反転させ
（“１”にする）アクト状態を表示させると共に，第２
バッファ２９ｂにそのセルを書き込む制御を行う。
【００３４】従って，以後このＶＰＩ，ＶＣＩを持つセ
ル（アクト指定ビットが“１”）が第１バッファ２５ｂ
に入力すると，書き込み制御部２８ｂにおけるテーブル
から読み出したアクトビットとアクト指定ビット（セル
ヘッダ）の比較判断により順次第２バッファ２９ｂに書
き込まれる。
ル（アクト指定ビットが“１”）が第１バッファ２５ｂ
に入力すると，書き込み制御部２８ｂにおけるテーブル
から読み出したアクトビットとアクト指定ビット（セル
ヘッダ）の比較判断により順次第２バッファ２９ｂに書
き込まれる。
【００３５】他方，０系の場合，系切替が行われた後の
各呼の先頭のセル（アクト指定ビットが“０”）が第１
バッファ２５ａに格納されると，上記と同様の動作によ
りＶＰＩ／ＶＣＩテーブル２７ａから対応するアクトビ
ット（それ以前は“１”）が読み出され，セルのアクト
指定ビット（“０”）が書き込み制御部２８ａで比較判
断される。この場合，両者が一致しないので，ＶＰＩ／
ＶＣＩテーブル２７ａの該当ＶＰＩ，ＶＣＩのアクトビ
ットを反転する（“０”にする）。この場合，アクトビ
ットが“０”になるのでそのセルは第２バッファ２９ａ
へ書き込まれない。
各呼の先頭のセル（アクト指定ビットが“０”）が第１
バッファ２５ａに格納されると，上記と同様の動作によ
りＶＰＩ／ＶＣＩテーブル２７ａから対応するアクトビ
ット（それ以前は“１”）が読み出され，セルのアクト
指定ビット（“０”）が書き込み制御部２８ａで比較判
断される。この場合，両者が一致しないので，ＶＰＩ／
ＶＣＩテーブル２７ａの該当ＶＰＩ，ＶＣＩのアクトビ
ットを反転する（“０”にする）。この場合，アクトビ
ットが“０”になるのでそのセルは第２バッファ２９ａ
へ書き込まれない。
【００３６】このようにして，第２バッファ２９ａ，２
９ｂには，アクト系として転送されてきたセルだけが書
き込まれる。したがって，多重部３０は系切替が行われ
ても，両バッファに書き込まれているデータを単に読み
出してセル単位で統計多重する動作を行えばよい。
９ｂには，アクト系として転送されてきたセルだけが書
き込まれる。したがって，多重部３０は系切替が行われ
ても，両バッファに書き込まれているデータを単に読み
出してセル単位で統計多重する動作を行えばよい。
【００３７】次に，図２の一部を変更した構成を用いた
系切替方式の他の実施例の説明をする。この他の実施例
では，アクト状態を表示するアクト指定ビット（“１”
とする）はアクト系に流れる全てのセルに付与するので
はなく，系切替が開始となった時点でスイッチに向けて
最初に伝送路インタフェースから出力されるセルに対し
てだけ付与する。
系切替方式の他の実施例の説明をする。この他の実施例
では，アクト状態を表示するアクト指定ビット（“１”
とする）はアクト系に流れる全てのセルに付与するので
はなく，系切替が開始となった時点でスイッチに向けて
最初に伝送路インタフェースから出力されるセルに対し
てだけ付与する。
【００３８】以下に，この他の実施例の切替のシーケン
スを動作順に説明する。 システム立ち上げ時にソフトウェアによりＶＰＩ／Ｖ
ＣＩテーブルにアクトビット設定を行う。すなわち，立
ち上げ時にアクト系となる方のＶＰＩ／ＶＣＩテーブル
のアクトビットを“１”に，スタンバイ系となる方のＶ
ＰＩ／ＶＣＩテーブルのアクトビットを“０”に設定す
る。通常，各ＶＰＩ／ＶＣＩのセルにはアクト指定ビッ
トは付与されない，すなわち各セルのアクト指定ビット
を表示するビット位置には全て“０”が設定される。
スを動作順に説明する。 システム立ち上げ時にソフトウェアによりＶＰＩ／Ｖ
ＣＩテーブルにアクトビット設定を行う。すなわち，立
ち上げ時にアクト系となる方のＶＰＩ／ＶＣＩテーブル
のアクトビットを“１”に，スタンバイ系となる方のＶ
ＰＩ／ＶＣＩテーブルのアクトビットを“０”に設定す
る。通常，各ＶＰＩ／ＶＣＩのセルにはアクト指定ビッ
トは付与されない，すなわち各セルのアクト指定ビット
を表示するビット位置には全て“０”が設定される。
【００３９】スイッチ入力側の伝送路インタフェース
２１から両系に全く同じセルを発生する。この時アクト
発生部２１０からアクト系のスイッチへ出力する最初の
セルのアクト指定ビットを“０”，スタンバイ系のスイ
ッチへ出力する最初のセルのアクト指定ビットを“０”
に設定する。
２１から両系に全く同じセルを発生する。この時アクト
発生部２１０からアクト系のスイッチへ出力する最初の
セルのアクト指定ビットを“０”，スタンバイ系のスイ
ッチへ出力する最初のセルのアクト指定ビットを“０”
に設定する。
【００４０】スイッチ２３ａ，２３ｂから出力された
セル（第１バッファ２５ａ，２５ｂに格納）についてＶ
ＰＩ／ＶＣＩモニタ２６ａ，２６ｂが，当該セルのＶＰ
Ｉ／ＶＣＩのアクト指定ビットを識別する。
セル（第１バッファ２５ａ，２５ｂに格納）についてＶ
ＰＩ／ＶＣＩモニタ２６ａ，２６ｂが，当該セルのＶＰ
Ｉ／ＶＣＩのアクト指定ビットを識別する。
【００４１】書き込制御部（２８ａまたは２８ｂ）
は，参照したＶＰＩ／ＶＣＩテーブル内のアクトビット
が“１”であれば当該セルを第２バッファ（２９ａまた
は２９ｂ）に書き込み，“０”であれば書き込まない。
は，参照したＶＰＩ／ＶＣＩテーブル内のアクトビット
が“１”であれば当該セルを第２バッファ（２９ａまた
は２９ｂ）に書き込み，“０”であれば書き込まない。
【００４２】系切替が開始されると，ソフトインタフ
ェース２０からの指示により伝送路インタフェース２１
のアクト発生部２１０は，スイッチへ向けて出力される
最初のセルのアクト指定ビットに“１”を立てる。すな
わち，アクト発生部２１０からアクト系のスイッチへ出
力する切替後の最初のセルのアクト指定ビットを
“１”，スタンバイ系のスイッチへ出力する切替後の最
初のセルのアクト指定ビットも“１”に設定する。
ェース２０からの指示により伝送路インタフェース２１
のアクト発生部２１０は，スイッチへ向けて出力される
最初のセルのアクト指定ビットに“１”を立てる。すな
わち，アクト発生部２１０からアクト系のスイッチへ出
力する切替後の最初のセルのアクト指定ビットを
“１”，スタンバイ系のスイッチへ出力する切替後の最
初のセルのアクト指定ビットも“１”に設定する。
【００４３】スイッチ出力側では，ＶＰＩ／ＶＣＩモ
ニタ（２６ａ，２６ｂ）が，第１バッファのセルのアク
ト指定ビットに“１”が立っていることを識別すると，
ＶＰＩ／ＶＣＩテーブル（２７ａ，２７ｂ）内の当該Ｖ
ＰＩ／ＶＣＩに対応するアクトビットを反転する。これ
により，その直前までアクト系であった系（旧アクト系
から新スタンバイ系へ切替えられた系）では，書き込み
制御部（２８ａまたは２８ｂ）がＶＰＩ／ＶＣＩテーブ
ルの当該ＶＰＩ／ＶＣＩのアクトビットが“０”になる
ため，そのＶＰＩ／ＶＣＩのセルにつて第２バッファへ
の書き込みを中止する。他方の旧スタンバイ系から新ア
クト系へ切替えられた系でも，スイッチの出力側で，セ
ルのアクト指定ビットに“１”が立っていることを識別
すると，ＶＰＩ／ＶＣＩテーブルの対応するアクトビッ
トを反転（“０”から“１”へ）させる。従って，その
アクトビット（“１”）を識別して書き込み制御部（２
８ａまたは２８ｂ）は，そのセルの書き込みを開始す
る。
ニタ（２６ａ，２６ｂ）が，第１バッファのセルのアク
ト指定ビットに“１”が立っていることを識別すると，
ＶＰＩ／ＶＣＩテーブル（２７ａ，２７ｂ）内の当該Ｖ
ＰＩ／ＶＣＩに対応するアクトビットを反転する。これ
により，その直前までアクト系であった系（旧アクト系
から新スタンバイ系へ切替えられた系）では，書き込み
制御部（２８ａまたは２８ｂ）がＶＰＩ／ＶＣＩテーブ
ルの当該ＶＰＩ／ＶＣＩのアクトビットが“０”になる
ため，そのＶＰＩ／ＶＣＩのセルにつて第２バッファへ
の書き込みを中止する。他方の旧スタンバイ系から新ア
クト系へ切替えられた系でも，スイッチの出力側で，セ
ルのアクト指定ビットに“１”が立っていることを識別
すると，ＶＰＩ／ＶＣＩテーブルの対応するアクトビッ
トを反転（“０”から“１”へ）させる。従って，その
アクトビット（“１”）を識別して書き込み制御部（２
８ａまたは２８ｂ）は，そのセルの書き込みを開始す
る。
【００４４】系切替後は伝送路インタフェース２１の
アクト発生部２１０からは両系に同じセル（アクト指定
ビットは両方共に“０”）を出力する。 第２バッファ２９ａ，２９ｂの読み出し側，多重部３
０ではセル単位で統計多重を行い，伝送路インタフェー
ス３１へ送出する。
アクト発生部２１０からは両系に同じセル（アクト指定
ビットは両方共に“０”）を出力する。 第２バッファ２９ａ，２９ｂの読み出し側，多重部３
０ではセル単位で統計多重を行い，伝送路インタフェー
ス３１へ送出する。
【００４５】この他の実施例の場合，系切替により各Ｖ
ＰＩ，ＶＣＩの先頭のセルを伝送路インタフェースにお
いてアクト指定ビットの表示を“１”に設定することに
より，ＶＰＩ／ＶＣＩテーブルに格納された各ＶＰＩ，
ＶＣＩに対応するアクトビットを書き換えて，アクト系
とスタンバイ系の切替えを実現できる。この他の実施例
では，第２バッファ（２９ａ，２９ｂ）への書き込みの
際に，入力する各セルのアクト指定ビットとＶＰＩ／Ｖ
ＣＩテーブル（２７ａ，２７ｂ）のアクトビットとを比
較する必要が無く（図２のＶＰＩ／ＶＣＩモニタ２６
ａ，２６ｂと書き込み制御部２８ａ，２８ｂ間の点線の
信号が必要無い），単にＶＰＩ／ＶＣＩテーブルのアク
トビットだけで書き込み制御ができるので，上記の実施
例に比べて構成が簡単になる。
ＰＩ，ＶＣＩの先頭のセルを伝送路インタフェースにお
いてアクト指定ビットの表示を“１”に設定することに
より，ＶＰＩ／ＶＣＩテーブルに格納された各ＶＰＩ，
ＶＣＩに対応するアクトビットを書き換えて，アクト系
とスタンバイ系の切替えを実現できる。この他の実施例
では，第２バッファ（２９ａ，２９ｂ）への書き込みの
際に，入力する各セルのアクト指定ビットとＶＰＩ／Ｖ
ＣＩテーブル（２７ａ，２７ｂ）のアクトビットとを比
較する必要が無く（図２のＶＰＩ／ＶＣＩモニタ２６
ａ，２６ｂと書き込み制御部２８ａ，２８ｂ間の点線の
信号が必要無い），単にＶＰＩ／ＶＣＩテーブルのアク
トビットだけで書き込み制御ができるので，上記の実施
例に比べて構成が簡単になる。
【００４６】
【発明の効果】本発明によればバッファ容量などのハー
ドウェアを増大させることなく少ない信号数で系切替が
可能となる。またスイッチと独立してアクト，スタンバ
イの状態を識別して出力側のバッファ（第２バッファ）
への書き込みを制御するためスイッチの規模とは無関係
に構成することができる。
ドウェアを増大させることなく少ない信号数で系切替が
可能となる。またスイッチと独立してアクト，スタンバ
イの状態を識別して出力側のバッファ（第２バッファ）
への書き込みを制御するためスイッチの規模とは無関係
に構成することができる。
【００４７】また，上記他の実施例の構成によれば，簡
単な制御により系切替を実現することができる。
単な制御により系切替を実現することができる。
【図１】本発明の原理構成図である。
【図２】実施例の構成図である。
【図３】通常のセルと二重化部のセルの構成図である。
【図４】従来のＡＴＭ交換の二重化構成の説明図であ
る。
る。
【図５】従来のＡＴＭスイッチの構成図である。
１ａ，１ｂ スイッチ（ＳＷ０，ＳＷ１） ２ａ，２ｂ 分離部（ＤＭＸ０，ＤＭＸ１） ３ａ，３ｂ 第１バッファ ４ａ，４ｂ 第２バッファ ５ａ，５ｂ ＶＰＩ／ＶＣＩテーブル ６ａ，６ｂ モニタ部 ７ 多重部（ＭＵＸ）
Claims (4)
- 【請求項１】 一重化部とスイッチを含む二重化部を備
えたＡＴＭ交換における系切替方式において， 一重化部の伝送路インタフェースは，二重化部のスイッ
チのアクト系及びスタンバイ系に出力するセルに対しそ
れぞれに対応する指定された状態を表示するアクト指定
ビットを設定する手段を備え， 二重化部の各スイッチ部の出力側にそれぞれ各ＶＰＩ，
ＶＣＩのアクト，スタンバイの状態を表示するアクトビ
ットを格納したＶＰＩ／ＶＣＩテーブルを備え， 前記スイッチ部から出力される各系のセルのＶＰＩ，Ｖ
ＣＩを用いて，前記ＶＰＩ／ＶＣＩテーブルを参照し
て，当該セルが保持するアクト指定ビットとＶＰＩ／Ｖ
ＣＩテーブルに格納されたアクトビットを照合すること
によりアクト系であるセルだけを出力側のバッファへ出
力することを特徴とするＡＴＭ交換における系切替方
式。 - 【請求項２】 請求項１において， 前記スイッチの出力側にスイッチから出力されたセルの
ＶＰＩ，ＶＣＩ及びアクト指定ビットを識別して前記Ｖ
ＰＩ／ＶＣＩテーブルから対応するＶＰＩ，ＶＣＩのア
クトビットを取り出すモニタ部を備え， 取り出されたアクトビットとモニタ部からのアクト指定
ビットを照合し，両者がアクト系の表示で一致すると，
セルを出力側のバッファへ書き込み，系切替により不一
致である場合前記ＶＰＩ／ＶＣＩテーブルの該当するア
クトビットを書き換え，スタンバイ系の表示で一致する
とセルを出力側のバッファへ書き込まないことを特徴と
するＡＴＭ交換における系切替方式。 - 【請求項３】 一重化部とスイッチを含む二重化部を備
えたＡＴＭ交換における系切替方式において， 一重化部の伝送路インタフェースは，二重化部のスイッ
チのアクト系及びスタンバイ系に出力するセルに対し，
系切替の際に先頭のセルに切替えを表示する特定のアク
ト指定ビットを設定する手段を備え， 二重化ＶＰＩの各スイッチ部の出力側にそれぞれ各ＶＰ
Ｉ，ＶＣＩのアクト，スタンバイの状態を表示するアク
トビットを格納したＶＰＩ／ＶＣＩテーブルを備え， スイッチから出力されたセルが保持するアクト指定ビッ
トが系切替を表示していると，当該セルのＶＰＩ，ＶＣ
Ｉに対応するＶＰＩ／ＶＣＩテーブルが保持するアクト
ビットを反転し，系切替を表示してないと前記ＶＰＩ／
ＶＣＩテーブルの対応するアクトビットがアクトを表示
していると当該セルを出力側バッファへ書き込み，スタ
ンバイを表示している書き込みを禁止することを特徴と
するＡＴＭ交換における系切替方式。 - 【請求項４】 請求項１乃至３において， 前記伝送路インタフェースのアクトビットを設定する手
段は，セルのヘッダに付加されるスイッチ部のルーチン
グ情報の１ビットをアクトビットとして使用することを
特徴とするＡＴＭ交換における系切替方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29261691A JPH05130134A (ja) | 1991-11-08 | 1991-11-08 | Ａｔｍ交換における系切替方式 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29261691A JPH05130134A (ja) | 1991-11-08 | 1991-11-08 | Ａｔｍ交換における系切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130134A true JPH05130134A (ja) | 1993-05-25 |
Family
ID=17784109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29261691A Withdrawn JPH05130134A (ja) | 1991-11-08 | 1991-11-08 | Ａｔｍ交換における系切替方式 |
Country Status (2)
| Country | Link |
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| US (1) | US5301184A (ja) |
| JP (1) | JPH05130134A (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |