JP2891567B2 - アドレス判定回路のチェックシステム - Google Patents
アドレス判定回路のチェックシステムInfo
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- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- H04L49/501—Overload detection
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＩＳＤＮ交換網における
アドレス判定回路のチェックシステムに関する。
アドレス判定回路のチェックシステムに関する。
【０００２】
【従来の技術】広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ）交換に
おいて、通信の単位であるセルのスイッチングのための
ルーティング情報（ＴＡＧ：タグ）やポリシング（Ｐｏ
ｌｉｃｉｎｇ：帯域）情報の管理は、ＶＰＩ／ＶＣＩ単
位に行われる。ここで、ＶＰＩは論理パス識別子、ＶＣ
Ｉは論理チャネル識別子である。
おいて、通信の単位であるセルのスイッチングのための
ルーティング情報（ＴＡＧ：タグ）やポリシング（Ｐｏ
ｌｉｃｉｎｇ：帯域）情報の管理は、ＶＰＩ／ＶＣＩ単
位に行われる。ここで、ＶＰＩは論理パス識別子、ＶＣ
Ｉは論理チャネル識別子である。
【０００３】ここで、ＶＰＩ／ＶＣＩはＡＴＭセルの構
成要素であり、ＡＴＭセルフォーマットは図６に示すよ
うになっている。（ａ）は計５３バイトのＡＴＭセルの
全体のフォーマットを示し、（ｂ）は情報部のフォーマ
ットを示す。前記したＶＰＩ／ＶＣＩはＡＴＭヘッダ部
の構成要素である。なお、前記したセルのスイッチング
のためのルーティング情報であるタグは図７に示すよう
にＡＴＭセルの前段に１６ビットデータとして付加され
る。
成要素であり、ＡＴＭセルフォーマットは図６に示すよ
うになっている。（ａ）は計５３バイトのＡＴＭセルの
全体のフォーマットを示し、（ｂ）は情報部のフォーマ
ットを示す。前記したＶＰＩ／ＶＣＩはＡＴＭヘッダ部
の構成要素である。なお、前記したセルのスイッチング
のためのルーティング情報であるタグは図７に示すよう
にＡＴＭセルの前段に１６ビットデータとして付加され
る。
【０００４】前記したＶＰＩ／ＶＣＩ単位のデータの管
理方法として、ＶＰＩ／ＶＣＩを呼の設定時にＶＰＩ／
ＶＣＩテーブルに設定する（当然に呼のリリース時はそ
のＶＰＩ／ＶＣＩはテーブルから削除される）。このＶ
ＰＩ／ＶＣＩテーブルのアドレスを基準にして他の情報
を管理することにより、間接的にＶＰＩ／ＶＣＩ単位の
情報の管理を行っている。
理方法として、ＶＰＩ／ＶＣＩを呼の設定時にＶＰＩ／
ＶＣＩテーブルに設定する（当然に呼のリリース時はそ
のＶＰＩ／ＶＣＩはテーブルから削除される）。このＶ
ＰＩ／ＶＣＩテーブルのアドレスを基準にして他の情報
を管理することにより、間接的にＶＰＩ／ＶＣＩ単位の
情報の管理を行っている。
【０００５】更に、セルのＶＰＩ／ＶＣＩからハード的
にＶＰＩ／ＶＣＩテーブルのアドレスを求めることによ
り、ソフトを介することなく、各セルのデータを処理す
ることが可能となり、処理速度を上げることができる。
にＶＰＩ／ＶＣＩテーブルのアドレスを求めることによ
り、ソフトを介することなく、各セルのデータを処理す
ることが可能となり、処理速度を上げることができる。
【０００６】図８は従来回路の構成例を示す図である。
図において、１はセルが転送されるセルハイウェイ（Ｈ
Ｗ）、２はこのセルＨＷ１上を転送されるセルの中から
ＶＰＩ／ＶＣＩを抽出してラッチするＶＰＩ／ＶＣＩラ
ッチ回路である。３は前述したように、呼の設定時にそ
れぞれのＶＰＩ／ＶＣＩを設定するＶＰＩ／ＶＣＩテー
ブルである。このＶＰＩ／ＶＣＩテーブル３にはアドレ
スとそのアドレスに対応するＶＰＩ／ＶＣＩ値が書き込
まれる。ここで、ＶＰＩ／ＶＣＩテーブル３に書き込ま
れるデータの数はｎ個であるものとする。
図において、１はセルが転送されるセルハイウェイ（Ｈ
Ｗ）、２はこのセルＨＷ１上を転送されるセルの中から
ＶＰＩ／ＶＣＩを抽出してラッチするＶＰＩ／ＶＣＩラ
ッチ回路である。３は前述したように、呼の設定時にそ
れぞれのＶＰＩ／ＶＣＩを設定するＶＰＩ／ＶＣＩテー
ブルである。このＶＰＩ／ＶＣＩテーブル３にはアドレ
スとそのアドレスに対応するＶＰＩ／ＶＣＩ値が書き込
まれる。ここで、ＶＰＩ／ＶＣＩテーブル３に書き込ま
れるデータの数はｎ個であるものとする。
【０００７】４はＶＰＩ／ＶＣＩテーブル３に格納され
ている全てのＶＰＩ／ＶＣＩデータとＶＰＩ／ＶＣＩラ
ッチ回路２にラッチされているＶＰＩ／ＶＣＩデータと
の一斉比較を行う一斉比較回路である。５は該一斉比較
回路４の出力をもとにアドレスエンコードを行うアドレ
ス判定部で、その出力は各種のデータテーブルにアドレ
スとして入るようになっている。このように構成された
回路の動作を説明すれば、以下のとおりである。
ている全てのＶＰＩ／ＶＣＩデータとＶＰＩ／ＶＣＩラ
ッチ回路２にラッチされているＶＰＩ／ＶＣＩデータと
の一斉比較を行う一斉比較回路である。５は該一斉比較
回路４の出力をもとにアドレスエンコードを行うアドレ
ス判定部で、その出力は各種のデータテーブルにアドレ
スとして入るようになっている。このように構成された
回路の動作を説明すれば、以下のとおりである。
【０００８】ＶＰＩ／ＶＣＩラッチ回路２は、セルＨＷ
１上のセルからＶＰＩ／ＶＣＩデータを抽出してラッチ
する。一斉比較回路４は、このラッチされたＶＰＩ／Ｖ
ＣＩデータと、ＶＰＩ／ＶＣＩテーブル３に格納されて
いる全てのＶＰＩ／ＶＣＩデータとを一斉に比較する。
このように、一斉比較を行うことにより処理速度を上げ
ることができる。
１上のセルからＶＰＩ／ＶＣＩデータを抽出してラッチ
する。一斉比較回路４は、このラッチされたＶＰＩ／Ｖ
ＣＩデータと、ＶＰＩ／ＶＣＩテーブル３に格納されて
いる全てのＶＰＩ／ＶＣＩデータとを一斉に比較する。
このように、一斉比較を行うことにより処理速度を上げ
ることができる。
【０００９】前記ＶＰＩ／ＶＣＩテーブル３は、１つの
アドレスに１つのＶＰＩ／ＶＣＩデータを対応させて格
納しているので、比較した結果ｎ個のＶＰＩ／ＶＣＩデ
ータの中から１個だけ「一致した」という情報が得られ
る。アドレス判定部５は、この一斉比較回路４の出力を
エンコードしてｍビットのアドレスに変換する。変換さ
れたアドレスは、以降の各種データテーブルのアドレス
として用いられる。
アドレスに１つのＶＰＩ／ＶＣＩデータを対応させて格
納しているので、比較した結果ｎ個のＶＰＩ／ＶＣＩデ
ータの中から１個だけ「一致した」という情報が得られ
る。アドレス判定部５は、この一斉比較回路４の出力を
エンコードしてｍビットのアドレスに変換する。変換さ
れたアドレスは、以降の各種データテーブルのアドレス
として用いられる。
【００１０】
【発明が解決しようとする課題】前記一斉比較回路４か
らただ１つの一致信号が出力されれば問題ない。しかし
ながら、何らかの障害によって「唯一のアドレス」から
出力されるはずの一致信号が複数のアドレスから出力さ
れた場合、アドレス判定部５は誤ったアドレスデータを
出力してしまう。
らただ１つの一致信号が出力されれば問題ない。しかし
ながら、何らかの障害によって「唯一のアドレス」から
出力されるはずの一致信号が複数のアドレスから出力さ
れた場合、アドレス判定部５は誤ったアドレスデータを
出力してしまう。
【００１１】本発明はこのような課題に鑑みてなされた
ものであって、アドレスを求める回路にエラーが発生し
たことを確実に検出することができるアドレス判定回路
のチェックシステムを提供することを目的としている。
ものであって、アドレスを求める回路にエラーが発生し
たことを確実に検出することができるアドレス判定回路
のチェックシステムを提供することを目的としている。
【００１２】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図８と同一のものは、同一の符号を付し
て示す。図において、３はＶＰＩ／ＶＣＩの値とアドレ
スの関係が格納されたＶＰＩ／ＶＣＩテーブル、２はセ
ルハイウェイ１上のセルからＶＰＩ／ＶＣＩを抽出して
ラッチするＶＰＩ／ＶＣＩラッチ回路、４は該ＶＰＩ／
ＶＣＩラッチ回路２の出力と前記ＶＰＩ／ＶＣＩテーブ
ル３の全ての内容とを同時に比較する一斉比較回路、１
０は該一斉比較回路４の出力を受けてアドレスの判定を
行い、そのエンコードを行うアドレス判定部、２０は該
アドレス判定部１０の出力をデコードするアドレスデコ
ード部、３０は前記一斉比較回路４の出力とアドレスデ
コード部２０の出力の比較を行うことにより、アドレス
エラーをチェックし、エラー信号を出力するエラーチェ
ック部である。
ック図である。図８と同一のものは、同一の符号を付し
て示す。図において、３はＶＰＩ／ＶＣＩの値とアドレ
スの関係が格納されたＶＰＩ／ＶＣＩテーブル、２はセ
ルハイウェイ１上のセルからＶＰＩ／ＶＣＩを抽出して
ラッチするＶＰＩ／ＶＣＩラッチ回路、４は該ＶＰＩ／
ＶＣＩラッチ回路２の出力と前記ＶＰＩ／ＶＣＩテーブ
ル３の全ての内容とを同時に比較する一斉比較回路、１
０は該一斉比較回路４の出力を受けてアドレスの判定を
行い、そのエンコードを行うアドレス判定部、２０は該
アドレス判定部１０の出力をデコードするアドレスデコ
ード部、３０は前記一斉比較回路４の出力とアドレスデ
コード部２０の出力の比較を行うことにより、アドレス
エラーをチェックし、エラー信号を出力するエラーチェ
ック部である。
【００１３】
【作用】若し、一斉比較回路４が２個以上の一致信号を
出したら、アドレス判定部１０はその不一致信号に応じ
た誤ったエンコード信号を出力する。このエンコード信
号を受けるアドレスデコーダ２０は必ず１個の信号のみ
デコード出力するので、一斉比較回路４が２個以上一致
信号を出したら、この２個以上の信号とアドレスデコー
ダ２０の１個の信号との比較となり、エラーチェック部
３０は必ず不一致を検出し、エラー信号を出力する。
出したら、アドレス判定部１０はその不一致信号に応じ
た誤ったエンコード信号を出力する。このエンコード信
号を受けるアドレスデコーダ２０は必ず１個の信号のみ
デコード出力するので、一斉比較回路４が２個以上一致
信号を出したら、この２個以上の信号とアドレスデコー
ダ２０の１個の信号との比較となり、エラーチェック部
３０は必ず不一致を検出し、エラー信号を出力する。
【００１４】このように、本発明によればアドレスを求
める回路にエラーが発生したことを確実に検出すること
ができる。
める回路にエラーが発生したことを確実に検出すること
ができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。先ずテーブルのアドレスを求めるアドレス
判定部１０の回路について説明する。一斉比較回路４か
らは、一斉比較を行う毎に一致したかしないかが出力さ
れる。例えば、一致した時が“０”、一致しない時が
“１”とする。所謂ローアクチブであるものとする。ま
た、ＶＰＩ／ＶＣＩテーブル３は３２アドレスあるもの
とする。この時、一斉比較回路４で一斉比較を行うと、
３２アドレスの中から１個のアドレスだけが“０”を出
力する筈である。
に説明する。先ずテーブルのアドレスを求めるアドレス
判定部１０の回路について説明する。一斉比較回路４か
らは、一斉比較を行う毎に一致したかしないかが出力さ
れる。例えば、一致した時が“０”、一致しない時が
“１”とする。所謂ローアクチブであるものとする。ま
た、ＶＰＩ／ＶＣＩテーブル３は３２アドレスあるもの
とする。この時、一斉比較回路４で一斉比較を行うと、
３２アドレスの中から１個のアドレスだけが“０”を出
力する筈である。
【００１６】３２アドレスの場合、アドレスは２４〜２
０の５ビットで表示させることができる。そして、その
各ビット毎にＶＰＩ／ＶＣＩテーブル３のアドレスのグ
ループ分けを行う。グループの分け方としては、あるア
ドレスに対してそのビットが“０”か“１”かによって
分ける。
０の５ビットで表示させることができる。そして、その
各ビット毎にＶＰＩ／ＶＣＩテーブル３のアドレスのグ
ループ分けを行う。グループの分け方としては、あるア
ドレスに対してそのビットが“０”か“１”かによって
分ける。
【００１７】ここでは、各ビットを“１”にするアドレ
スを基準に回路を構成する。この時のテーブルのアドレ
スのグループ分けは図２に示すようなものとなる。図２
において、ｍはアドレスｎをエンコードした時の各ビッ
トを示し、ｎはｍを１にするテーブルのアドレスで１０
進数を示している。
スを基準に回路を構成する。この時のテーブルのアドレ
スのグループ分けは図２に示すようなものとなる。図２
において、ｍはアドレスｎをエンコードした時の各ビッ
トを示し、ｎはｍを１にするテーブルのアドレスで１０
進数を示している。
【００１８】図において、例えばｎが１６〜３１の場合
には２４ビットには必ず“１”が立つことを示し、ｎが ８（２ｐ＋１）＋０ ８（２ｐ＋１）＋１ ８（２ｐ＋１）＋２ ８（２ｐ＋１）＋３ ８（２ｐ＋１）＋４ ８（２ｐ＋１）＋５ ８（２ｐ＋１）＋６ ８（２ｐ＋１）＋７ （ｐ＝０，１）の場合には２３ビットには必ず“１”が
立つことを示している。上の式はＰ＝０の場合には、
８，９，１０，１１，１２，１３，１４，１５となり、
Ｐ＝１の場合には２４，２５，２６，２７，２８，２
９，３０，３１となる。つまり、ｎが前記した値をとる
場合には２３ビットには“１”が立つことを示す。
には２４ビットには必ず“１”が立つことを示し、ｎが ８（２ｐ＋１）＋０ ８（２ｐ＋１）＋１ ８（２ｐ＋１）＋２ ８（２ｐ＋１）＋３ ８（２ｐ＋１）＋４ ８（２ｐ＋１）＋５ ８（２ｐ＋１）＋６ ８（２ｐ＋１）＋７ （ｐ＝０，１）の場合には２３ビットには必ず“１”が
立つことを示している。上の式はＰ＝０の場合には、
８，９，１０，１１，１２，１３，１４，１５となり、
Ｐ＝１の場合には２４，２５，２６，２７，２８，２
９，３０，３１となる。つまり、ｎが前記した値をとる
場合には２３ビットには“１”が立つことを示す。
【００１９】また、ｎが ４（２ｑ＋１）＋０ ４（２ｑ＋１）＋１ ４（２ｑ＋１）＋２ ４（２ｑ＋１）＋３ （ｑ＝０〜３）の場合には２２ビットに“１”が立つ。
ｑ＝０の場合にはｎの値は４，５，６，７となり、ｑ＝
１の場合には１２，１３，１４，１５となり、ｑ＝２の
場合には２０，２１，２２，２３となり、ｑ＝３の場合
には２８，２９，３０，３１となる。ｎがこれらの値を
とる時に２２ビットは“１”をとる。
ｑ＝０の場合にはｎの値は４，５，６，７となり、ｑ＝
１の場合には１２，１３，１４，１５となり、ｑ＝２の
場合には２０，２１，２２，２３となり、ｑ＝３の場合
には２８，２９，３０，３１となる。ｎがこれらの値を
とる時に２２ビットは“１”をとる。
【００２０】ｎが ２（２ｒ＋１）＋０ ２（２ｒ＋１）＋１ （ｒ＝０〜７）の場合には２１ビットに“１”が立つ。
ｎの値はｒ＝０の場合には２，３であり、ｒ＝１の場合
には６，７であり、ｒ＝２の場合には１０，１１であ
り、ｒ＝３の場合には１４，１５であり、ｒ＝４の場合
には１８，１９であり、ｒ＝５の場合には２２，２３で
あり、ｒ＝６の場合には２６，２７であり、ｒ＝７の場
合には３０，３１である。
ｎの値はｒ＝０の場合には２，３であり、ｒ＝１の場合
には６，７であり、ｒ＝２の場合には１０，１１であ
り、ｒ＝３の場合には１４，１５であり、ｒ＝４の場合
には１８，１９であり、ｒ＝５の場合には２２，２３で
あり、ｒ＝６の場合には２６，２７であり、ｒ＝７の場
合には３０，３１である。
【００２１】ｎが２ｓ＋１（ｓ＝０〜１５）の場合には
２０ビットが“１”になる。ｓ＝０から１５まで変化す
ると、ｎの値は順次１，３，５，７，９，１１，１３，
１５，１７，１９，２１，２３，２５，２７，２９，３
１となる。
２０ビットが“１”になる。ｓ＝０から１５まで変化す
ると、ｎの値は順次１，３，５，７，９，１１，１３，
１５，１７，１９，２１，２３，２５，２７，２９，３
１となる。
【００２２】アドレス判定部１０としては、このテーブ
ルを基に各ビット毎に一斉比較した結果“０”を出力し
たアドレスがあればそのアドレスを図２の組み合わせに
従ってエンコードする構成とする。例えば一斉比較回路
４からの一致アドレスが２９であった場合を考える。前
記したデータによると、２４ビットは“１”、２３ビッ
トは“１”、２２ビットは“１”、２１ビットは
“０”、２０ビットは“１”となる。
ルを基に各ビット毎に一斉比較した結果“０”を出力し
たアドレスがあればそのアドレスを図２の組み合わせに
従ってエンコードする構成とする。例えば一斉比較回路
４からの一致アドレスが２９であった場合を考える。前
記したデータによると、２４ビットは“１”、２３ビッ
トは“１”、２２ビットは“１”、２１ビットは
“０”、２０ビットは“１”となる。
【００２３】図３は本発明の一実施例の要部を示す回路
図である。図１と同一のものは、同一の符号を付して示
す。図にはアドレス判定部１０とエラーチェック回路５
０の構成例を示す。エラーチェック回路５０は、図１に
おけるアドレスデコード部２０とエラーチェック部３０
を含む回路である。
図である。図１と同一のものは、同一の符号を付して示
す。図にはアドレス判定部１０とエラーチェック回路５
０の構成例を示す。エラーチェック回路５０は、図１に
おけるアドレスデコード部２０とエラーチェック部３０
を含む回路である。
【００２４】アドレス判定部１０は図２に示したグルー
プ毎に設けられた５個の多入力ゲート１１と、これらゲ
ート１１の出力を受けるアンドゲート１２から構成され
ている。アンドゲート１２は２入力構成となっており、
その一方の入力には一致が“０”の場合の信号が共通入
力されている。そして、該アンドゲート１２の出力がア
ドレスとして各種データテーブルに入っている。
プ毎に設けられた５個の多入力ゲート１１と、これらゲ
ート１１の出力を受けるアンドゲート１２から構成され
ている。アンドゲート１２は２入力構成となっており、
その一方の入力には一致が“０”の場合の信号が共通入
力されている。そして、該アンドゲート１２の出力がア
ドレスとして各種データテーブルに入っている。
【００２５】アンドゲート１２のエンコード出力はアド
レスデコード部２０に入ると共に、前記ゲート１１の各
出力はオアゲート３２に入力として入っている。また、
前記した一致が“０”の場合の信号はインバータ３１に
入って反転された後、オアゲート３２の他方の入力に入
っている。また、アドレス比較部３０には、一斉比較回
路４の出力３２ビットとアドレスデコード部２０の出力
３２ビットが入っている。アドレス比較部３０は、例え
ばＥＸＯＲゲートで構成される。このように構成された
回路の動作を説明すれば、以下のとおりである。
レスデコード部２０に入ると共に、前記ゲート１１の各
出力はオアゲート３２に入力として入っている。また、
前記した一致が“０”の場合の信号はインバータ３１に
入って反転された後、オアゲート３２の他方の入力に入
っている。また、アドレス比較部３０には、一斉比較回
路４の出力３２ビットとアドレスデコード部２０の出力
３２ビットが入っている。アドレス比較部３０は、例え
ばＥＸＯＲゲートで構成される。このように構成された
回路の動作を説明すれば、以下のとおりである。
【００２６】一斉比較回路４から出力される３２ビット
の信号はアドレス判定部１０及びアドレス比較部３０に
入る。正常な状態であれば、一斉比較回路４の３２ビッ
ト出力の内の１個が“０”になる。この“０”になった
アドレスをｎとして、アドレス判定部１０はエンコード
する。そのエンコードの方法は、図２に示したとおりで
ある。つまり、ｎの値が図２に示す条件を満たすビット
が“１”になるようにエンコードする。例えば、ｎ＝２
９の場合にはエンコード回路は図４に示すようなものと
なる。
の信号はアドレス判定部１０及びアドレス比較部３０に
入る。正常な状態であれば、一斉比較回路４の３２ビッ
ト出力の内の１個が“０”になる。この“０”になった
アドレスをｎとして、アドレス判定部１０はエンコード
する。そのエンコードの方法は、図２に示したとおりで
ある。つまり、ｎの値が図２に示す条件を満たすビット
が“１”になるようにエンコードする。例えば、ｎ＝２
９の場合にはエンコード回路は図４に示すようなものと
なる。
【００２７】このようにして、唯一の一致信号が一斉比
較回路４から出力された場合には、ゲート１１でエンコ
ードされたアドレス信号はアンドゲート１２を介してア
ドレス判定部１０から出力される。
較回路４から出力された場合には、ゲート１１でエンコ
ードされたアドレス信号はアンドゲート１２を介してア
ドレス判定部１０から出力される。
【００２８】ここで、一斉比較回路４から２以上の一致
信号が出力されたものとする。この２以上の一致信号は
そのままアドレス判定部１０に入ってエンコードされ、
エンコードされた信号はアドレスとして出力される。こ
のアドレス判定部１０は、前述したように、一致したア
ドレスがグループに存在するビットは“１”にするため
に、何らかの障害により複数のアドレスから“０”が出
力されると、本来“１”にすべきでないビットも“１”
にしてしまい違うアドレスを出力してしまう。
信号が出力されたものとする。この２以上の一致信号は
そのままアドレス判定部１０に入ってエンコードされ、
エンコードされた信号はアドレスとして出力される。こ
のアドレス判定部１０は、前述したように、一致したア
ドレスがグループに存在するビットは“１”にするため
に、何らかの障害により複数のアドレスから“０”が出
力されると、本来“１”にすべきでないビットも“１”
にしてしまい違うアドレスを出力してしまう。
【００２９】そこで、アドレス判定部１０で求めた５ビ
ットのエンコード出力をアドレスデコード部２０に入れ
てデコードし、３２ビットのデータに変換する。そし
て、この変換したデータをアドレス比較部３０に入れ、
求める前のデータと一致しているかどうか比較を行う。
該アドレス比較部３０の他方の入力には一斉比較回路４
の３２ビットデータが入っている。アドレスデコード部
２０は必ず１個の信号を“０”にして出力する。これに
対して、一斉比較回路４からは複数の“０”出力が入る
ので、アドレス比較部３０は必ず不一致を検出し、エラ
ー信号を出力する。
ットのエンコード出力をアドレスデコード部２０に入れ
てデコードし、３２ビットのデータに変換する。そし
て、この変換したデータをアドレス比較部３０に入れ、
求める前のデータと一致しているかどうか比較を行う。
該アドレス比較部３０の他方の入力には一斉比較回路４
の３２ビットデータが入っている。アドレスデコード部
２０は必ず１個の信号を“０”にして出力する。これに
対して、一斉比較回路４からは複数の“０”出力が入る
ので、アドレス比較部３０は必ず不一致を検出し、エラ
ー信号を出力する。
【００３０】例えば、アドレス１６とアドレス５の２つ
のアドレスから一致信号“０”が出力されると、２４，
２２，２０のの３ビットに“１”が出力され、エンコー
ドアドレスは“１０１０１”となる。これをアドレスデ
コード部２０でデコードすると２１となる。このアドレ
スデコード部２０からのアドレス２１からの“０”に対
して、一斉比較回路４はアドレス１６とアドレス５から
“０”を出力しているので、明らかに不一致となる。
のアドレスから一致信号“０”が出力されると、２４，
２２，２０のの３ビットに“１”が出力され、エンコー
ドアドレスは“１０１０１”となる。これをアドレスデ
コード部２０でデコードすると２１となる。このアドレ
スデコード部２０からのアドレス２１からの“０”に対
して、一斉比較回路４はアドレス１６とアドレス５から
“０”を出力しているので、明らかに不一致となる。
【００３１】また、アドレス０が一致したアドレスで
“０”を出力する場合以外に、アドレスがオール“０”
になることはない筈である。つまり、どのアドレスも一
致しなかった場合（どのアドレスからも“０”が出力さ
れなかった）にはエラーを出力する必要がある。そこ
で、この場合には“０”データをアンドゲート１２に入
れてそのエンコード出力を全て０にすると共に、オアゲ
ート３２からエラー信号を出力するようにしている。ゲ
ート１１の出力に１個でも“１”がある場合も同様であ
る。
“０”を出力する場合以外に、アドレスがオール“０”
になることはない筈である。つまり、どのアドレスも一
致しなかった場合（どのアドレスからも“０”が出力さ
れなかった）にはエラーを出力する必要がある。そこ
で、この場合には“０”データをアンドゲート１２に入
れてそのエンコード出力を全て０にすると共に、オアゲ
ート３２からエラー信号を出力するようにしている。ゲ
ート１１の出力に１個でも“１”がある場合も同様であ
る。
【００３２】このように、本発明によれば、求めたアド
レスが求めるべきアドレスでなかったというエラーと、
テーブル内に求めるべきアドレスが存在しなかったとい
うエラーの２種類のエラーを検出することができる。
レスが求めるべきアドレスでなかったというエラーと、
テーブル内に求めるべきアドレスが存在しなかったとい
うエラーの２種類のエラーを検出することができる。
【００３３】図５は本発明の他の実施例を示す構成ブロ
ック図である。図１，図３と同一のものは、同一の符号
を付して示す。図において、６０はセルのスイッチング
のためのルーティング情報を格納するタグテーブル、６
１はセルの帯域情報を格納するポリス閾値テーブル、６
２はタグテーブル６０の値に基づいてセルにタグを付与
するタグ付与回路、６３はポリス閾値テーブル６１の値
に基づいて使用帯域が閾値をオーバしている時にはセル
ハイウェイ上のセル乃至は信号線にビットを付加するポ
リス機能部、６４はセルハイウェイ１上に設けられた遅
延回路である。その他の構成は、図１と同じである。こ
のように構成されたシステムの動作を説明すれば、以下
のとおりである。
ック図である。図１，図３と同一のものは、同一の符号
を付して示す。図において、６０はセルのスイッチング
のためのルーティング情報を格納するタグテーブル、６
１はセルの帯域情報を格納するポリス閾値テーブル、６
２はタグテーブル６０の値に基づいてセルにタグを付与
するタグ付与回路、６３はポリス閾値テーブル６１の値
に基づいて使用帯域が閾値をオーバしている時にはセル
ハイウェイ上のセル乃至は信号線にビットを付加するポ
リス機能部、６４はセルハイウェイ１上に設けられた遅
延回路である。その他の構成は、図１と同じである。こ
のように構成されたシステムの動作を説明すれば、以下
のとおりである。
【００３４】前述したように、Ｂ−ＩＳＤＮにおいて
は、ＶＰＩ／ＶＣＩ毎にセルのルーティング情報のタグ
をタグテーブル６０で管理している。そして、セルが通
過する毎に各セルにタグを付与する必要がある。しかし
ながら、そのタグがどこにあるかいちいちテーブル６０
を探していたのでは処理が追いつかない。
は、ＶＰＩ／ＶＣＩ毎にセルのルーティング情報のタグ
をタグテーブル６０で管理している。そして、セルが通
過する毎に各セルにタグを付与する必要がある。しかし
ながら、そのタグがどこにあるかいちいちテーブル６０
を探していたのでは処理が追いつかない。
【００３５】そこで、アドレス判定部１０より得られる
アドレスでタグテーブル６０を管理しておき、セルハイ
ウェイ１を流れているセルに該当するタグをタグ付与回
路６２から付与してやる。この場合において、ＶＰＩ／
ＶＣＩラッチ回路２がセルハイウェイ１を流れているセ
ルからＶＰＩ／ＶＣＩをラッチしてから、アドレス判定
部１０でアドレスを求め、このアドレスでタグテーブル
６０からタグを読出してくるまでに時間がかかる。そこ
で、この時間だけ、遅延回路６４で該当セルを待たせて
おき、その間に得られたタグをタグ付与回路６２でセル
に付加してやるようにしている。
アドレスでタグテーブル６０を管理しておき、セルハイ
ウェイ１を流れているセルに該当するタグをタグ付与回
路６２から付与してやる。この場合において、ＶＰＩ／
ＶＣＩラッチ回路２がセルハイウェイ１を流れているセ
ルからＶＰＩ／ＶＣＩをラッチしてから、アドレス判定
部１０でアドレスを求め、このアドレスでタグテーブル
６０からタグを読出してくるまでに時間がかかる。そこ
で、この時間だけ、遅延回路６４で該当セルを待たせて
おき、その間に得られたタグをタグ付与回路６２でセル
に付加してやるようにしている。
【００３６】また、ポリス機能部６３は、アドレス判定
部１０から出力されるアドレスに対応する番地に記録さ
れているポリス閾値を読出して、現在のセルの使用帯域
が閾値を越えているかどうかチェックし、閾値を越えて
いる場合にはセルの任意の位置又は別途信号線にビット
を立てる操作を行う。
部１０から出力されるアドレスに対応する番地に記録さ
れているポリス閾値を読出して、現在のセルの使用帯域
が閾値を越えているかどうかチェックし、閾値を越えて
いる場合にはセルの任意の位置又は別途信号線にビット
を立てる操作を行う。
【００３７】上述の実施例では、アドレス判定部１０で
入力アドレスに対して各ビットに“１”が立つ場合を想
定して回路を組んだが、本発明はこれに限るものではな
く、各ビットに“０”が立つ場合を想定して回路を組む
ようにしてもよい。
入力アドレスに対して各ビットに“１”が立つ場合を想
定して回路を組んだが、本発明はこれに限るものではな
く、各ビットに“０”が立つ場合を想定して回路を組む
ようにしてもよい。
【００３８】
【発明の効果】本発明によれば、アドレスを求めた結果
を再度デコードし、求める前のデータと全ての比較を一
斉に行うので、すぐにチェックを行うことができる。Ｂ
−ＩＳＤＮでは、特に高速性が要求されるが、本発明で
は６２２ＭＨｚの１６パラレルの３９ＭＨｚで動作し、
アドレスを求めてから３９ＭＨｚの１クロックでエラー
結果を求めることができる。
を再度デコードし、求める前のデータと全ての比較を一
斉に行うので、すぐにチェックを行うことができる。Ｂ
−ＩＳＤＮでは、特に高速性が要求されるが、本発明で
は６２２ＭＨｚの１６パラレルの３９ＭＨｚで動作し、
アドレスを求めてから３９ＭＨｚの１クロックでエラー
結果を求めることができる。
【００３９】なお、本発明は同様な回路の組み合わせで
構成されるために、高集積化が可能であり、またテーブ
ルの量によって組み合わせを調整することにより、効率
的に使用することができる。
構成されるために、高集積化が可能であり、またテーブ
ルの量によって組み合わせを調整することにより、効率
的に使用することができる。
【００４０】以上、詳細に説明したように、本発明によ
れば一斉比較回路に２以上の一致が出力されたことを検
出することにより、アドレスを求める回路にエラーが発
生したことを確実に検出することができるアドレス判定
回路のチェックシステムを提供することができる。
れば一斉比較回路に２以上の一致が出力されたことを検
出することにより、アドレスを求める回路にエラーが発
生したことを確実に検出することができるアドレス判定
回路のチェックシステムを提供することができる。
【図１】本発明の原理ブロック図である。
【図２】テーブルアドレスのグループ分けを示す図であ
る。
る。
【図３】本発明の一実施例の要部を示す回路図である。
【図４】ｎ＝２９の場合のエンコード回路例を示す図で
ある。
ある。
【図５】本発明の他の実施例を示す構成ブロック図であ
る。
る。
【図６】ＡＴＭセルのフォーマット例を示す図である。
【図７】ＴＡＧが付加されたＡＴＭセルのフォーマット
例を示す図である。
例を示す図である。
【図８】従来回路の構成例を示す図である。
１ セルハイウェイ ２ ＶＰＩ／ＶＣＩラッチ回路 ３ ＶＰＩ／ＶＣＩテーブル ４ 一斉比較回路 １０ アドレス判定部 ２０ アドレスデコード部 ３０ エラーチェック部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 修二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加久間 哲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−158729（ＪＰ，Ａ) 特開 平３−273738（ＪＰ，Ａ) 特開 平４−157845（ＪＰ，Ａ) 特開 平３−19452（ＪＰ，Ａ) 実開 昭54−117034（ＪＰ，Ｕ) 信学技報、ＳＥ86−31、ｐ．19−24 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (4)
- 【請求項１】 ＶＰＩ／ＶＣＩの値とアドレスの関係が
格納されたＶＰＩ／ＶＣＩテーブル（３）と、 セルハイウェイ（１）上のセルからＶＰＩ／ＶＣＩを抽
出してラッチするＶＰＩ／ＶＣＩラッチ回路（２）と、 該ＶＰＩ／ＶＣＩラッチ回路（２）の出力と前記ＶＰＩ
／ＶＣＩテーブル（３）の全ての内容とを同時に比較す
る一斉比較回路（４）と、 該一斉比較回路（４）の出力を受けてアドレスの判定を
行い、そのエンコードを行うアドレス判定部（１０）
と、 該アドレス判定部（１０）の出力をデコードするアドレ
スデコード部（２０）と、 前記一斉比較回路（４）の出力とアドレスデコード部
（２０）の出力の比較を行うことにより、アドレスエラ
ーをチェックし、エラー信号を出力するエラーチェック
部（３０）とで構成されるアドレス判定回路のチェック
システム。 - 【請求項２】 前記アドレス判定部（１０）は、出力ビ
ット数ｍのエンコード出力を得るにあたり、一斉比較回
路（４）の全ｎビット出力のうち対応するｍビットのそ
れぞれのビットを“１”にする場合を予め調べておき、
対応するビットのゲートに入力するように構成されたこ
とを特徴とする請求項１記載のアドレス判定回路のチェ
ックシステム。 - 【請求項３】 セルのスイッチングのためのルーティン
グ情報を格納するタグテーブル（６０）を設け、前記ア
ドレス判定部（１０）のエンコード出力をアドレスとし
て受けて、そのアドレスに対応する番地に格納されてい
るタグ情報をセルハイゥエイ上のセルに付与するように
したことを特徴とする請求項１記載のアドレス判定回路
のチェックシステム。 - 【請求項４】 セルの帯域情報を格納するポリス閾値テ
ーブル（６１）を設け、前記アドレス判定部（１０）の
エンコード出力をアドレスとして受けて、そのアドレス
に対応する番地に格納されているポリス閾値と実際の使
用帯域を比較し、使用帯域が閾値をオーバしている時に
はセルハイウェイ上のセル乃至は信号線にビットを付加
するようにしたことを特徴とする請求項１記載のアドレ
ス判定回路のチェックシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22018091A JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
| US08/275,306 US5459743A (en) | 1991-08-30 | 1994-07-15 | Address decision system having address check system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22018091A JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0662033A JPH0662033A (ja) | 1994-03-04 |
| JP2891567B2 true JP2891567B2 (ja) | 1999-05-17 |
Family
ID=16747140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22018091A Expired - Lifetime JP2891567B2 (ja) | 1991-08-30 | 1991-08-30 | アドレス判定回路のチェックシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459743A (ja) |
| JP (1) | JP2891567B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2868141B2 (ja) * | 1992-03-16 | 1999-03-10 | 株式会社日立製作所 | ディスクアレイ装置 |
| US5822540A (en) | 1995-07-19 | 1998-10-13 | Fujitsu Network Communications, Inc. | Method and apparatus for discarding frames in a communications device |
| AU6970896A (en) | 1995-09-14 | 1997-04-01 | Ascom Nexion Inc. | Transmitter controlled flow control for buffer allocation in wide area atm networks |
| KR0146992B1 (ko) * | 1995-10-27 | 1998-08-17 | 양승택 | 에이티엠 셀 역다중화 제어장치 |
| WO1997026737A1 (en) | 1996-01-16 | 1997-07-24 | Fujitsu Limited | A reliable and flexible multicast mechanism for atm networks |
| US5757796A (en) * | 1996-04-26 | 1998-05-26 | Cascade Communications Corp. | ATM address translation method and apparatus |
| US5748905A (en) | 1996-08-30 | 1998-05-05 | Fujitsu Network Communications, Inc. | Frame classification using classification keys |
| EP0862348A1 (en) * | 1997-02-28 | 1998-09-02 | Alcatel | Interfacing device to extract M sets of bits out of N sets of bits, control unit and logical cell |
| KR100308112B1 (ko) * | 1997-07-09 | 2001-10-19 | 김영환 | 이더넷 컨트롤러의 어드레스 검출장치 및 검출방법 |
| US6044079A (en) * | 1997-10-03 | 2000-03-28 | International Business Machines Corporation | Statistical packet discard |
| US7788571B2 (en) * | 2003-12-10 | 2010-08-31 | Synthesys Research, Inc. | Method and apparatus for using dual bit decisions to measure bit errors and event occurrences |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0477148A (ja) * | 1990-07-17 | 1992-03-11 | Fujitsu Ltd | シグナリング・データ受信処理方式 |
| CA2049428C (en) * | 1990-08-20 | 1996-06-18 | Yasuro Shobatake | Atm communication system |
| JPH04248729A (ja) * | 1991-02-05 | 1992-09-04 | Fujitsu Ltd | Ａｔｍ交換機 |
| JPH05130134A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | Ａｔｍ交換における系切替方式 |
-
1991
- 1991-08-30 JP JP22018091A patent/JP2891567B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-15 US US08/275,306 patent/US5459743A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 信学技報、ＳＥ８６−３１、ｐ．１９−２４ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5459743A (en) | 1995-10-17 |
| JPH0662033A (ja) | 1994-03-04 |
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|---|---|---|---|
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