KR20010056735A - 교환기의 셀 다중화/역다중화 시스템 - Google Patents

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Abstract

본 발명은 교환기의 셀 다중화/역다중화 시스템(Cell Multiplexing and Demultiplexing System)에 관한 것으로, 특히 비동기(Asynchronous) 교환기의 셀 다중화/역다중화 보드(Board)에서 노드(Node) 별 이중화 방식으로 데이터 경로(Data Path)를 관리하도록 한 교환기의 셀 다중화/역다중화 시스템에 관한 것이다.
본 발명의 시스템은 상위 블록의 데이터를 수신하여 VPI(Virtual Path Identifier) 및 VCI(Virtual Channel Identifier) 값을 확인해 유사 UTOPIA-2 버스를 통해 전송하고 해당 유사 UTOPIA-2 버스를 통해 데이터를 인가받아 상위 블록으로 전송하는 PMA(Port Management Assembly)와; 상기 PMA로부터 인가되는 데이터를 다중화시켜 이중화된 하위 프로세서로 전송하며, 해당 하위 프로세서로부터 인가되는 데이터 중 활성 경로 상의 데이터를 선택하여 역다중화시켜 상기 PMA로 전송하는 다수 개의 이중화된 셀 다중화/역다중화 어셈블리(Assembly)를 포함하여 이루어진 것을 특징으로 한다.

Description

교환기의 셀 다중화/역다중화 시스템 {System of Multiplexing and Demultiplexing Cell in the Switching System}
본 발명은 교환기의 셀 다중화/역다중화 시스템에 관한 것으로, 특히 비동기식 교환기의 셀 다중화/역다중화 보드에서 노드(Node) 별 이중화 방식으로 데이터 경로(Data Path)를 관리하도록 한 교환기의 셀 다중화/역다중화 시스템에 관한 것이다.
종래의 비동기식 교환기에서 셀 다중화/역다중화 보드의 정합 시스템은 도 1에 도시된 바와 같이, 셀 스위칭 모듈(11)과, 2 개의 셀 다중화/역다중화 어셈블리(12, 13)와, 8 개의 프로세서(14-1 ~ 17-2)를 포함하여 이루어져 있는데,즉 종래의 비동기식 교환기에서는 이중화된 한 쌍의 셀 다중화/역다중화 어셈블리(12, 13)만 존재하고 하위에 4 쌍의 프로세서(14-1 ~ 17-2)들이 정합할 수 있도록 이루어져 있다.
여기서, 해당 셀 다중화/역다중화 어셈블리(12, 13)와 프로세서(14-1 ~ 17-2)는 ECL(Emitter Coupled Logic) 방식을 이용한 100(Mbps)까지의 전송 속도 능력을 가지는 정합 형태를 따른다. 또한, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 각 프로세서(14-1 ~ 17-2)와 크로스 링크(Cross Link)에 의해 전송로가 이중화되어 있고 상위의 셀 스위칭 모듈(11)과 155(Mbps)로 정합되어 있다.
그리고, 해당 프로세서(14-1 ~ 17-2)의 수용이 4 쌍으로 한정되므로, 시스템의 용량 확장 시에는 해당 프로세서(14-1 ~ 17-2)의 확장에 따른 새로운 형태의 시스템을 구성해야 한다.
한편, 도 2는 도 1의 시스템에 있어서 셀 다중화/역다중화 어셈블리(12, 13)의 내부 구조 및 다른 구성 블록과의 정합 방식에 관하여 설명하기 위한 도면인데, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 핫-링크 정합부(21-1 ~ 21-8)와, 송신 FIFO(22-1 ~ 22-8)와, 수신 FIFO(23-1 ~ 23-8)와, CPU 정합부(24)와, 링크 정합부(25)를 포함하여 이루어져 있다. 여기서, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 활성(Active) 측과 대기(Stand-by) 측으로 이중화되어 있으며, 각 프로세서(14-1 ~ 17-2)와의 정합은 링크의 크로스 이중화를 따르며, 각 링크당 송신 FIFO(22-1 ~ 22-8)와 수신 FIFO(23-1 ~ 23-8)가 한 개씩 연결되어 이루어져 있다. 또한, 해당 셀 다중화/역다중화 어셈블리(12, 13)는 8 개의 프로세서(14-1~ 17-2)와 연결할 수 있고 내부의 CPU 정합부(24)가 존재하며, 해당 각 송수신 FIFO(22-1 ~ 22-8, 23-1 ~ 23-8)와 링크 정합부(25) 사이에는 UTOPIA 버스(Bus)가 존재하고 둘 사이의 셀 데이터의 흐름을 제어해 주며, 또한 이중화된 두 셀 다중화/역다중화 어셈블리(12, 13) 사이에는 별도의 직렬 버스(Serial Bus)가 있어 이중화 제어 신호 및 보드의 상태 관리 신호를 주고받을 수 있다.
상기 각 핫-링크 정합부(21-1 ~ 21-8)는 각 프로세서(14-1 ~ 17-2)와 각각 접속되어 셀 데이터를 송수신하는 역할을 수행한다.
상기 각 송신 FIFO(22-1 ~ 22-8)는 상기 각 핫-링크 정합부(21-1 ~ 21-8)로부터 인가되는 셀 데이터를 임시로 저장한 후에 상기 링크 정합부(25)로 해당 셀 데이터를 전달하는 역할을 수행한다.
상기 각 수신 FIFO(23-1 ~ 23-8)는 상기 링크 정합부(25)로 인가되는 셀 데이터를 임시로 저장한 후에 상기 각 핫-링크 정합부(21-1 ~ 21-8)로 해당 셀 데이터를 전달하는 역할을 수행한다.
상기 CPU 정합부(24)는 각 정합부와 보드의 상태 관리를 제어하는 역할을 수행한다.
상기 링크 정합부(25)는 셀 스위칭 모듈(11)에 셀 데이터를 송수신할 수 있도록 정합해 주는 역할을 수행한다.
그러면, 상술한 바와 같이 구성된 셀 다중화/역다중화 어셈블리(12, 13)의 동작을 살펴보면 다음과 같다.
먼저, 상위 셀 스위칭 모듈(11)과 하위 프로세서(14-1 ~ 17-2) 사이의 데이터 흐름을 제어해 주는데, 상위로부터 수신한 155(Mbps)급의 데이터를 해당 프로세서(14-1 ~ 17-2)에 다중화시켜 전달해 주고 하위의 프로세서(14-1 ~ 17-2)들로부터 수신한 셀 데이터를 우선 순위에 따라 중재하여 상위 역다중화 전송을 수행한다.
여기서, 상위로부터 수신한 데이터는 활성 측 및 대기 측에 관계없이 모두 수신하는데, 155(Mbps)급으로 수신한 데이터는 링크 정합부(25)를 통하여 다시 하위 프로세서(14-1 ~ 17-2)로 전송할 수 있도록 수신 FIFO(23-1 ~ 23-8)에 저장하게 된다.
이 때, CPU 정합부(24)에서는 상기 링크 정합부(25)로부터 수신한 셀 데이터의 헤더(Header) 부분 중 VPI(Virtual Path Identifier)/VCI(Virtual Channel Identifier)를 비교하여 전송해야 할 프로세서(14-1 ~ 17-2)에 대응하는 수신 FIFO(23-1 ~ 23-8)에 데이터가 저장되게 제어해 준다.
반면에, 하위 프로세서(14-1 ~ 17-2)에서는 두 개의 링크로 동일한 데이터를 활성 측과 대기 측의 셀 다중화/역다중화 어셈블리(12, 13)에 전송하는데, 해당 프로세서(14-1 ~ 17-2)로부터 데이터를 수신받은 셀 다중화/역다중화 어셈블리(12, 13)는 해당 링크에 대응하는 핫-링크 정합부(21-1 ~ 21-8)를 통해 송신 FIFO(22-1 ~ 22-8)에 저장하고 상위 셀 스위칭 모듈(11)로 전송될 때를 기다린다. 이때, 해당 동작 수행은 활성 측과 대기 측에 관계없이 동일하게 진행하게 된다.
그러나, 대기 측의 셀 다중화/역다중화 어셈블리(13)는 상기 링크 정합부(25)에서 상기 셀 스위칭 모듈(11)로 전송하지만, 상기 셀 스위칭 모듈(11)에서 활성 측의 셀 다중화/역다중화 어셈블리(13)로부터 인가되는 링크의 데이터만을 선택적으로 수신한다.
더구나, 상기 셀 다중화/역다중화 어셈블리(12, 13)는 활성 측과 대기 측이 존재하지만 이중 활성(Dual Active) 형태로 동작을 수행하게 되는데, 만약 상기 셀 스위칭 모듈(11)이 현재 선택한 링크가 이상이 발생하거나 현재 선택된 링크가 연결된 셀 다중화/역다중화 어셈블리(12, 13)의 내부 경로 중 한 개의 경로가 이상이 발생하였더라도 상기 셀 스위칭 모듈(11)의 정합 링크의 활성 경로가 변경되고 이에 따른 셀 다중화/역다중화 어셈블리(12, 13)의 절체가 발생하여 다량의 데이터 유실이 발생하게 된다.
이와 같이, 종래의 비동기식 교환기에서 셀 다중화/역다중화 보드는 시스템의 확장으로 프로세서가 5 쌍 이상 필요한 경우에 추가 증설이 불가능하며, 또한 이중 활성의 이중화 구조를 가질 경우에 하나의 노드의 이상이 발생할 시에 링크 전체의 절체가 필요하고 이런 경우에 각 경로의 송수신 FIFO에 저장된 셀 데이터의 유실이 발생하게 되는 문제점이 있었다. 그리고, 종래의 이중 활성의 이중화 구조를 가지는 경우에 셀 다중화/역다중화 어셈블리는 활성 경로를 알지 못 하므로 보드의 각 경로 별 상태 관리가 복잡해지는 문제점도 있다.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 비동기식 교환기의 셀 다중화 및 역다중화 어셈블리의 정합 및 이중화 방식에 있어서 데이터의 경로를 노드별로 이중화시켜 제어하도록 함으로써, 노드 및 경로의 이상으로 절체될 경우에 데이터의 유실을 최소화시키고 시스템에서 프로세서의 추가적인 수용이 가능하게 하여 시스템의 신뢰성과 확장성을 증대시키도록 하는데 그 목적이 있다.
또한, 본 발명은 활성 경로의 결정을 상위로 전송하는 경로에 따라 결정하게 함으로써 보드의 상태 관리 및 제어가 간단하게 이루어질 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 비동기(Asynchronous)식 교환기에서 셀 다중화/역다중화 보드(Cell Multiplexing/Demultiplexing Board)의 정합 시스템(System)을 나타낸 구성 블록도.
도 2는 도 1에 있어 셀 다중화/역다중화 어셈블리(Assembly)를 나타낸 구성 블록도.
도 3은 본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템을 나타낸 구성 블록도.
도 4는 도 3에 있어 셀 다중화/역다중화 어셈블리를 나타낸 구성 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 셀 스위칭 모듈(Cell Switching Module)
40 : PMA(Port Management Assembly)
50-1 ~ 50-n : 셀 다중화/역다중화 어셈블리
60-1 ~ 60-nm : 프로세서(Processor)
51-1 ~ 51-8 : 핫-링크(HOT-link) 정합부
52-1 ~ 52-8 : 송신 FIFO(First In First Out)
53-1 ~ 53-8 : 수신 FIFO
54 : 다중화/역다중화부
55 : UTOPIA(Universal Test and Operation Physical Interface for ATM)/유사 UTOPIA-2 정합부
56 : CPU(Central Processing Unit) 정합부
상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템은 상위 블록의 데이터를 수신하여 VPI 및 VCI 값을 확인해 유사 UTOPIA-2 버스를 통해 전송하고 해당 유사 UTOPIA-2 버스를 통해 데이터를 인가받아 상위 블록으로 전송하는 PMA와; 상기 PMA로부터 인가되는 데이터를 다중화시켜 이중화된 하위 프로세서로 전송하며, 해당 하위 프로세서로부터 인가되는 데이터 중 활성 경로 상의 데이터를 선택하여 역다중화시켜 상기 PMA로 전송하는 다수 개의 이중화된 셀 다중화/역다중화 어셈블리를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 셀 다중화/역다중화 어셈블리는 송신 FIFO를 통해 하위 프로세서의 데이터를 인가받아 역다중화하며, 상위 블록의 데이터의 VPI 및 VCI 값들을 확인하여 해당 데이터를 다중화시켜 전송할 하위 프로세서를 결정하여 해당 다중화된 데이터를 수신 FIFO를 통해 전송하는 다중화/역다중화부와; 상기 다중화/역다중화부로부터 인가되는 8 비트의 데이터를 36 비트의 데이터로 변환시켜 상기 PMA로전송하며, 상기 PMA로부터 전송되는 36 비트의 데이터를 8 비트의 데이터로 변환시켜 상기 다중화/역다중화부로 인가하는 UTOPIA/유사 UTOPIA-2 정합부를 포함하여 이루어진 것을 특징으로 한다.
그리고, 상기 셀 다중화/역다중화 어셈블리는 각 링크당 하나의 프로세서와 연결시켜 각 프로세서로부터 수신한 데이터의 이상 유무나 해당 링크의 상태를 확인하여 활성 노드를 결정하며, 하나의 노드에 이상이 발생한 경우에 나머지의 활성 노드를 정상 동작을 계속 수행하도록 제어하고 해당 이상이 발생한 노드만 대기 측으로 절체시켜 새로운 활성 노드를 통하여 데이터 전송이 이루어지도록 제어하는 것을 특징으로 한다.
본 발명은 셀 데이터를 다중화/역다중화하여 상위나 하위 블록과 정합함에 있어서 상위 블록과 UTOPIA 버스로 정합할 때에 활성 측과 대기 측 모두가 상위 블록과 동시에 인터페이스(Interface)하여 하나의 노드에 이상이 발생할 시에 해당 노드만 절체하게 함으로써 어셈블리 절체 시에 데이터의 유실을 최소화하고 시스템 구조 변경으로 필요한 하위 프로세서 개수가 증가할 경우에 원활한 수용이 가능하여 시스템의 신뢰성과 개방성을 증대시키도록 해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템은 도 3에 도시한 바와 같이, 셀 스위칭 모듈(30)과, PMA(40)과, 다수 개의 이중화된 셀다중화/역다중화 어셈블리(50-1 ~ 50-n)와, 다수 개의 이중화된 프로세서(60-1 ~ 60-nm)를 구비하여 이루어진다. 여기서, 도면에 표시된 'A'는 활성 측을 나타내고 'S'는 대기 측을 나타내며, 도면에서 각 버스 및 링크에 표시되어 있는 622(Mbps)는 해당 셀 스위칭 모듈(30)과 PMA(40)간의 최대 정합 속도를 의미하며, 155(Mbps)는 해당 유사 UTOPIA-2 버스와 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 최대 정합 속도를 의미하며, 100(Mbps)은 해당 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 각 프로세서(60-1 ~ 60-nm)간의 최대 정합 속도를 의미한다. 또한, 해당 셀 스위칭 모듈(30)과 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 유사 UTOPIA-2 버스라는 36 비트 병렬 버스로 정합하여 이루어지는데, 이때 해당 유사 UTOPIA-2 버스는 UTOPIA 버스와 유사한 형태의 버스로, 하나의 백플레인(Back Plane)을 통하여 해당 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 정합 및 해당 PMA(40)와 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)간의 정합을 수행한다.
상기 셀 스위칭 모듈(30)과 다수 개의 이중화된 프로세서(60-1 ~ 60-nm)는 종래의 구성과 동일하므로 그 설명을 생략한다.
상기 PMA(40)는 상기 셀 스위칭 모듈(30)로부터 수신되는 셀 데이터의 헤더 부분 중 VPI 및 VCI 값을 비교하여 전송해야 할 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 확인한 후에 해당 수신된 셀 데이터를 유사 UTOPIA-2 버스를 통해 해당 확인한 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송하며, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로부터 수신되는 데이터를 해당 유사UTOPIA-2 버스를 통해 인가받아 상기 셀 스위칭 모듈(30)로 전송해 준다.
상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 데이터를 처리하는 프로세서(60-1 ~ 60-nm)를 4 쌍까지 정합이 가능하고 4 쌍 이상의 프로세서(60-1 ~ 60-nm)가 정합되는 경우에 새로운 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 추가로 실장하고 해당 증설된 프로세서(60-1 ~ 60-nm)와 정합시켜 이루어진다.
즉, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)의 구조는 보드당 8 개의 프로세서 정합 부분인 핫-링크 정합부(51-1 ~ 51-8)를 구비하고 상기 각 프로세서(60-1 ~ 60-nm)들이 한 개의 링크를 통해 연결되어 총 8 개의 링크로 이루어지며, 상기 프로세서(60-1 ~ 60-nm)의 개수는 활성 측과 대기 측을 포함하여 8 개까지 확장이 가능하다. 그러므로, 한 쌍의 이중화된 프로세서(60-1 ~ 60-nm)에 상기 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 연결된 링크의 개수는 4 개가 할당되고 크로스 이중화가 가능하다. 그러나, 본 발명에서는 해당 개수에 한정되어 있지 않고 그 이상으로도 구성할 수 있음을 잘 알아야 한다.
이 때, 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)와 각 프로세서(60-1 ~ 60-nm)는 크로스 링크로 이중화되어 있고 ECL 방식으로 데이터를 송수신하는데, 하나의 프로세서(60-1 ~ 60-nm)와 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 연결된 두 개의 정합 링크의 송신 경로는 동일한 셀 데이터가 전송되며, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 두 경로 중 해당 노드의 활성 경로를 통해서 인가되는 프로세서(60-1 ~ 60-nm)의 데이터를 상기 PMA(40)를 통해 상위 블록으로 전송해 준다.
한편, 도 4는 상기 각 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)의 내부 구성도인데, 핫-링크 정합부(51-1 ~ 51-8)와, 송신 FIFO(52-1 ~ 52-8)와, 수신 FIFO(53-1 ~ 53-8)와, 다중화/역다중화부(54)와, UTOPIA/유사 UTOPIA-2 정합부(55)와, CPU 정합부(56)를 포함하여 이루어진다. 여기서, 상기 각 프로세서(60-1 ~ 60-nm)와의 정합 부분에서 송수신 FIFO(52-1 ~ 52-8, 53-1 ~ 53-8)의 동작과 형태는 일치하며, 해당 CPU 정합부(56)는 두 개의 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 사이에 구비되어 있는 이중화 제어용 직렬 버스를 통해서 노드의 이중화 제어 등 보드의 상태 정보를 송수신할 수 있다.
상기 핫-링크 정합부(51-1 ~ 51-8)와, 송신 FIFO(52-1 ~ 52-8)와, 수신 FIFO(53-1 ~ 53-8)와, CPU 정합부(56)는 종래의 구성과 동일하므로 그 설명을 생략한다.
상기 다중화/역다중화부(54)는 상기 각 송신 FIFO(52-1 ~ 52-8)를 통해 인가되는 하위 프로세서(60-1 ~ 60-nm)의 데이터를 역다중화시켜 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해서 상위로 전송해 주며, 상위로부터 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터를 다중화시켜 상기 수신 FIFO(53-1 ~ 53-8)를 통해 하위 프로세서(60-1 ~ 60-nm)로 전송해 준다.
상기 UTOPIA/유사 UTOPIA-2 정합부(55)는 상기 다중화/역다중화부(54)로부터 인가되는 8 비트의 데이터를 36 비트의 병렬 데이터로 변환시켜 유사 UTOPIA-2 버스를 통해 PMA(40)로 전송해 주며, PMA(40)로부터 유사 UTOPIA-2 버스를 통해 인가되는 36 비트의 병렬 데이터를 8 비트 데이터로 변환시켜 상기다중화/역다중화부(54)로 인가해 준다.
본 발명의 실시예에 따른 교환기의 셀 다중화/역다중화 시스템의 동작을 설명하면 다음과 같다.
먼저, PMA(40)에서는 상위 블록인 셀 스위칭 모듈(30)로부터 셀 데이터를 수신하며, 해당 수신된 셀 데이터의 헤더 부분 중 VPI 및 VCI 값을 비교하여 전송해야 할 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)를 확인하며, 해당 수신된 셀 데이터를 유사 UTOPIA-2 버스를 통해 해당 확인한 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송해 준다.
이에, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 상기 유사 UTOPIA-2 버스를 통하여 활성 측 보드 또는 대기 측 보드에 관계없이 동시에 동일한 데이터를 수신하게 된다. 이때, 각 보드, 즉 활성 측과 대기 측 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)는 각각 수신한 36 비트의 병렬 데이터를 내부의 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 8 비트의 데이터로 변환시켜 내부의 다중화/역다중화부(54)에 인가하게 된다.
그리고, 상기 다중화/역다중화부(54)는 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터를 다중화시켜 수신 FIFO(53-1 ~ 53-8) 및 핫-링크 정합부(51-1 ~ 51-8)를 통해 하위 블록인 프로세서(60-1 ~ 60-nm)로 전송해 준다. 이때, 비동기식 교환기에서 모든 데이터의 경로는 VPI 및 VCI의 값에 의하여 결정되는데, 상기 다중화/역다중화부(54)는 해당 각 프로세서(60-1 ~ 60-nm)로부터의 데이터 수신 동작으로 인해 해당 프로세서(60-1 ~ 60-nm)의 VPI 및 VCI 값들을 이미 알고 있으므로 상기 UTOPIA/유사 UTOPIA-2 정합부(55)를 통해 인가되는 셀 데이터의 VPI 및 VCI 값과 기설정된 VPI 및 VCI 값을 비교하여 어느 프로세서(60-1 ~ 60-nm)로 송출할지를 알려주게 된다.
그러면, 상기 프로세서(60-1 ~ 60-nm)는 상기 핫-링크 정합부(51-1 ~ 51-8)를 통해 인가되는 동일한 데이터를 다른 두 개의 링크, 즉 활성 측 링크와 대기 측 링크를 통하여 수신하는데, 이때 선택된 링크, 즉 활성 측 링크를 통해 수신받은 데이터만을 처리하게 된다.
반면에, 하위 블록인 각 프로세서(60-1 ~ 60-nm)에서 상위 블록으로 송출되는 데이터는 상기 각 프로세서(60-1 ~ 60-nm)의 VPI 및 VCI 값을 가지는 ATM 셀 형태로 변환되어 전송되어지는데, 이때 상기 각 이중화된 프로세서(60-1 ~ 60-nm) 중 활성 측 보드에서 해당 ATM 셀 형태로 변환시킨 데이터를 해당 링크를 통해 상기 이중화된 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 전송하게 된다.
그리고, 상기 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)에서는 활성 측 및 대기 측에 관계없이 상기 핫-링크 정합부(51-1 ~ 51-8)를 통해 수신하여 상기 송신 FIFO(52-1 ~ 52-8)에 저장해 준다.
그런 후, 각 보드의 다중화/역다중화부(54)에서는 4 개의 프로세서(60-1 ~ 60-nm)의 정합 부분에 해당하는 송신 FIFO(52-1 ~ 52-8)로부터 중재 회로의 제어를 수신받아 셀 단위로 데이터를 추출하며, 해당 추출한 데이터를 상기 UTOPIA/유사 UTOPIA-2 정합부(55)로 인가해 준다.
이에, 상기 UTOPIA/유사 UTOPIA-2 정합부(55)는 상기 다중화/역다중화부(54)로부터 인가되는 8 비트의 데이터를 36 비트의 병렬 데이터로 변환시켜 유사 UTOPIA-2 버스를 통해 상기 PMA(40)로 전송해 주며, 상기 PMA(40)에 의해 상위 블록인 셀 스위칭 모듈(30)로 전송해 주게 된다.
상술한 동작을 간략하게 말하자면, 상위 블록인 PMA(40)에서 하위 블록인 프로세서(60-1 ~ 60-nm)로 전달되는 셀 데이터는 활성 측과 대기 측의 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n) 모두로 전달되고 해당 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)에서 전송될 프로세서(60-1 ~ 60-nm)를 확인하여 전달되어지며, 반대로 해당 프로세서(60-1 ~ 60-nm)에서 해당 PMA(40)로 전달되는 데이터는 해당 각 프로세서(60-1 ~ 60-nm)의 활성 측 노드를 통해 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 인가되어 해당 보드의 노드 중 활성 노드에 대응하는 송신 FIFO(52-1 ~ 52-8)에서 활성화된 데이터가 선택되고 다중화/역다중화부(54) 및 UTOPIA/유사 UTOPIA-2 정합부(55)를 통하여 상위 블록으로 전달된다.
이 때, 상기 각 노드의 활성 측과 대기 측의 구분은 상기 프로세서(60-1 ~ 60-nm)로부터 수신한 데이터의 이상 유무나 해당 링크의 상태에 따라 결정되는데, 하나의 링크 케이블에는 송수신 경로가 있다. 그래서, 활성 노드의 결정은 송신 경로 상태에 따라 결정되며, 하나의 노드에 이상이 발생하면 나머지의 세 개 활성 노드는 계속 정상적인 동작을 수행하고 이상이 발생한 노드만 대기 측의 셀 다중화/역다중화 어셈블리(50-1 ~ 50-n)로 절체되어 새로운 경로를 통하여 데이터 전송을 수행하게 된다. 그러나, 본 발명에서는 활성 송신 경로와 활성 수신 경로가 반드시 일치하는 것은 아님을 잘 알아야 한다.
이상과 같이, 본 발명에 의해 하나의 프로세서 블록에 4 개의 링크로 이중화하고 해당 각 링크에 수신 데이터를 임시로 저장할 수 있는 FIFO를 구비하여 노드별 이중화 방식으로 데이터 경로를 관리함으로써 노드가 절체될 경우에 해당 노드에 대응하는 FIFO의 데이터들만이 유실되도록 하는데, 즉 종래에는 이중화 방식이 보드별 데이터 경로를 관리하므로 하나의 노드에 이상이 발생하여도 보드가 절체되어 데이터 유실이 4 배로 많았으나 본 발명에 의해 데이터 유실량을 종래의 방식보다 최소 1/4로 감소시킬 수 있다. 또한, 본 발명에 의해 활성 경로의 결정을 상위로 전송하는 경로에 따라 결정하게 함으로써 보드의 상태 관리 및 제어가 간단하게 이루어질 수 있다.
이에 따라, 본 발명에 의해 보드의 교체나 수리를 위하여 절체할 때에 데이터의 유실을 감소시킬 수 있고 시스템의 안정성과 신뢰성을 높일 수 있으며, 하나의 PMA에 4 개의 셀 다중화/역다중화 어셈블리가 존재하므로 시스템의 형상 변경으로 프로세서의 확장 시에 최대 16 개의 프로세서를 수용할 수 있는 개방적인 구조를 가지는 효과가 있다.

Claims (3)

  1. 상위 블록의 데이터를 수신하여 VPI 및 VCI 값을 확인해 유사 UTOPIA-2 버스를 통해 전송하고 해당 유사 UTOPIA-2 버스를 통해 데이터를 인가받아 상위 블록으로 전송하는 PMA와;
    상기 PMA로부터 인가되는 데이터를 다중화시켜 이중화된 하위 프로세서로 전송하며, 해당 하위 프로세서로부터 인가되는 데이터 중 활성 경로 상의 데이터를 선택하여 역다중화시켜 상기 PMA로 전송하는 다수 개의 이중화된 셀 다중화/역다중화 어셈블리를 포함하여 이루어진 것을 특징으로 하는 교환기의 셀 다중화/역다중화 시스템.
  2. 제1항에 있어서,
    상기 셀 다중화/역다중화 어셈블리는 송신 FIFO를 통해 하위 프로세서의 데이터를 인가받아 역다중화하며, 상위 블록의 데이터의 VPI 및 VCI 값들을 확인하여 해당 데이터를 다중화시켜 전송할 하위 프로세서를 결정하여 해당 다중화된 데이터를 수신 FIFO를 통해 전송하는 다중화/역다중화부와;
    상기 다중화/역다중화부로부터 인가되는 8 비트의 데이터를 36 비트의 데이터로 변환시켜 상기 PMA로 전송하며, 상기 PMA로부터 전송되는 36 비트의 데이터를 8 비트의 데이터로 변환시켜 상기 다중화/역다중화부로 인가하는 UTOPIA/유사UTOPIA-2 정합부를 포함하여 이루어진 것을 특징으로 하는 교환기의 셀 다중화/역다중화 시스템.
  3. 제1항에 있어서,
    상기 셀 다중화/역다중화 어셈블리는 각 링크당 하나의 프로세서와 연결시켜 각 프로세서로부터 수신한 데이터의 이상 유무나 해당 링크의 상태를 확인하여 활성 노드를 결정하며, 하나의 노드에 이상이 발생한 경우에 나머지의 활성 노드를 정상 동작을 계속 수행하도록 제어하고 해당 이상이 발생한 노드만 대기 측으로 절체시켜 새로운 활성 노드를 통하여 데이터 전송이 이루어지도록 제어하는 것을 특징으로 하는 교환기의 셀 다중화/역다중화 시스템.
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