JP3599392B2 - 交換機 - Google Patents
交換機 Download PDFInfo
- Publication number
- JP3599392B2 JP3599392B2 JP31141294A JP31141294A JP3599392B2 JP 3599392 B2 JP3599392 B2 JP 3599392B2 JP 31141294 A JP31141294 A JP 31141294A JP 31141294 A JP31141294 A JP 31141294A JP 3599392 B2 JP3599392 B2 JP 3599392B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- unit
- processing unit
- processing
- header
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5619—Network Node Interface, e.g. tandem connections, transit switching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5629—Admission control
- H04L2012/5631—Resource management and allocation
- H04L2012/5636—Monitoring or policing, e.g. compliance with allocated rate, corrective actions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5639—Tariffs or charging
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5647—Cell loss
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、広帯域ＩＳＤＮにおける高速パケット（セル）の交換処理を行う交換機に関する。
【０００２】
【従来の技術】
広帯域ＩＳＤＮは、音声、データ、動画像などの多種多様なマルチメディアを提供することができる。また、ＡＴＭ交換機は、非同期転送モードにより情報をセル単位で転送し、低速から高速まで幅広い通信に適用できる。従って、広帯域ＩＳＤＮ網ではＡＴＭ交換機に光ファイバからなる回線が接続される。
【０００３】
この広帯域ＩＳＤＮにおいて、加入者が使用すべき帯域は数Ｍｂｐｓ程度であり、加入者が少ない場合には、ＡＴＭ交換機は例えば、１５０Ｍｂｐｓ回線を５０〜１００回線だけ収容すれば足りる。また、加入者が少ない場合には、図２０に示すようにＡＴＭ交換機１０の前に設けた伝送系５７で多重化処理を行うことにより回線を有効に利用している。
【０００４】
さらに、伝送系５７で多重化した場合、広帯域ＩＳＤＮに障害が発生した際には損害が大きい。このため、図２１に示すように伝送系５７、加入者回線対応部３、スイッチ４、中継回線対応部３０を現用系と予備系の二重化構成とし、障害が発生した場合には現用系から予備系に切り替えていた。
【０００５】
前記加入者回線対応部３は加入者端末１から同期ディジタルハイアラーキ（ＳＤＨ）で送られてくる信号をＡＴＭフォーマットに変換してスイッチ４に送信するインターフェイスである。スイッチ４は生成されたＡＴＭフォーマットに従ったセルを何れかの中継線に送出すべく内部の信号経路を切り替える。
【０００６】
ここで、図２２に示す加入者回線対応部において、光／電気（ＯＥ／ＥＯ）変換部１１では、光ケーブルからなる加入者回線５３からの光信号を電気信号に変換し、あるいはこれとは逆に電気信号を光信号に変換する。同期ディジタルハイアラーキ（ＳＤＨ）終端部１２では、加入者端末１から伝送系５７を介して送られてくるＳＤＨフォーマットを終端する。ＳＤＨフォーマットとは前記伝送系５７による多重化に際し、信号を効率よくかつ柔軟に伝送できるように伝送路の太さ（つまり、チャネル容量）を階層（数段階）に分け、すなわち、物理レイア（階層）に分けたフォーマットである。図２３にＳＤＨフォーマットを示す。ＳＤＨフレームは縦が９列からなり、横が９オクテッドの制御情報としてのセクションオーバヘッド（ＳＯＨ）と、２６１オクテッドの仮想コンテナ（ＶＣ−４）とから構成される。このフレーム構造によりＳＤＨの基本ビットレートが１５５．５２Ｍビット／ｓに統一されている。
【０００７】
図２４にＳＤＨフレームへのセルマッピングを示す。図中、ＳＤＨフレームには前記仮想コンテナに付加された制御情報としてのパスオーバヘッド（ＰＯＨ）を含む。ＳＤＨフレームはヘッダ及びユーザ情報からなるＡＴＭセルにマッピングされる。
【０００８】
セル同期部１３では、伝送路ドット誤りがＡＴＭセルヘッダの誤りとなったことによるセル損失を低減するためにセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行う。使用量パラメータコントロール（ＵＰＣ）部１４では、トラヒック量を監視することによりユーザが使用すべき帯域を管理する。
【０００９】
課金部１５では、セルをカウントし、その情報を課金情報としてプロセッサに通知する。オペレーションアンドメンテテンス（ＯＡＭ）部１６では、ＯＡＭセル（警報セル）を管理する。モニタリングセル（ＭＣ）部１７では、ＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性等を測定することによりセルの品質を監視する。
【００１０】
ＶＰＩ／ＶＣＩ変換テーブル１８０は入力されてくる仮想チャネル識別子（ＶＣＩ；Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）及び仮想パス識別子（ＶＰＩ；Ｖｉｒｔｕａｌ Ｐａｔｈ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）と出力先の仮想チャネル識別子及び仮想パス識別子とを対応付けて格納する。ＶＰＩ／ＶＣＩ（ヘッダ）変換部１８では、前記セルヘッダに書き込まれた仮想チャネル識別子と仮想パス識別子とを読み出してＶＰＩ／ＶＣＩ変換テーブル１８０を参照することにより仮想パス識別子を出力先の仮想パス識別子に変換し、仮想チャネル識別子を出力先の仮想チャネル識別子に変換する。
【００１１】
この出力先の仮想チャネル識別子と出力先の仮想パス識別子とにより出力先の経路がセル毎に決定される。マイクロプロセッサ１９では、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ／ＶＣＩ変換部１８の制御を行う。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した高度な機能を実現するために回線対応部には多くのＬＳＩが搭載されていた。また、広帯域ＩＳＤＮへの加入者が増加してくると、回線対応部も増加する。このため、回線対応部が大型化してしまう。さらに、加入者回線が多重化された場合であって二重化構成されていない場合には、ある回線対応部に故障が発生すると、その回線対応部に対応する回線を閉塞する。このため、多重化された全ての加入者が回線を使用できなくなるという問題もあった。
【００１３】
本発明の目的は、このような点に鑑みてなされたもので、その目的とするところは、回線対応部の小型化を図る交換機を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、前記課題を解決するために下記の構成とした。図１は交換機の第１の発明の原理図である。
＜第１の発明＞
本発明にかかる交換機は、データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記セルに対して基本的な処理を行う基本処理部５と、前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７とを備えていることである（請求項１に対応）。
（基本処理部）
前記基本処理部５は前記セルに対して基本的な処理を行うもので、例えば、セルの誤り制御を行いセルの同期検出を行ったり、管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性などを測定する。
（付加処理部）
付加処理部７は前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行うもので、例えば、課金処理などを行う。
【００１５】
図１に示す発明は以下の付加的構成要素を備える場合でも成立する。その付加的構成要素とは、前記付加処理部７が、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部５に対して着脱自在に装着されることである（請求項１に対応）。
【００１６】
他の付加的構成要素とは、前記基本処理部５は、さらに、前記付加処理部７内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部６を備え、セルに対して付加的な処理を行うことである（請求項１に対応）。
【００１７】
他の付加的構成要素とは、前記付加処理部７が、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理するＵＰＣ（帯域管理部）１４と、前記セルの数を計数することにより課金情報を収集する課金部１５と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換するＶＣＩ変換部１８ｂとを備えたことである（請求項１に対応）。
【００１８】
他の付加的構成要素とは、前記基本処理部５が、回線を通して送られてくる情報の伝送フォーマットを終端する終端部１２と、前記終端部１２に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部１３と、前記セル同期部１３に接続され警報転送セルを管理する警報転送セル管理（ＯＡＭ）部１６と、前記警報転送セル管理部１６に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定する管理セル（ＭＣ）部１７と、前記管理セル部１７に接続され前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換する仮想パス識別子（ＶＰＩ）変換部１８ａとを備えたことである（請求項２に対応）。
【００１９】
他の付加的構成要素とは、付加的な処理を実行するために必要な情報を記憶するとともに前記基本処理部とは分離されて着脱自在に装着される記憶部１７０を備えることである（請求項３に対応）。
【００２０】
他の付加的構成要素とは、前記基本処理部は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることである（請求項４に対応）。
【００２１】
他の付加的構成要素とは、前記記憶部１７０は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項５に対応）。
【００２２】
他の付加的構成要素とは、前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることである（請求項６に対応）。
【００２３】
他の付加的構成要素とは、前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備える（請求項７に対応）。
＜第２の発明＞図２に交換機の第２の発明の原理図を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部３１と、前記各個別部３１に接続されるとともに各個別部３１で処理されたセルを一括して処理する共通部３２とを備える。前記共通部３２は、前記セルに対して基本的な処理を行う基本処理部５と、前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７とを備えていることである（請求項８に対応）。
【００２４】
また、図２に示す発明は以下の付加的構成要素を備える場合でも成立する。その付加的構成要素とは、前記付加処理部７は、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項９に対応）。
【００２５】
他の付加的構成要素とは、前記基本処理部５が、さらに、前記付加処理部７内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部６を備え、セルに対して付加的な処理を行うことである（請求項１０に対応）。
【００２６】
他の付加的構成要素とは、前記付加処理部７は、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理するＵＰＣ部１４と、前記セルの数を計数することにより課金情報を収集する課金部１５と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換するＶＣＩ変換部１８ｂとを備えたことである（請求項１１に対応）。
【００２７】
他の付加的構成要素とは、前記共通部３２内の基本処理部５は、警報転送セルを管理するＯＡＭ部１６と、ＯＡＭ部１６に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定するＭＣ部１７と、前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換するＶＰＩ変換部１８ａとを備えたことである（請求項１２に対応）。
【００２８】
他の付加的構成要素とは、前記各個別部３１は、前記回線を通して送られてくる情報の伝送フォーマットを終端する終端部１２と、前記終端部１２に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部１３とを備えたことである（請求項１３に対応）。
【００２９】
他の付加的構成要素とは、付加的な処理を実行するために必要な情報を記憶するとともに前記基本処理部とは分離されて着脱自在に装着される記憶部１７０を備えることである（請求項１４に対応）。
【００３０】
他の付加的構成要素とは、前記基本処理部５は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることである（請求項１５に対応）。
【００３２】
他の付加的構成要素とは、前記記憶部１７０は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項１６に対応）。
【００３３】
前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることである（請求項１７に対応）。
【００３４】
他の付加的構成要素とは、前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備える（請求項１８に対応）。
【００３５】
他の付加的構成要素とは、前記記憶部は、前記帯域管理部における処理に必要な情報を記憶する帯域管理メモリと、前記課金部における処理に必要な課金情報を記憶する課金メモリと、前記ヘッダ変換部における仮想チャネル識別子の変換処理に必要な情報を記憶する仮想チャネルメモリとを備えることである（請求項１９に対応）。
【００３６】
また、図３に交換機の第３の発明を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部３１と、前記各個別部３１に接続され各個別部３１で処理されたセルを一括して処理するセル処理部１６６を有する共通部３２とを備える。
【００３７】
前記各個別部３１は、前記セルに含まれるセルヘッダに自己を識別するための識別フラグと自己が前記各個別部毎に前記セルを処理すべきかどうかを示す制御情報とを付加する制御部３９を備え、前記セル処理部１６６は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定する（請求項２０に対応）。
【００３８】
その付加的構成要素とは、前記制御部３９が、各個別部に順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加する。前記セル処理部１６６が、各個別部内の制御部３９から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することである（請求項２１に対応）。
【００３９】
さらに、図４に交換機の第４の発明を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部１０を備える。前記回線対応部１０が、セルに含まれるセルヘッダに前記セルを処理すべきかどうかを示す制御情報を付加する制御部３９と、前記制御部３９から送られてくるセル内のセルヘッダに付加された制御情報とに基づきセルを処理すべきかを決定するセル処理部１６６とを備えることである（請求項２２に対応）。
【００４０】
その付加的構成要素とは、前記制御部３９が、順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加し、前記セル処理部１６６は、前記制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することである（請求項２３に対応）。
【００４１】
【作用】
本発明によれば、回線対応部１０を個別部、共通部に分離しない場合、前記基本処理部５から分離された付加処理部７を基本処理部５に対して装着した場合には、付加的なセル処理を行うことができ、また、付加処理部７を基本処理部５に対して装着しない場合には、ハード量を削減すると共にセル処理に対するサービスを制限することができる。また、回線対応部１０を個別部、共通部に分離した場合には、共通部単位にサービスを制限することができる。
【００４２】
また、付加処理部７に設けたいくつかの処理ブロックが基本処理部５に装着されない場合には、かなりのハード量を削減してサービスを制限できる。
さらに、選択部６が装着された処理ブロックを選択するので、その処理ブロックに対応する付加的なセル処理を行うことができる。
【００４３】
ＵＰＣ部１４を基本処理部５に装着しない場合には、加入者端末の加入者が使用すべき帯域を管理しないので、全帯域の使用を許可するサービスを提供できる。課金部１５を装着しない場合には、セルの数を計数しないので、セルの使用量に関係なく一定料金を課金するサービスを提供できる。ＶＣＩ変換部１８ｂが装着されない場合には、仮想チャネル識別子を変換しないので、専用線のようにパスの中身を自由に使用できるＵＶＰサービスを提供できる。
【００４４】
また、基本処理部５では、ＶＰＩ変換部１８ａが仮想パス識別子を出力先の仮想パス識別子に変換する処理などの基本的に処理を行う。
さらに、付加実行部７ａを基本処理部５に既に装着し、記憶部１７０を基本処理部装着することにより記憶された情報を用いて付加的な処理を行うこともできる。
【００４５】
また、第２の処理部は、セルに対して時間ずれを許容して処理を実行するが、この第２の処理部には基本処理部の一部と付加実行部７ａとが設けられる。そして、第２の処理部では、抽出されたヘッダ情報と警報転送セル情報に基づき基本処理部の一部と付加実行部７ａとのセル処理を共通に行うので、基本処理部の一部と付加実行部７ａセル処理部とのある部分のみを外部に出すことはできない。このため、記憶部のみを外部に分離して付加的なセル処理を行うことができる。
【００４６】
また、いくつかの記憶ブロックが基本処理部５に装着されない場合には、かなりのハード量を削減してサービスを制限することができる。
また、ヘッダ処理部は１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択するので、選択された記憶ブロックの情報を用いて付加的な処理を行うことができる。
【００４７】
さらに、前記セル処理部では、基本的なセル処理として警報転送セルを管理し、
付加的なセル処理として使用帯域の管理、ヘッダ変換、課金処理を行うことができる。
【００４８】
また、帯域管理メモリが基本処理部に装着されないときには、全帯域の使用を許可するサービスを提供できる。課金メモリが装着されないときには、一定課金サービスを提供できる。仮想チャネルメモリが装着されないときには、ＵＶＰサービスを提供できる。
【００４９】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定するので、回線毎にサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線のセルサービスを制限できる。
【００５０】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定するので、各回線に入力される仮想パス識別子毎にセルサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線の仮想パス識別子毎にセルサービスを制限できる。
【００５１】
【実施例】
以下、本発明の交換機の実施例を説明する。
＜実施例１＞
図５はＡＴＭ交換機内の回線対応部の実施例１を示す構成ブロック図である。図５に示した回線対応部３Ａは加入者端末１とスイッチ４との間に設けられる。前記回線対応部３Ａは加入者端末１から同期ディジタルハイアラーキ（ＳＤＨ）で送られてくる信号をＡＴＭフォーマットに変換してスイッチ４に送信するインターフェイスである。スイッチ４は生成されたＡＴＭフォーマットに従ったセルを何れかの中継線に送出すべく内部の信号経路を切り替える。
【００５２】
回線対応部３Ａは、前記セルに対して基本的な処理を行う基本処理部５Ａと、前記基本処理部５Ａから分離されるとともに前記基本処理部５Ａに対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７Ａとからなる。
【００５３】
前記基本処理部５Ａは、光電気変換部１１、光電気変換部１１に接続されるＳＤＨ終端部１２、ＳＤＨ終端部１２に接続されるセル同期部１３、セル同期部１３に接続されるＶＰ−ＳＷ用内部識別子変換部１８３とを備える。
【００５４】
前記基本処理部５Ａは、ＶＰ−ＳＷ用内部識別子変換部１８３に接続されるセレクタ６ａ、セレクタ６ａに接続されるセレクタ６ｂ、セレクタ６ｂに接続されるセレクタ６ｃ、セレクタ６ｃに接続されるＯＡＭ部１６、ＯＡＭ部１６に接続されるＭＣ部１７、ＭＣ部１７に接続されるヘッダ変換部１８ｃ、マイクロプロセッサ１９とを備える。
【００５５】
また、前記付加処理部７Ａは３つの基板ＰＢ１〜ＰＢ３からなる。基板ＰＢ１にはＶＣ−ＳＷ用内部識別子変換部１８５が設けられ、基板ＰＢ２にはＵＰＣ部１４が設けられ、基板ＰＢ３には課金部１５が設けられる。
【００５６】
前記基板ＰＢ１は端子Ｐ１´〜Ｐ３´を通して基本処理部５Ａの対応する端子Ｐ１〜Ｐ３に着脱自在に装着されることでＶＣ−ＳＷ用内部識別子変換部１８５が前記ＶＰ−ＳＷ用内部識別子変換部１８３、セレクタ６ａ、マイクロプロセッサ１９に接続される。前記ＶＰ−ＳＷ用内部識別子変換部１８３は基本処理部５Ａに装着されたときに装着信号をセレクタ６ａに出力する。
【００５７】
前記基板ＰＢ２は端子Ｐ４´〜Ｐ６´を通して基本処理部５Ａの対応する端子Ｐ４〜Ｐ６に着脱自在に装着されることでＵＰＣ部１４が前記セレクタ６ａ，６ｂ、マイクロプロセッサ１９に接続される。前記ＵＰＣ部１４は基本処理部５Ａに装着されたときに装着信号をセレクタ６ｂに出力する。
【００５８】
前記基板ＰＢ３は端子Ｐ７´〜Ｐ９´を通して基本処理部５Ａの対応する端子Ｐ７〜Ｐ９に着脱自在に装着されることで課金部１５が前記セレクタ６ｂ，６ｃ、マイクロプロセッサ１９に接続される。前記課金部１５は基本処理部５Ａに装着されたときに装着信号をセレクタ６ｃに出力する。
【００５９】
光電気変換部１１は、光ケーブルからなる加入者回線５３からの光信号を電気信号に変換し、あるいはこれとは逆に電気信号を光信号に変換する。ＳＤＨ終端部１２は、加入者端末１から送られてくるＳＤＨフォーマットを終端する。
【００６０】
セル同期部１３は、前記セルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行う。
ＵＰＣ部１４は、トラヒック量を監視することにより加入者が使用すべき帯域を管理する。課金部１５は、入力されてくるセルの数をカウントすることにより課金情報を収集する。ＯＡＭ部１６は、ＯＡＭセル（警報セル）を管理する。ＭＣ部１７はＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性を測定することによりセルの品質を監視する。
【００６１】
セレクタ６ａは基板ＰＢ１が基本処理部５Ａに装着されたときに基板ＰＢ１からの装着信号に基づきＶＣ−ＳＷ用内部識別子変換部１８５を選択する。セレクタ６ｂは基板ＰＢ２が基本処理部５Ａに装着されたときに基板ＰＢ２からの装着信号に基づきＵＰＣ部１４を選択する。セレクタ６ｃは基板ＰＢ３が基本処理部５Ａに装着されたときに基板ＰＢ３からの装着信号に基づき課金部１５を選択する。
【００６２】
マイクロプロセッサ１９は、ＶＰ−ＳＷ用内部識別子変換部１８３、ＶＣ−ＳＷ用内部識別子変換部１８５、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ変換部１８ａの制御を行う。
【００６３】
図６にＡＴＭにおけるセルフォーマットを示す。セルは５バイトのヘッダと、４８バイトの情報フィールドで構成されている。図６に示すセル２００はヘッダ２０１と情報フィールド２０２とから構成される。
【００６４】
ヘッダ２０１は、４ビットのフロー制御情報（ＧＦＣ；Ｇｅｎｅｒｉｃ Ｆｌｏｗ Ｃｏｎｔｒｏｌ）、８ビットのＶＰＩ、１２ビットのＶＣＩ、３ビットのセル形式情報（ＰＴＩ；Ｐａｙｌｏａｄ Ｔｙｐｅ Ｉｄｅｎｔｉｆｉｅｒ）、セル廃棄優先情報（ＣＬＰ；Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）、さらに８ビットのヘッダ２０１の制御情報（ＨＥＣ；Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ）とで構成される。
図７に内部識別子を用いたＶＰＩ及びＶＣＩの変換を示す。図７において、ヘッダ変換部１８ｃ、縮小前のＶＰＩ／ＶＣＩ変換テーブル１８２、ＶＰ−ＳＷ用内部識別子変換部１８３、ＶＣ−ＳＷ用内部識別子変換部１８５、内部識別子変換テーブル１８４（１８４ａ，１８４ｂ）が設けられる。
【００６５】
ＶＰＩ／ＶＣＩ変換テーブル１８２において、入力されてくるＶＰＩ（ユーザノードインターフェイス；ＵＮＩ）に対してタグ情報（ＴＡＧ）と出力先のＶＰＩ（ネットワークノードインターフェイス；ＮＮＩ）とを割り当てている。
【００６６】
図７では、内部識別子を用いてＶＰＩ／ＶＣＩ変換テーブル１８２のＶＰＩ／ＶＣＩを縮小する。ＶＰＩ／ＶＣＩ変換テーブル１８２はＵＮＩのＶＰＩを３ビット、ＶＣＩを５ビット、ＮＮＩのＶＰＩを１２ビット、ＶＣＩを１６ビットに設定する。ＴＡＧを１２ビットに設定する。
【００６７】
ＶＰ−ＳＷ用内部識別子変換部１８３は、３ビットのＶＰＩ及び１ビットのＵＶＰ（ＶＣ変換を行わずにＵＶＰサービスのみを行うか否かを示す情報）を６ビットの内部識別子に変換する。ＶＣ−ＳＷ用内部識別子変換部１８５は、５ビットのＶＣＩを６ビットの内部識別子に変換する。
【００６８】
ヘッダ変換部１８ｃはＶＰ−ＳＷ用内部識別子変換部１８３で変換された内部識別子を内部識別子変換テーブル１８４ａにより出力先のＶＰＩに変換する。
ヘッダ変換部１８ｃはＶＣ−ＳＷ用内部識別子変換部１８５で変換された内部識別子を内部識別子変換テーブル１８４ｂにより出力先のＶＣＩに変換する。
【００６９】
このような内部識別子を用いるのは複数のＶＰを同時に使用する全てのＶＣＩの数を制限することによりメモリ量を減らす。
次にこのように構成された実施例１の回線対応部の動作を説明する。図８に実施例１の回線対応部の動作のフローチャートを示す。まず、セレクタ６ａはＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されたかどうかを基板ＰＢ１からの装着信号によって判断する（ステップ１０１）。
【００７０】
ここで、ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されないときには、セレクタ６ａはＶＰ−ＳＷ用内部識別子変換部１８３を選択するので、ＶＰ−ＳＷ用内部識別子変換部１８３はＶＰＩ内部識別子変換処理を行う（ステップ１０２）。すなわち、図７に示すようにＶＰＩ、ＵＶＰを内部識別子に変換する。
【００７１】
一方、ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されたときには、セレクタ６ａはＶＣ−ＳＷ用内部識別子変換部１８５を選択するので、ＶＣ−ＳＷ用内部識別子変換部１８５はＶＣＩ内部識別子変換処理を行う（ステップ１０３）。すなわち、図７に示すようにＶＣＩを内部識別子に変換する。
【００７２】
次に、セレクタ６ｂはＵＰＣ部１４が基本処理部５Ａに装着されたかどうかを基板ＰＢ２からの装着信号によって判断する（ステップ１０４）。
ここで、ＵＰＣ部１４が基本処理部５Ａに装着されないときには、ＵＰＣの処理を行わずにステップ１０６の処理に進む。この場合には、全ての帯域の使用を許可するサービスをハード量を削減することで提供することができる。
【００７３】
一方、ＵＰＣ部１４が基本処理部５Ａに装着されたときには、セレクタ６ｂはＵＰＣ部１４を選択するので、ＵＰＣ部１４はＵＰＣ処理を行う（ステップ１０５）。すなわち、使用者の帯域管理が行われる。
【００７４】
次に、セレクタ６ｃは課金部１５が基本処理部５Ａに装着されたかどうかを基板ＰＢ３からの装着信号によって判断する（ステップ１０６）。
ここで、課金部１５が基本処理部５Ａに装着されないときには、課金処理を行わずにステップ１０８の処理に進む。この場合には、セルの使用量に依存せずに一定料金で課金するサービスをハード量を削減することにより提供することができる。
【００７５】
一方、課金部１５が基本処理部５Ａに装着されたときには、セレクタ６ｃは課金部１５を選択するので、課金部１５は課金処理を行う（ステップ１０７）。すなわち、セルのカウント数に応じて課金が行われる。
【００７６】
さらに、ＯＡＭ部１６によりセルに対してＯＡＭの処理が行なわれ（ステップ１０８）、ＭＣ部１７によりセルに対してＭＣの処理が行なわれる（ステップ１０９）。
【００７７】
次に、ヘッダ変換部１８ｃは内部識別子変換テーブル１８４を参照してヘッダの変換処理を行う（ステップ１１０）。ここで、前記ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されない場合には、ヘッダ変換部１８ｃはＶＰ−ＳＷ用内部識別子変換部１８３で変換された内部識別子を内部識別子変換テーブル１８４ａにより出力先のＶＰＩに変換する。
【００７８】
すなわち、この場合には、専用線のようにパスの中身を自由に使用できるＵＶＰサービスをハード量を削減することで実現することができる。
一方、前記ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着された場合には、ヘッダ変換部１８ｃはＶＣ−ＳＷ用内部識別子変換部１８５で変換された内部識別子を内部識別子変換テーブル１８４ｂにより出力先のＶＣＩに変換する。
【００７９】
なお、ＵＰＣ部１４、課金部１５、ＶＣ−ＳＷ用内部識別子変換部１８５は各々個別に基本処理部５Ａに装着することもできる。
＜実施例２＞
次に、本発明の実施例２について説明する。図９に本発明の実施例２の回線対応部の構成を示す。
【００８０】
実施例２の回線対応部３Ｂは、加入者回線を通して複数の加入者端末１の各々に個別に接続されるとともに個別にセル処理を行う個別部３１Ｂ（３１Ｂ−１〜３１Ｂ−Ｎ）と、これら全ての個別部に接続されるとともに各個別部３１Ｂで処理されたセルを一括処理する１つの共通部３２Ｂとを備えて構成される。
【００８１】
各個別部３１Ｂ−１〜３１Ｂ−Ｎは、加入者端末１から送られてくる情報をセル単位に変換して共通部３２Ｂに引き渡すもので、各個別部３１Ｂ−１〜３１Ｂ−Ｎは、光電気変換部１１、光電気変換部１１に接続されるＳＤＨ終端部１２、ＳＤＨ終端部１２に接続されるセル同期部１３ａ、セル同期部１３ａと共通部３２Ｂとに接続される共通インターフェイス（ＩＮＦ）３８とから構成される。共通ＩＮＦ３８はセルデータを信号線５４を通して共通部３２Ｂに転送する。
【００８２】
なお、光電気変換部１１、ＳＤＨ終端部１２は実施例１で説明したので、ここではその説明は省略する。セル同期部１３ａはセル同期検出を行うとともに自己の個別部を識別するための識別フラグをセルのセルヘッダに付加する。
【００８３】
共通部３２Ｂは、複数の個別部３１Ｂ−１〜３１Ｂ−Ｎからのセルをスイッチ４に引き渡すものであり、基本処理部５Ｂ、基本処理部５Ｂに着脱実在に装着される付加処理部７Ａを備える。
【００８４】
図１０に実施例２の共通部の構成を示す。図１０に示すように基本処理部５Ｂは前記各個別部に接続されるとともにＶＰ−ＳＷ用内部識別子変換部１８３に接続される多重分離部８１、セレクタ６ａ〜６ｃ、ＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃ、マイクロプロセッサ１９ａを有する。なお、セレクタ６ａ〜６ｃ、ＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃの構成は実施例１の構成と同一であるので、ここではその説明は省略する。
【００８５】
多重分離部８１は各個別部３１Ｂ−１〜３１Ｂ−Ｎから送られてくるセルの多重化または各個別部３１に対してセルの分離を行う。マイクロプロセッサ１９ａは、多重分離部８１、その他の各部を制御する。
【００８６】
交換機プロセッサ１９０は各個別部３１Ｂ−１〜３１Ｂ−Ｎを制御するための制御コマンド及び各個別部３１Ｂ−１〜３１Ｂ−Ｎの障害を監視するための障害監視コマンドを各個別部３１Ｂ−１〜３１Ｂ−Ｎに通知するものである。このマイクロプロセッサ１９ａには交換機プロセッサ１９０が接続される。
【００８７】
以上の説明は加入者端末１から回線対応部３Ｂを介してスイッチ４へのセルの転送であるが、これとは逆にスイッチ４から回線対応部３Ｂを介して加入者端末１にセルの転送を行うこともできる。
【００８８】
なお、付加処理部７Ａは既に実施例１で説明したので、ここではその説明は省略する。
このような構成によれば、各個別部３１Ｂ−１〜３１Ｂ−Ｎで処理された各々のセルは共通部３２Ｂに設けられた基本処理部５Ｂで一括処理される。基本処理部５Ｂではる。各個別部のセルを区別するために前記セルヘッダに付加された識別フラグに基いて各セルを識別する。すなわち、基本処理部５Ｂ内のＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃを各個別部３１Ｂ−１〜３１Ｂ−Ｎに対して共通化したので、回線対応部３Ｂの小型化を図ることができる。
【００８９】
また、付加処理部７ＡのＵＰＣ部１４、課金部１５、ＶＣ−ＳＷ用内部識別子変換部１８５は各々個別に基本処理部５Ａに装着することができるので、実施例１と同様な効果が得られる。
【００９０】
また、回線対応部を個別部、共通部に分離した場合には、共通部単位にサービスを提供することができる。
＜実施例３＞
次に、本発明の実施例３について説明する。図１１に実施例３の回線対応部を示す。実施例３では、回線対応部３ｃを加入者回線対応に設けた例を説明する。
【００９１】
回線対応部３Ｃには、加入者回線５３を通して一の加入者端末１が接続される。回線対応部３Ｃの出力にはスイッチ４が接続されて構成される。すなわち、この回線対応部３Ｃは一の加入者端末１に対応して設けられる。
【００９２】
ここでは、回線対応部３Ｃはセルに対して実時間で処理を行う処理部と、セルに対して時間ずれを許容して処理を行う処理部とに分離し、さらに、付加処理部の一部である記憶部を外部に分離したことを特徴とする。
【００９３】
回線対応部３Ｃは光／電気変換部１１、ＳＤＨ終端部１２、セル同期部１３、ＭＣ部１７、ブロック部１６０、記憶部１７０、マイクロプロセッサ１９ｃを備える。マイクロプロセッサ１９ｃはＭＣ部１７、ブロック部１６０を制御する。
【００９４】
ＭＣ部１７はＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性等を測定することによりセルの品質を監視するものである。このため、ＭＣ部１７にはＭＣセルの抽出及び挿入のタイミングを一致させることが要求される。すなわち、ＭＣセルに対して実時間で処理が行なわれる。
【００９５】
ブロック部１６０は、ヘッダ情報及びＯＡＭセルの抽出及び挿入のタイミングずれがあっても許容される処理をブロック化したものである。
ブロック部１６０は、例えば、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ヘッダ変換部１８をブロック化している。
【００９６】
図１２にブロック部及び記憶部の具体的な構成を示す。ブロック部１６０は、セル抽出部１６２、セル挿入部１６４、セル処理部１６６とを備える。セル抽出部１６２は、入力されてくるセルからヘッダ情報を抽出するとともに予め設定された特定のＯＡＭセル情報を抽出してこれらの情報をセル処理部１６６に出力する。
【００９７】
セル処理部１６６は、前記実施例１で説明した基本処理部の一部であるＯＡＭ部１６と、既に基本処理部内に装着された付加実行部７ｃ、ヘッダ処理部１６７、メモリ１６８とから構成される。付加実行部７ｃはＵＰＣ部１４、課金部１５、ヘッダ変換部１８から構成される。セル処理部１６６内のＯＡＭ部１６、付加実行部７ｃの各部がセル抽出部１６２及びセル挿入部１６４を共用する構成となっている。
【００９８】
一方、前記記憶部１７０は前記ブロック部１６０に着脱自在に装着される。記憶部１７０は、ＵＰＣ部１４の処理に必要な情報を記憶するＵＰＣ用メモリ１７０ａ、課金部１５の処理に必要な情報を記憶する課金用メモリ１７０ｂ、ＶＣＩ変換処理に必要な情報を記憶するＶＣＩ変換用メモリ１７０ｃからなる。これらのメモリは個別にブロック部１６０に装着される。前記メモリ１６８は各種の情報を記憶する。
【００９９】
ＵＰＣ部１４はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報に基づきセルの流入の可否の判断を行い、セル流入否の場合にはセルの廃棄指示をセル挿入部１６４に対して行う。
【０１００】
課金部１５はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報に基づきセル数をカウントすることにより課金情報を収集する。
ヘッダ変換部１８はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報を新しいヘッダ情報に変換して変換されたヘッダ情報をセル挿入部１６４に出力する。
【０１０１】
ＯＡＭ部１６はセル抽出部１６２で抽出されたＯＡＭセル情報を入力してこのＯＡＭセル情報にセルの受信処理とＯＡＭセルの作成を行う。
セル挿入部１６４はセル処理部１６６内のＵＰＣ部１４から送られてくるセルの廃棄指示に従って、セルの廃棄処理を行う。セル挿入部１６４はセル処理部１６６内のヘッダ変換部１８から送られてくる新しいヘッダ情報に従って、新しいヘッダ情報をセルヘッダに付け変える。セル挿入部１６４はセル処理部１６６内のＯＡＭ部１６から送られてくるＯＡＭセル情報に従ってＯＡＭセルの挿入を行う。
【０１０２】
ヘッダ変換部１６７は抽出されたヘッダ情報とＯＡＭセル情報とに基づきセル処理を行うとともに記憶部１７０内の各部がブロック部１６０に装置訳されたかどうかを判定する。
【０１０３】
次に、このように構成された実施例３の動作を図１３を参照して説明する。図１３では、ブロック部１６０と記憶部１７０との動作を説明する。まず、ブロック部１６０において、セル抽出部１６はセルからセルヘッダを分離処理する（ステップ３０１）。すると、ヘッダ処理部１６７はＵＰＣ用メモリ１７０ａがブロック部１６０に装着されたかどうかを判定する（ステップ３０２）。
【０１０４】
ここで、ＵＰＣ用メモリ１７０ａがブロック部１６０に装着された場合には、ヘッダ処理部１６７はＵＰＣ用メモリ１７０ａからＵＰＣ用データを収集する（ステップ３０３）。
【０１０５】
一方、ＵＰＣ用メモリ１７０ａがブロック部１６０に装着されない場合にはヘッダ処理部１６７はＵＰＣ用データを収集せずにステップ３０４の処理に進む。次に、ヘッダ処理部１６７は課金用メモリ１７０ｂがブロック部１６０に装着されたかどうかを判定する（ステップ３０４）。
【０１０６】
ここで、課金用メモリ１７０ｂがブロック部１６０に装着された場合には、ヘッダ処理部１６７は課金用メモリ１７０ｂから課金用データを収集する（ステップ３０５）。
【０１０７】
一方、課金用メモリ１７０ｂがブロック部１６０に装着されない場合には、ヘッダ処理部１６７は課金用データを収集せずにステップ３０６の処理に進む。
次に、ヘッダ処理部１６７はＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着されたかどうかを判定する（ステップ３０６）。
【０１０８】
ここで、ＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着された場合には、ヘッダ処理部１６７はＶＣＩ変換用メモリ１７０ｃからＶＣＩ変換用データを収集する（ステップ３０７）。
【０１０９】
一方、ＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着されない場合には、ヘッダ処理部１６７はＶＣＩ変換用データを収集せずにステップ３０８の処理に進む。
【０１１０】
さらに、ヘッダ処理部１６７はメモリ１６８からその他のデータを収集して、ＵＰＣ用データ、課金用データ、ＶＣＩ変換用データを対応する処理部に出力する。
【０１１１】
すなわち、ＯＡＭ部１６はヘッダに含まれるＯＡＭセルに対してＯＡＭ処理を行う（ステップ３０９ａ）。また、ＵＰＣ部１４はＵＰＣ用メモリ１７０ａが装着された場合には、ＵＰＣ用データに基づきＵＰＣ処理を行う（ステップ３０９ｂ）。
【０１１２】
課金部１５は課金用メモリ１７０ｂが装着された場合には、課金用データに基づき課金処理を行う（ステップ３０９ｃ）。ヘッダ変換部１８はＶＣＩ変換用メモリ１７０ｃが装着された場合には、ＶＣＩ変換用データに基づきヘッダ処理を行う（ステップ３０９ｄ）。さらに、セル挿入部１６４はセル挿入処理を行う（ステップ３１０）。
【０１１３】
このように実施例３によれば、前記ブロック部１６０に設けられたＵＰＣ部１４、課金部１５、ヘッダ変換部１８、ＯＡＭ部１６が、１つのセル抽出部１６２及びセル挿入部１６４を共用するので、回線対応部３Ｃの小型化を図ることができる。
【０１１４】
また、共通処理を行うブロック部１６０には基本処理部であるＯＡＭ部１６と、付加処理部であるＵＰＣ部１４及び課金部１５及びヘッダ変換部１８とが混在するので、ある部分のみを分離することはできない。このため、付加的なセル処理に必要な情報を記憶するＵＰＣ用メモリ１７０ａ、課金用メモリ１７０ｂ、ＶＣＩ変換用メモリ１７０ｃを外部に分離した。
【０１１５】
従って、ＵＰＣ用メモリ１７０ａを装着しない場合には、さらに、ハード量を削減して全帯域サービスを提供できる。課金用メモリ１７０ｂを装着しない場合には、さらに、ハード量を削減して一定課金処理を提供できる。ＶＣＩ変換用メモリ１７０ｃを装着しない場合にはさらに、ハード量を削減して専用線によるＵＶＰサービスを提供できる。
＜実施例４＞
図１４に回線対応部の実施例４の構成を示す。実施例４は実施例２の個別部、共通部の分離構成と、実施例３のブロック部１６０からの記憶部１７０の分離構成とを組み合わせたものである。
【０１１６】
図１４において、回線対応部３Ｄは個別部３１Ｂ−１〜３１Ｂ−Ｎ、各個別部３１Ｂ−１〜３１Ｂ−Ｎに接続される共通部３２Ｄ、共通部３２Ｄに接続される交換機プロセッサ１９０及び記憶部１７０とを備える。
【０１１７】
各個別部３１Ｂ−１〜３１Ｂ−Ｎの構成は既に実施例２において説明したので、その詳細は省略する。共通部３２ＤはＭＣ部１７、各個別部に接続される多重分離部８１、多重分離部８１に接続されるブロック部１６０、これらの各部を制御するマイクロプロセッサ１９ｄからなる。ブロック部１６０には記憶部１７０が着脱自在に装着されるようになっている。
【０１１８】
ブロック部１６０、記憶部１７０の構成は図１２において既に説明したので、ここでは、その詳細は省略する。
このような構成によれば、実施例２と実施例３との効果が同時に得られるので、その果が大である。
＜実施例５＞
次に、本発明の実施例５を説明する。図１５に回線対応部の実施例５を示す。実施例２、実施例４では、共通部単位でサービスを提供していた。これに対して、実施例５では、個別部毎に異なるサービスを提供するものである。
【０１１９】
以下、その構成を説明する。回線対応部３Ｅは複数の個別部３１Ｅ−１〜３１Ｅ−Ｎと、各個別部に接続される共通部３２Ｅ及び交換機プロセッサ１９０と、共通部３２Ｅに接続される交換機プロセッサ１９０とを備える。
【０１２０】
各個別部３１Ｅ−１〜３１Ｅ−Ｎは、光電気変換部１１、ＳＤＨ終端部１２、セル同期部１３ｂ、セル同期部１３ｂに接続される制御部３９Ａ、共通部ＩＮＦ３８とを備える。
【０１２１】
前記共通部３２Ｅは多重分離部８１、ＭＣ部１７、ＯＡＭ部１６、ＵＰＣ部１４、課金部１５、ＶＰＩ／ＶＣＩ変換部１８、これらを制御するマイクロプロセッサ１９を備える。
【０１２２】
交換機プロセッサ１９０は加入者から申告された一定課金にすべきかどうかを示す制御情報を交換局から入力してその情報を制御部３９Ａに出力する。
前記各制御部３９Ａは、前記セルに含まれるセルヘッダに自己を識別するための識別フラグと自己が前記セルに対する課金処理、ＵＰＣ処理、ＯＡＭ処理をすべきかどうかを示す制御情報とを付加してセル同期部１３Ｂに出力する。
【０１２３】
前記制御情報を図１６に示す。図１６に示すように制御情報‘１００’は３ビットからなり、上位１ビットは課金無効ビットである。課金無効ビット‘１’は課金処理を行わないことを示す。
【０１２４】
すなわち、セル数のカウントに関係なく一定課金が行われる。次の１ビットはＵＰＣ無効ビットであり、ここでは‘０’が設定されているので、ＵＰＣ処理を行うことを示す。下位１ビットはＯＡＭ無効ビットであり、ここでは‘０’が設定されているので、ＯＡＭ処理を行うことを示す。
【０１２５】
前記共通部３２Ｅのマイクロプロセッサ１９は、各個別部内の制御部３９Ａから送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルに対して前記処理を行うべきかを決定する。
【０１２６】
次に、図１７を参照して個別部毎の課金処理を説明する。まず、加入者が図示しない交換局に一定課金を受けることを申告する。交換機プロセッサ１９０は前記申告に基づき図１６に示す制御情報を制御部３９Ａに出力する。各制御部３９Ａは識別フラグ及び制御情報をセル同期部を介して共通部３２Ｅに転送する（ステップ５０１）。
【０１２７】
一方、共通部３２Ｅは順次入力される各セルのヘッダに含まれる識別フラグ及び制御情報の内、識別フラグによりどの個別部かを認識する。マイクロプロセッサ１９は、制御情報に基づき回線毎にセルに対して前記課金処理を行うべきかを決定する（ステップ５０２）。
【０１２８】
図６に示す例では、課金無効ビットが１であるので、その回線に対して一定課金となる（ステップ５０３）。さらに、その他のＵＰＣ処理、ＯＡＭ処理は通常の処理を行う。
【０１２９】
一方、個別部によっては、課金無効ビットが０である場合もある。この場合には、課金処理が行われる（ステップ５０４）。
このように個別部毎に制御情報を共通部に送るので、個別部単位で一定課金サービスを提供することができる。
【０１３０】
なお、実施例では、セルヘッダに制御情報を書き込んだが、例えば、別線から直接、共通部３２Ｅに制御情報を転送するようにしてもよい。
さらに、実施例５の変形例を図１８に示す。図１８では、制御部３９Ｂは交換機プロセッサ１９０からの指示によりＶＰＩ毎に異なる制御情報を設定し、ＶＰＩ毎の異なる制御情報をセル同期部１３ｃに出力する。例えば、３番目のＶＰＩは制御情報が‘０１０’に設定され、４番目のＶＰＩは制御情報が‘１１０’に設定されている。
【０１３１】
従って、３番目のＶＰＩでは、ＵＰＣ処理を行わない。すなわち、全帯域の使用を行う。４番目のＶＰＩでは、ＵＰＣ処理、ＯＡＭ処理を行わない。このような構成によれば、ＶＰＩ毎に異なるサービスを提供できる。
＜実施例６＞
次に、実施例６を説明する。実施例６では、加入者回線毎に回線対応部３Ｆを設けたものである。回線対応部３Ｆは光電気変換部１１、ＳＤＨ終端部１２、セル同期部１３、セル同期部に接続される制御部３９Ａ、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ／ＶＣＩ変換部１８、マイクロプロセッサ１９を備える。
【０１３２】
前記制御部３９Ａは前記実施例５で説明した制御情報をセル同期部１３ｂに出力する。マイクロプロセッサ１９は前記セル同期部１３ｂから送られてくるセル内のセルヘッダに付加された制御情報に基づきセルを処理すべきかを決定する。
【０１３３】
このように１つの加入者回線に対して１つの回線対応部を設けた場合でも、無効ビットによって異なるサービスを提供できる。
また、１つの加入者回線に対して１つの回線対応部を設けた場合でも、ＶＰＩ毎に制御情報を設定してもよく、この場合には、ＶＰＩ毎に異なるサービスを提供できる。
【０１３４】
【発明の効果】
本発明によれば、回線対応部を個別部、共通部に分離しない場合、基本処理部から分離された付加処理部を基本処理部に装着した場合には、付加的なセル処理を行うことができ、また、付加処理部を基本処理部に装着しない場合には、ハード量を削減すると共にセル処理に対するサービスを制限することができる。また、回線対応部を個別部、共通部に分離した場合には、共通部単位でサービスを制限することができる。
【０１３５】
また、付加処理部に設けたいくつかの処理ブロックが基本処理部に装着されない場合には、かなりのハード量を削減してサービスを制限できる。さらに、選択部が装着された処理ブロックを選択するので、その処理ブロックに対応する付加的なセル処理を行うことができる。
【０１３６】
帯域管理部を基本処理部に装着しない場合には、加入者端末の加入者が使用すべき帯域を管理しないので、全帯域の使用を許可するサービスを提供できる。課金部を装着しない場合には、セルの数を計数しないので、セルの使用量に関係なく一定料金を課金するサービスを提供できる。仮想チャネル識別子変換部が装着されない場合には、仮想チャネル識別子を変換しないので、専用線のようにパスの中身を自由に使用できるＵＶＰサービスを提供できる。
【０１３７】
また、基本処理部では、仮想パス識別子変換部が仮想パス識別子を出力先の仮想パス識別子に変換する処理などの基本的に処理を行う。さらに、付加実行部を基本処理部に既に装着し、記憶部を基本処理部装着することにより記憶された情報を用いて付加的な処理を行うこともできる。
【０１３８】
また、第２の処理部では、抽出されたヘッダ情報と警報転送セル情報に基づき基本処理部の一部と付加実行部とのセル処理を共通に行うので、基本処理部の一部と付加実行部セル処理部とのある部分のみを外部に出すことはできない。このため、記憶部のみを外部に分離して付加的なセル処理を行うことができる。
【０１３９】
また、いくつかの記憶ブロックが基本処理部に装着されない場合には、かなりのハード量を削減してサービスを制限することができる。
また、ヘッダ処理部は１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択するので、選択された記憶ブロックの情報を用いて付加的な処理を行うことができる。
【０１４０】
さらに、前記セル処理部では、基本的なセル処理として警報転送セルを管理し、付加的なセル処理として使用帯域の管理、ヘッダ変換、課金処理を行うことができる。
【０１４１】
また、帯域管理メモリが基本処理部に装着されないときには、全帯域の使用を許可するサービスを提供できる。課金メモリが装着されないときには、一定課金サービスを提供できる。仮想チャネルメモリが装着されないときには、ＵＶＰサービスを提供できる。
【０１４２】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定するので、回線毎にサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線のセルサービスを制限できる。
【０１４３】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定するので、各回線に入力される仮想パス識別子毎にセルサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線の仮想パス識別子毎にセルサービスを制限できる。
【図面の簡単な説明】
【図１】交換機の第１の発明の原理図
【図２】交換機の第２の発明の原理図
【図３】交換機の第３の発明の原理図
【図４】交換機の第４の発明の原理図
【図５】ＡＴＭ交換機内の回線対応部の実施例１を示す構成ブロック図
【図６】ＡＴＭにおけるセルフォーマットを示す図
【図７】内部識別子を用いたＶＰＩ及びＶＣＩの変換を示す図
【図８】実施例１の回線対応部の動作を示すフローチャート
【図９】本発明の実施例２の回線対応部の構成を示す図
【図１０】実施例２の共通部の構成を示す図
【図１１】本発明の実施例３の回線対応部を示す図
【図１２】実施例３のブロック部及び記憶部の具体的な構成を示す図
【図１３】実施例３の回線対応部の動作を示すフローチャート
【図１４】実施例４の回線対応部の構成を示す図
【図１５】回線対応部の実施例５を示す図
【図１６】実施例５の制御情報を示す図
【図１７】実施例５の課金部の動作を示すフローチャート
【図１８】ＶＰＩ毎のサービス制御を説明する図
【図１９】回線対応部の実施例６を示す図
【図２０】従来の広帯域ＩＳＤＮの構成例を示す図である。
【図２１】従来の二重化構成の一例を示す図である。
【図２２】従来の加入者回線対応部の構成図である。
【図２３】ＳＤＨフォーマットを示す図である。
【図２４】ＳＤＨフレームへのセルマッピングを示す図である。
【符号の説明】
１・・加入者端末
２・・構内交換機
３，３Ａ〜３Ｆ・・回線対応部
４，４ａ，４ｂ・・スイッチ
５，５Ａ，５Ｂ・・基本処理部
６・・セレクタ
７・・付加処理部
１０・・ＡＴＭ交換機
１１・・光電気変換部
１２・・ＳＤＨ終端部
１３・・セル同期部
１４・・ＵＰＣ部
１５・・課金部
１６・・ＯＡＭ部
１７・・ＭＣ部
１８ｃ・・ヘッダ変換部
１９・・マイクロプロセッサ
３１・・個別部
３２・・共通部
３９Ａ・・・制御部
５３・・加入者回線
５４・・信号線
５７・・伝送系
８１・・多重分離部
１６０・・・ブロック部、
１６２・・・セル抽出部、
１６４・・・セル挿入部、
１６６・・・セル処理部、
１９０・・交換機プロセッサ
ＶＣＩ・・・仮想チャネル識別子、
ＶＰＩ・・・仮想パス識別子
【産業上の利用分野】
本発明は、広帯域ＩＳＤＮにおける高速パケット（セル）の交換処理を行う交換機に関する。
【０００２】
【従来の技術】
広帯域ＩＳＤＮは、音声、データ、動画像などの多種多様なマルチメディアを提供することができる。また、ＡＴＭ交換機は、非同期転送モードにより情報をセル単位で転送し、低速から高速まで幅広い通信に適用できる。従って、広帯域ＩＳＤＮ網ではＡＴＭ交換機に光ファイバからなる回線が接続される。
【０００３】
この広帯域ＩＳＤＮにおいて、加入者が使用すべき帯域は数Ｍｂｐｓ程度であり、加入者が少ない場合には、ＡＴＭ交換機は例えば、１５０Ｍｂｐｓ回線を５０〜１００回線だけ収容すれば足りる。また、加入者が少ない場合には、図２０に示すようにＡＴＭ交換機１０の前に設けた伝送系５７で多重化処理を行うことにより回線を有効に利用している。
【０００４】
さらに、伝送系５７で多重化した場合、広帯域ＩＳＤＮに障害が発生した際には損害が大きい。このため、図２１に示すように伝送系５７、加入者回線対応部３、スイッチ４、中継回線対応部３０を現用系と予備系の二重化構成とし、障害が発生した場合には現用系から予備系に切り替えていた。
【０００５】
前記加入者回線対応部３は加入者端末１から同期ディジタルハイアラーキ（ＳＤＨ）で送られてくる信号をＡＴＭフォーマットに変換してスイッチ４に送信するインターフェイスである。スイッチ４は生成されたＡＴＭフォーマットに従ったセルを何れかの中継線に送出すべく内部の信号経路を切り替える。
【０００６】
ここで、図２２に示す加入者回線対応部において、光／電気（ＯＥ／ＥＯ）変換部１１では、光ケーブルからなる加入者回線５３からの光信号を電気信号に変換し、あるいはこれとは逆に電気信号を光信号に変換する。同期ディジタルハイアラーキ（ＳＤＨ）終端部１２では、加入者端末１から伝送系５７を介して送られてくるＳＤＨフォーマットを終端する。ＳＤＨフォーマットとは前記伝送系５７による多重化に際し、信号を効率よくかつ柔軟に伝送できるように伝送路の太さ（つまり、チャネル容量）を階層（数段階）に分け、すなわち、物理レイア（階層）に分けたフォーマットである。図２３にＳＤＨフォーマットを示す。ＳＤＨフレームは縦が９列からなり、横が９オクテッドの制御情報としてのセクションオーバヘッド（ＳＯＨ）と、２６１オクテッドの仮想コンテナ（ＶＣ−４）とから構成される。このフレーム構造によりＳＤＨの基本ビットレートが１５５．５２Ｍビット／ｓに統一されている。
【０００７】
図２４にＳＤＨフレームへのセルマッピングを示す。図中、ＳＤＨフレームには前記仮想コンテナに付加された制御情報としてのパスオーバヘッド（ＰＯＨ）を含む。ＳＤＨフレームはヘッダ及びユーザ情報からなるＡＴＭセルにマッピングされる。
【０００８】
セル同期部１３では、伝送路ドット誤りがＡＴＭセルヘッダの誤りとなったことによるセル損失を低減するためにセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行う。使用量パラメータコントロール（ＵＰＣ）部１４では、トラヒック量を監視することによりユーザが使用すべき帯域を管理する。
【０００９】
課金部１５では、セルをカウントし、その情報を課金情報としてプロセッサに通知する。オペレーションアンドメンテテンス（ＯＡＭ）部１６では、ＯＡＭセル（警報セル）を管理する。モニタリングセル（ＭＣ）部１７では、ＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性等を測定することによりセルの品質を監視する。
【００１０】
ＶＰＩ／ＶＣＩ変換テーブル１８０は入力されてくる仮想チャネル識別子（ＶＣＩ；Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）及び仮想パス識別子（ＶＰＩ；Ｖｉｒｔｕａｌ Ｐａｔｈ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）と出力先の仮想チャネル識別子及び仮想パス識別子とを対応付けて格納する。ＶＰＩ／ＶＣＩ（ヘッダ）変換部１８では、前記セルヘッダに書き込まれた仮想チャネル識別子と仮想パス識別子とを読み出してＶＰＩ／ＶＣＩ変換テーブル１８０を参照することにより仮想パス識別子を出力先の仮想パス識別子に変換し、仮想チャネル識別子を出力先の仮想チャネル識別子に変換する。
【００１１】
この出力先の仮想チャネル識別子と出力先の仮想パス識別子とにより出力先の経路がセル毎に決定される。マイクロプロセッサ１９では、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ／ＶＣＩ変換部１８の制御を行う。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した高度な機能を実現するために回線対応部には多くのＬＳＩが搭載されていた。また、広帯域ＩＳＤＮへの加入者が増加してくると、回線対応部も増加する。このため、回線対応部が大型化してしまう。さらに、加入者回線が多重化された場合であって二重化構成されていない場合には、ある回線対応部に故障が発生すると、その回線対応部に対応する回線を閉塞する。このため、多重化された全ての加入者が回線を使用できなくなるという問題もあった。
【００１３】
本発明の目的は、このような点に鑑みてなされたもので、その目的とするところは、回線対応部の小型化を図る交換機を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、前記課題を解決するために下記の構成とした。図１は交換機の第１の発明の原理図である。
＜第１の発明＞
本発明にかかる交換機は、データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記セルに対して基本的な処理を行う基本処理部５と、前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７とを備えていることである（請求項１に対応）。
（基本処理部）
前記基本処理部５は前記セルに対して基本的な処理を行うもので、例えば、セルの誤り制御を行いセルの同期検出を行ったり、管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性などを測定する。
（付加処理部）
付加処理部７は前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行うもので、例えば、課金処理などを行う。
【００１５】
図１に示す発明は以下の付加的構成要素を備える場合でも成立する。その付加的構成要素とは、前記付加処理部７が、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部５に対して着脱自在に装着されることである（請求項１に対応）。
【００１６】
他の付加的構成要素とは、前記基本処理部５は、さらに、前記付加処理部７内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部６を備え、セルに対して付加的な処理を行うことである（請求項１に対応）。
【００１７】
他の付加的構成要素とは、前記付加処理部７が、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理するＵＰＣ（帯域管理部）１４と、前記セルの数を計数することにより課金情報を収集する課金部１５と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換するＶＣＩ変換部１８ｂとを備えたことである（請求項１に対応）。
【００１８】
他の付加的構成要素とは、前記基本処理部５が、回線を通して送られてくる情報の伝送フォーマットを終端する終端部１２と、前記終端部１２に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部１３と、前記セル同期部１３に接続され警報転送セルを管理する警報転送セル管理（ＯＡＭ）部１６と、前記警報転送セル管理部１６に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定する管理セル（ＭＣ）部１７と、前記管理セル部１７に接続され前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換する仮想パス識別子（ＶＰＩ）変換部１８ａとを備えたことである（請求項２に対応）。
【００１９】
他の付加的構成要素とは、付加的な処理を実行するために必要な情報を記憶するとともに前記基本処理部とは分離されて着脱自在に装着される記憶部１７０を備えることである（請求項３に対応）。
【００２０】
他の付加的構成要素とは、前記基本処理部は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることである（請求項４に対応）。
【００２１】
他の付加的構成要素とは、前記記憶部１７０は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項５に対応）。
【００２２】
他の付加的構成要素とは、前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることである（請求項６に対応）。
【００２３】
他の付加的構成要素とは、前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備える（請求項７に対応）。
＜第２の発明＞図２に交換機の第２の発明の原理図を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部３１と、前記各個別部３１に接続されるとともに各個別部３１で処理されたセルを一括して処理する共通部３２とを備える。前記共通部３２は、前記セルに対して基本的な処理を行う基本処理部５と、前記基本処理部５から分離されるとともに前記基本処理部５に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７とを備えていることである（請求項８に対応）。
【００２４】
また、図２に示す発明は以下の付加的構成要素を備える場合でも成立する。その付加的構成要素とは、前記付加処理部７は、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項９に対応）。
【００２５】
他の付加的構成要素とは、前記基本処理部５が、さらに、前記付加処理部７内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部６を備え、セルに対して付加的な処理を行うことである（請求項１０に対応）。
【００２６】
他の付加的構成要素とは、前記付加処理部７は、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理するＵＰＣ部１４と、前記セルの数を計数することにより課金情報を収集する課金部１５と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換するＶＣＩ変換部１８ｂとを備えたことである（請求項１１に対応）。
【００２７】
他の付加的構成要素とは、前記共通部３２内の基本処理部５は、警報転送セルを管理するＯＡＭ部１６と、ＯＡＭ部１６に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定するＭＣ部１７と、前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換するＶＰＩ変換部１８ａとを備えたことである（請求項１２に対応）。
【００２８】
他の付加的構成要素とは、前記各個別部３１は、前記回線を通して送られてくる情報の伝送フォーマットを終端する終端部１２と、前記終端部１２に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部１３とを備えたことである（請求項１３に対応）。
【００２９】
他の付加的構成要素とは、付加的な処理を実行するために必要な情報を記憶するとともに前記基本処理部とは分離されて着脱自在に装着される記憶部１７０を備えることである（請求項１４に対応）。
【００３０】
他の付加的構成要素とは、前記基本処理部５は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることである（請求項１５に対応）。
【００３２】
他の付加的構成要素とは、前記記憶部１７０は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることである（請求項１６に対応）。
【００３３】
前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることである（請求項１７に対応）。
【００３４】
他の付加的構成要素とは、前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備える（請求項１８に対応）。
【００３５】
他の付加的構成要素とは、前記記憶部は、前記帯域管理部における処理に必要な情報を記憶する帯域管理メモリと、前記課金部における処理に必要な課金情報を記憶する課金メモリと、前記ヘッダ変換部における仮想チャネル識別子の変換処理に必要な情報を記憶する仮想チャネルメモリとを備えることである（請求項１９に対応）。
【００３６】
また、図３に交換機の第３の発明を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部１０を備え、前記回線対応部１０は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部３１と、前記各個別部３１に接続され各個別部３１で処理されたセルを一括して処理するセル処理部１６６を有する共通部３２とを備える。
【００３７】
前記各個別部３１は、前記セルに含まれるセルヘッダに自己を識別するための識別フラグと自己が前記各個別部毎に前記セルを処理すべきかどうかを示す制御情報とを付加する制御部３９を備え、前記セル処理部１６６は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定する（請求項２０に対応）。
【００３８】
その付加的構成要素とは、前記制御部３９が、各個別部に順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加する。前記セル処理部１６６が、各個別部内の制御部３９から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することである（請求項２１に対応）。
【００３９】
さらに、図４に交換機の第４の発明を示す。この発明はデータとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部１０を備える。前記回線対応部１０が、セルに含まれるセルヘッダに前記セルを処理すべきかどうかを示す制御情報を付加する制御部３９と、前記制御部３９から送られてくるセル内のセルヘッダに付加された制御情報とに基づきセルを処理すべきかを決定するセル処理部１６６とを備えることである（請求項２２に対応）。
【００４０】
その付加的構成要素とは、前記制御部３９が、順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加し、前記セル処理部１６６は、前記制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することである（請求項２３に対応）。
【００４１】
【作用】
本発明によれば、回線対応部１０を個別部、共通部に分離しない場合、前記基本処理部５から分離された付加処理部７を基本処理部５に対して装着した場合には、付加的なセル処理を行うことができ、また、付加処理部７を基本処理部５に対して装着しない場合には、ハード量を削減すると共にセル処理に対するサービスを制限することができる。また、回線対応部１０を個別部、共通部に分離した場合には、共通部単位にサービスを制限することができる。
【００４２】
また、付加処理部７に設けたいくつかの処理ブロックが基本処理部５に装着されない場合には、かなりのハード量を削減してサービスを制限できる。
さらに、選択部６が装着された処理ブロックを選択するので、その処理ブロックに対応する付加的なセル処理を行うことができる。
【００４３】
ＵＰＣ部１４を基本処理部５に装着しない場合には、加入者端末の加入者が使用すべき帯域を管理しないので、全帯域の使用を許可するサービスを提供できる。課金部１５を装着しない場合には、セルの数を計数しないので、セルの使用量に関係なく一定料金を課金するサービスを提供できる。ＶＣＩ変換部１８ｂが装着されない場合には、仮想チャネル識別子を変換しないので、専用線のようにパスの中身を自由に使用できるＵＶＰサービスを提供できる。
【００４４】
また、基本処理部５では、ＶＰＩ変換部１８ａが仮想パス識別子を出力先の仮想パス識別子に変換する処理などの基本的に処理を行う。
さらに、付加実行部７ａを基本処理部５に既に装着し、記憶部１７０を基本処理部装着することにより記憶された情報を用いて付加的な処理を行うこともできる。
【００４５】
また、第２の処理部は、セルに対して時間ずれを許容して処理を実行するが、この第２の処理部には基本処理部の一部と付加実行部７ａとが設けられる。そして、第２の処理部では、抽出されたヘッダ情報と警報転送セル情報に基づき基本処理部の一部と付加実行部７ａとのセル処理を共通に行うので、基本処理部の一部と付加実行部７ａセル処理部とのある部分のみを外部に出すことはできない。このため、記憶部のみを外部に分離して付加的なセル処理を行うことができる。
【００４６】
また、いくつかの記憶ブロックが基本処理部５に装着されない場合には、かなりのハード量を削減してサービスを制限することができる。
また、ヘッダ処理部は１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択するので、選択された記憶ブロックの情報を用いて付加的な処理を行うことができる。
【００４７】
さらに、前記セル処理部では、基本的なセル処理として警報転送セルを管理し、
付加的なセル処理として使用帯域の管理、ヘッダ変換、課金処理を行うことができる。
【００４８】
また、帯域管理メモリが基本処理部に装着されないときには、全帯域の使用を許可するサービスを提供できる。課金メモリが装着されないときには、一定課金サービスを提供できる。仮想チャネルメモリが装着されないときには、ＵＶＰサービスを提供できる。
【００４９】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定するので、回線毎にサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線のセルサービスを制限できる。
【００５０】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定するので、各回線に入力される仮想パス識別子毎にセルサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線の仮想パス識別子毎にセルサービスを制限できる。
【００５１】
【実施例】
以下、本発明の交換機の実施例を説明する。
＜実施例１＞
図５はＡＴＭ交換機内の回線対応部の実施例１を示す構成ブロック図である。図５に示した回線対応部３Ａは加入者端末１とスイッチ４との間に設けられる。前記回線対応部３Ａは加入者端末１から同期ディジタルハイアラーキ（ＳＤＨ）で送られてくる信号をＡＴＭフォーマットに変換してスイッチ４に送信するインターフェイスである。スイッチ４は生成されたＡＴＭフォーマットに従ったセルを何れかの中継線に送出すべく内部の信号経路を切り替える。
【００５２】
回線対応部３Ａは、前記セルに対して基本的な処理を行う基本処理部５Ａと、前記基本処理部５Ａから分離されるとともに前記基本処理部５Ａに対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部７Ａとからなる。
【００５３】
前記基本処理部５Ａは、光電気変換部１１、光電気変換部１１に接続されるＳＤＨ終端部１２、ＳＤＨ終端部１２に接続されるセル同期部１３、セル同期部１３に接続されるＶＰ−ＳＷ用内部識別子変換部１８３とを備える。
【００５４】
前記基本処理部５Ａは、ＶＰ−ＳＷ用内部識別子変換部１８３に接続されるセレクタ６ａ、セレクタ６ａに接続されるセレクタ６ｂ、セレクタ６ｂに接続されるセレクタ６ｃ、セレクタ６ｃに接続されるＯＡＭ部１６、ＯＡＭ部１６に接続されるＭＣ部１７、ＭＣ部１７に接続されるヘッダ変換部１８ｃ、マイクロプロセッサ１９とを備える。
【００５５】
また、前記付加処理部７Ａは３つの基板ＰＢ１〜ＰＢ３からなる。基板ＰＢ１にはＶＣ−ＳＷ用内部識別子変換部１８５が設けられ、基板ＰＢ２にはＵＰＣ部１４が設けられ、基板ＰＢ３には課金部１５が設けられる。
【００５６】
前記基板ＰＢ１は端子Ｐ１´〜Ｐ３´を通して基本処理部５Ａの対応する端子Ｐ１〜Ｐ３に着脱自在に装着されることでＶＣ−ＳＷ用内部識別子変換部１８５が前記ＶＰ−ＳＷ用内部識別子変換部１８３、セレクタ６ａ、マイクロプロセッサ１９に接続される。前記ＶＰ−ＳＷ用内部識別子変換部１８３は基本処理部５Ａに装着されたときに装着信号をセレクタ６ａに出力する。
【００５７】
前記基板ＰＢ２は端子Ｐ４´〜Ｐ６´を通して基本処理部５Ａの対応する端子Ｐ４〜Ｐ６に着脱自在に装着されることでＵＰＣ部１４が前記セレクタ６ａ，６ｂ、マイクロプロセッサ１９に接続される。前記ＵＰＣ部１４は基本処理部５Ａに装着されたときに装着信号をセレクタ６ｂに出力する。
【００５８】
前記基板ＰＢ３は端子Ｐ７´〜Ｐ９´を通して基本処理部５Ａの対応する端子Ｐ７〜Ｐ９に着脱自在に装着されることで課金部１５が前記セレクタ６ｂ，６ｃ、マイクロプロセッサ１９に接続される。前記課金部１５は基本処理部５Ａに装着されたときに装着信号をセレクタ６ｃに出力する。
【００５９】
光電気変換部１１は、光ケーブルからなる加入者回線５３からの光信号を電気信号に変換し、あるいはこれとは逆に電気信号を光信号に変換する。ＳＤＨ終端部１２は、加入者端末１から送られてくるＳＤＨフォーマットを終端する。
【００６０】
セル同期部１３は、前記セルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行う。
ＵＰＣ部１４は、トラヒック量を監視することにより加入者が使用すべき帯域を管理する。課金部１５は、入力されてくるセルの数をカウントすることにより課金情報を収集する。ＯＡＭ部１６は、ＯＡＭセル（警報セル）を管理する。ＭＣ部１７はＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性を測定することによりセルの品質を監視する。
【００６１】
セレクタ６ａは基板ＰＢ１が基本処理部５Ａに装着されたときに基板ＰＢ１からの装着信号に基づきＶＣ−ＳＷ用内部識別子変換部１８５を選択する。セレクタ６ｂは基板ＰＢ２が基本処理部５Ａに装着されたときに基板ＰＢ２からの装着信号に基づきＵＰＣ部１４を選択する。セレクタ６ｃは基板ＰＢ３が基本処理部５Ａに装着されたときに基板ＰＢ３からの装着信号に基づき課金部１５を選択する。
【００６２】
マイクロプロセッサ１９は、ＶＰ−ＳＷ用内部識別子変換部１８３、ＶＣ−ＳＷ用内部識別子変換部１８５、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ変換部１８ａの制御を行う。
【００６３】
図６にＡＴＭにおけるセルフォーマットを示す。セルは５バイトのヘッダと、４８バイトの情報フィールドで構成されている。図６に示すセル２００はヘッダ２０１と情報フィールド２０２とから構成される。
【００６４】
ヘッダ２０１は、４ビットのフロー制御情報（ＧＦＣ；Ｇｅｎｅｒｉｃ Ｆｌｏｗ Ｃｏｎｔｒｏｌ）、８ビットのＶＰＩ、１２ビットのＶＣＩ、３ビットのセル形式情報（ＰＴＩ；Ｐａｙｌｏａｄ Ｔｙｐｅ Ｉｄｅｎｔｉｆｉｅｒ）、セル廃棄優先情報（ＣＬＰ；Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）、さらに８ビットのヘッダ２０１の制御情報（ＨＥＣ；Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ）とで構成される。
図７に内部識別子を用いたＶＰＩ及びＶＣＩの変換を示す。図７において、ヘッダ変換部１８ｃ、縮小前のＶＰＩ／ＶＣＩ変換テーブル１８２、ＶＰ−ＳＷ用内部識別子変換部１８３、ＶＣ−ＳＷ用内部識別子変換部１８５、内部識別子変換テーブル１８４（１８４ａ，１８４ｂ）が設けられる。
【００６５】
ＶＰＩ／ＶＣＩ変換テーブル１８２において、入力されてくるＶＰＩ（ユーザノードインターフェイス；ＵＮＩ）に対してタグ情報（ＴＡＧ）と出力先のＶＰＩ（ネットワークノードインターフェイス；ＮＮＩ）とを割り当てている。
【００６６】
図７では、内部識別子を用いてＶＰＩ／ＶＣＩ変換テーブル１８２のＶＰＩ／ＶＣＩを縮小する。ＶＰＩ／ＶＣＩ変換テーブル１８２はＵＮＩのＶＰＩを３ビット、ＶＣＩを５ビット、ＮＮＩのＶＰＩを１２ビット、ＶＣＩを１６ビットに設定する。ＴＡＧを１２ビットに設定する。
【００６７】
ＶＰ−ＳＷ用内部識別子変換部１８３は、３ビットのＶＰＩ及び１ビットのＵＶＰ（ＶＣ変換を行わずにＵＶＰサービスのみを行うか否かを示す情報）を６ビットの内部識別子に変換する。ＶＣ−ＳＷ用内部識別子変換部１８５は、５ビットのＶＣＩを６ビットの内部識別子に変換する。
【００６８】
ヘッダ変換部１８ｃはＶＰ−ＳＷ用内部識別子変換部１８３で変換された内部識別子を内部識別子変換テーブル１８４ａにより出力先のＶＰＩに変換する。
ヘッダ変換部１８ｃはＶＣ−ＳＷ用内部識別子変換部１８５で変換された内部識別子を内部識別子変換テーブル１８４ｂにより出力先のＶＣＩに変換する。
【００６９】
このような内部識別子を用いるのは複数のＶＰを同時に使用する全てのＶＣＩの数を制限することによりメモリ量を減らす。
次にこのように構成された実施例１の回線対応部の動作を説明する。図８に実施例１の回線対応部の動作のフローチャートを示す。まず、セレクタ６ａはＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されたかどうかを基板ＰＢ１からの装着信号によって判断する（ステップ１０１）。
【００７０】
ここで、ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されないときには、セレクタ６ａはＶＰ−ＳＷ用内部識別子変換部１８３を選択するので、ＶＰ−ＳＷ用内部識別子変換部１８３はＶＰＩ内部識別子変換処理を行う（ステップ１０２）。すなわち、図７に示すようにＶＰＩ、ＵＶＰを内部識別子に変換する。
【００７１】
一方、ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されたときには、セレクタ６ａはＶＣ−ＳＷ用内部識別子変換部１８５を選択するので、ＶＣ−ＳＷ用内部識別子変換部１８５はＶＣＩ内部識別子変換処理を行う（ステップ１０３）。すなわち、図７に示すようにＶＣＩを内部識別子に変換する。
【００７２】
次に、セレクタ６ｂはＵＰＣ部１４が基本処理部５Ａに装着されたかどうかを基板ＰＢ２からの装着信号によって判断する（ステップ１０４）。
ここで、ＵＰＣ部１４が基本処理部５Ａに装着されないときには、ＵＰＣの処理を行わずにステップ１０６の処理に進む。この場合には、全ての帯域の使用を許可するサービスをハード量を削減することで提供することができる。
【００７３】
一方、ＵＰＣ部１４が基本処理部５Ａに装着されたときには、セレクタ６ｂはＵＰＣ部１４を選択するので、ＵＰＣ部１４はＵＰＣ処理を行う（ステップ１０５）。すなわち、使用者の帯域管理が行われる。
【００７４】
次に、セレクタ６ｃは課金部１５が基本処理部５Ａに装着されたかどうかを基板ＰＢ３からの装着信号によって判断する（ステップ１０６）。
ここで、課金部１５が基本処理部５Ａに装着されないときには、課金処理を行わずにステップ１０８の処理に進む。この場合には、セルの使用量に依存せずに一定料金で課金するサービスをハード量を削減することにより提供することができる。
【００７５】
一方、課金部１５が基本処理部５Ａに装着されたときには、セレクタ６ｃは課金部１５を選択するので、課金部１５は課金処理を行う（ステップ１０７）。すなわち、セルのカウント数に応じて課金が行われる。
【００７６】
さらに、ＯＡＭ部１６によりセルに対してＯＡＭの処理が行なわれ（ステップ１０８）、ＭＣ部１７によりセルに対してＭＣの処理が行なわれる（ステップ１０９）。
【００７７】
次に、ヘッダ変換部１８ｃは内部識別子変換テーブル１８４を参照してヘッダの変換処理を行う（ステップ１１０）。ここで、前記ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着されない場合には、ヘッダ変換部１８ｃはＶＰ−ＳＷ用内部識別子変換部１８３で変換された内部識別子を内部識別子変換テーブル１８４ａにより出力先のＶＰＩに変換する。
【００７８】
すなわち、この場合には、専用線のようにパスの中身を自由に使用できるＵＶＰサービスをハード量を削減することで実現することができる。
一方、前記ＶＣ−ＳＷ用内部識別子変換部１８５が基本処理部５Ａに装着された場合には、ヘッダ変換部１８ｃはＶＣ−ＳＷ用内部識別子変換部１８５で変換された内部識別子を内部識別子変換テーブル１８４ｂにより出力先のＶＣＩに変換する。
【００７９】
なお、ＵＰＣ部１４、課金部１５、ＶＣ−ＳＷ用内部識別子変換部１８５は各々個別に基本処理部５Ａに装着することもできる。
＜実施例２＞
次に、本発明の実施例２について説明する。図９に本発明の実施例２の回線対応部の構成を示す。
【００８０】
実施例２の回線対応部３Ｂは、加入者回線を通して複数の加入者端末１の各々に個別に接続されるとともに個別にセル処理を行う個別部３１Ｂ（３１Ｂ−１〜３１Ｂ−Ｎ）と、これら全ての個別部に接続されるとともに各個別部３１Ｂで処理されたセルを一括処理する１つの共通部３２Ｂとを備えて構成される。
【００８１】
各個別部３１Ｂ−１〜３１Ｂ−Ｎは、加入者端末１から送られてくる情報をセル単位に変換して共通部３２Ｂに引き渡すもので、各個別部３１Ｂ−１〜３１Ｂ−Ｎは、光電気変換部１１、光電気変換部１１に接続されるＳＤＨ終端部１２、ＳＤＨ終端部１２に接続されるセル同期部１３ａ、セル同期部１３ａと共通部３２Ｂとに接続される共通インターフェイス（ＩＮＦ）３８とから構成される。共通ＩＮＦ３８はセルデータを信号線５４を通して共通部３２Ｂに転送する。
【００８２】
なお、光電気変換部１１、ＳＤＨ終端部１２は実施例１で説明したので、ここではその説明は省略する。セル同期部１３ａはセル同期検出を行うとともに自己の個別部を識別するための識別フラグをセルのセルヘッダに付加する。
【００８３】
共通部３２Ｂは、複数の個別部３１Ｂ−１〜３１Ｂ−Ｎからのセルをスイッチ４に引き渡すものであり、基本処理部５Ｂ、基本処理部５Ｂに着脱実在に装着される付加処理部７Ａを備える。
【００８４】
図１０に実施例２の共通部の構成を示す。図１０に示すように基本処理部５Ｂは前記各個別部に接続されるとともにＶＰ−ＳＷ用内部識別子変換部１８３に接続される多重分離部８１、セレクタ６ａ〜６ｃ、ＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃ、マイクロプロセッサ１９ａを有する。なお、セレクタ６ａ〜６ｃ、ＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃの構成は実施例１の構成と同一であるので、ここではその説明は省略する。
【００８５】
多重分離部８１は各個別部３１Ｂ−１〜３１Ｂ−Ｎから送られてくるセルの多重化または各個別部３１に対してセルの分離を行う。マイクロプロセッサ１９ａは、多重分離部８１、その他の各部を制御する。
【００８６】
交換機プロセッサ１９０は各個別部３１Ｂ−１〜３１Ｂ−Ｎを制御するための制御コマンド及び各個別部３１Ｂ−１〜３１Ｂ−Ｎの障害を監視するための障害監視コマンドを各個別部３１Ｂ−１〜３１Ｂ−Ｎに通知するものである。このマイクロプロセッサ１９ａには交換機プロセッサ１９０が接続される。
【００８７】
以上の説明は加入者端末１から回線対応部３Ｂを介してスイッチ４へのセルの転送であるが、これとは逆にスイッチ４から回線対応部３Ｂを介して加入者端末１にセルの転送を行うこともできる。
【００８８】
なお、付加処理部７Ａは既に実施例１で説明したので、ここではその説明は省略する。
このような構成によれば、各個別部３１Ｂ−１〜３１Ｂ−Ｎで処理された各々のセルは共通部３２Ｂに設けられた基本処理部５Ｂで一括処理される。基本処理部５Ｂではる。各個別部のセルを区別するために前記セルヘッダに付加された識別フラグに基いて各セルを識別する。すなわち、基本処理部５Ｂ内のＯＡＭ部１６、ＭＣ部１７、ヘッダ変換部１８ｃを各個別部３１Ｂ−１〜３１Ｂ−Ｎに対して共通化したので、回線対応部３Ｂの小型化を図ることができる。
【００８９】
また、付加処理部７ＡのＵＰＣ部１４、課金部１５、ＶＣ−ＳＷ用内部識別子変換部１８５は各々個別に基本処理部５Ａに装着することができるので、実施例１と同様な効果が得られる。
【００９０】
また、回線対応部を個別部、共通部に分離した場合には、共通部単位にサービスを提供することができる。
＜実施例３＞
次に、本発明の実施例３について説明する。図１１に実施例３の回線対応部を示す。実施例３では、回線対応部３ｃを加入者回線対応に設けた例を説明する。
【００９１】
回線対応部３Ｃには、加入者回線５３を通して一の加入者端末１が接続される。回線対応部３Ｃの出力にはスイッチ４が接続されて構成される。すなわち、この回線対応部３Ｃは一の加入者端末１に対応して設けられる。
【００９２】
ここでは、回線対応部３Ｃはセルに対して実時間で処理を行う処理部と、セルに対して時間ずれを許容して処理を行う処理部とに分離し、さらに、付加処理部の一部である記憶部を外部に分離したことを特徴とする。
【００９３】
回線対応部３Ｃは光／電気変換部１１、ＳＤＨ終端部１２、セル同期部１３、ＭＣ部１７、ブロック部１６０、記憶部１７０、マイクロプロセッサ１９ｃを備える。マイクロプロセッサ１９ｃはＭＣ部１７、ブロック部１６０を制御する。
【００９４】
ＭＣ部１７はＭＣセルを用いてセル誤り特性、セル損失特性、セル遅延特性等を測定することによりセルの品質を監視するものである。このため、ＭＣ部１７にはＭＣセルの抽出及び挿入のタイミングを一致させることが要求される。すなわち、ＭＣセルに対して実時間で処理が行なわれる。
【００９５】
ブロック部１６０は、ヘッダ情報及びＯＡＭセルの抽出及び挿入のタイミングずれがあっても許容される処理をブロック化したものである。
ブロック部１６０は、例えば、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ヘッダ変換部１８をブロック化している。
【００９６】
図１２にブロック部及び記憶部の具体的な構成を示す。ブロック部１６０は、セル抽出部１６２、セル挿入部１６４、セル処理部１６６とを備える。セル抽出部１６２は、入力されてくるセルからヘッダ情報を抽出するとともに予め設定された特定のＯＡＭセル情報を抽出してこれらの情報をセル処理部１６６に出力する。
【００９７】
セル処理部１６６は、前記実施例１で説明した基本処理部の一部であるＯＡＭ部１６と、既に基本処理部内に装着された付加実行部７ｃ、ヘッダ処理部１６７、メモリ１６８とから構成される。付加実行部７ｃはＵＰＣ部１４、課金部１５、ヘッダ変換部１８から構成される。セル処理部１６６内のＯＡＭ部１６、付加実行部７ｃの各部がセル抽出部１６２及びセル挿入部１６４を共用する構成となっている。
【００９８】
一方、前記記憶部１７０は前記ブロック部１６０に着脱自在に装着される。記憶部１７０は、ＵＰＣ部１４の処理に必要な情報を記憶するＵＰＣ用メモリ１７０ａ、課金部１５の処理に必要な情報を記憶する課金用メモリ１７０ｂ、ＶＣＩ変換処理に必要な情報を記憶するＶＣＩ変換用メモリ１７０ｃからなる。これらのメモリは個別にブロック部１６０に装着される。前記メモリ１６８は各種の情報を記憶する。
【００９９】
ＵＰＣ部１４はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報に基づきセルの流入の可否の判断を行い、セル流入否の場合にはセルの廃棄指示をセル挿入部１６４に対して行う。
【０１００】
課金部１５はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報に基づきセル数をカウントすることにより課金情報を収集する。
ヘッダ変換部１８はセル抽出部１６２で抽出されたヘッダ情報を入力してこのヘッダ情報を新しいヘッダ情報に変換して変換されたヘッダ情報をセル挿入部１６４に出力する。
【０１０１】
ＯＡＭ部１６はセル抽出部１６２で抽出されたＯＡＭセル情報を入力してこのＯＡＭセル情報にセルの受信処理とＯＡＭセルの作成を行う。
セル挿入部１６４はセル処理部１６６内のＵＰＣ部１４から送られてくるセルの廃棄指示に従って、セルの廃棄処理を行う。セル挿入部１６４はセル処理部１６６内のヘッダ変換部１８から送られてくる新しいヘッダ情報に従って、新しいヘッダ情報をセルヘッダに付け変える。セル挿入部１６４はセル処理部１６６内のＯＡＭ部１６から送られてくるＯＡＭセル情報に従ってＯＡＭセルの挿入を行う。
【０１０２】
ヘッダ変換部１６７は抽出されたヘッダ情報とＯＡＭセル情報とに基づきセル処理を行うとともに記憶部１７０内の各部がブロック部１６０に装置訳されたかどうかを判定する。
【０１０３】
次に、このように構成された実施例３の動作を図１３を参照して説明する。図１３では、ブロック部１６０と記憶部１７０との動作を説明する。まず、ブロック部１６０において、セル抽出部１６はセルからセルヘッダを分離処理する（ステップ３０１）。すると、ヘッダ処理部１６７はＵＰＣ用メモリ１７０ａがブロック部１６０に装着されたかどうかを判定する（ステップ３０２）。
【０１０４】
ここで、ＵＰＣ用メモリ１７０ａがブロック部１６０に装着された場合には、ヘッダ処理部１６７はＵＰＣ用メモリ１７０ａからＵＰＣ用データを収集する（ステップ３０３）。
【０１０５】
一方、ＵＰＣ用メモリ１７０ａがブロック部１６０に装着されない場合にはヘッダ処理部１６７はＵＰＣ用データを収集せずにステップ３０４の処理に進む。次に、ヘッダ処理部１６７は課金用メモリ１７０ｂがブロック部１６０に装着されたかどうかを判定する（ステップ３０４）。
【０１０６】
ここで、課金用メモリ１７０ｂがブロック部１６０に装着された場合には、ヘッダ処理部１６７は課金用メモリ１７０ｂから課金用データを収集する（ステップ３０５）。
【０１０７】
一方、課金用メモリ１７０ｂがブロック部１６０に装着されない場合には、ヘッダ処理部１６７は課金用データを収集せずにステップ３０６の処理に進む。
次に、ヘッダ処理部１６７はＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着されたかどうかを判定する（ステップ３０６）。
【０１０８】
ここで、ＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着された場合には、ヘッダ処理部１６７はＶＣＩ変換用メモリ１７０ｃからＶＣＩ変換用データを収集する（ステップ３０７）。
【０１０９】
一方、ＶＣＩ変換用メモリ１７０ｃがブロック部１６０に装着されない場合には、ヘッダ処理部１６７はＶＣＩ変換用データを収集せずにステップ３０８の処理に進む。
【０１１０】
さらに、ヘッダ処理部１６７はメモリ１６８からその他のデータを収集して、ＵＰＣ用データ、課金用データ、ＶＣＩ変換用データを対応する処理部に出力する。
【０１１１】
すなわち、ＯＡＭ部１６はヘッダに含まれるＯＡＭセルに対してＯＡＭ処理を行う（ステップ３０９ａ）。また、ＵＰＣ部１４はＵＰＣ用メモリ１７０ａが装着された場合には、ＵＰＣ用データに基づきＵＰＣ処理を行う（ステップ３０９ｂ）。
【０１１２】
課金部１５は課金用メモリ１７０ｂが装着された場合には、課金用データに基づき課金処理を行う（ステップ３０９ｃ）。ヘッダ変換部１８はＶＣＩ変換用メモリ１７０ｃが装着された場合には、ＶＣＩ変換用データに基づきヘッダ処理を行う（ステップ３０９ｄ）。さらに、セル挿入部１６４はセル挿入処理を行う（ステップ３１０）。
【０１１３】
このように実施例３によれば、前記ブロック部１６０に設けられたＵＰＣ部１４、課金部１５、ヘッダ変換部１８、ＯＡＭ部１６が、１つのセル抽出部１６２及びセル挿入部１６４を共用するので、回線対応部３Ｃの小型化を図ることができる。
【０１１４】
また、共通処理を行うブロック部１６０には基本処理部であるＯＡＭ部１６と、付加処理部であるＵＰＣ部１４及び課金部１５及びヘッダ変換部１８とが混在するので、ある部分のみを分離することはできない。このため、付加的なセル処理に必要な情報を記憶するＵＰＣ用メモリ１７０ａ、課金用メモリ１７０ｂ、ＶＣＩ変換用メモリ１７０ｃを外部に分離した。
【０１１５】
従って、ＵＰＣ用メモリ１７０ａを装着しない場合には、さらに、ハード量を削減して全帯域サービスを提供できる。課金用メモリ１７０ｂを装着しない場合には、さらに、ハード量を削減して一定課金処理を提供できる。ＶＣＩ変換用メモリ１７０ｃを装着しない場合にはさらに、ハード量を削減して専用線によるＵＶＰサービスを提供できる。
＜実施例４＞
図１４に回線対応部の実施例４の構成を示す。実施例４は実施例２の個別部、共通部の分離構成と、実施例３のブロック部１６０からの記憶部１７０の分離構成とを組み合わせたものである。
【０１１６】
図１４において、回線対応部３Ｄは個別部３１Ｂ−１〜３１Ｂ−Ｎ、各個別部３１Ｂ−１〜３１Ｂ−Ｎに接続される共通部３２Ｄ、共通部３２Ｄに接続される交換機プロセッサ１９０及び記憶部１７０とを備える。
【０１１７】
各個別部３１Ｂ−１〜３１Ｂ−Ｎの構成は既に実施例２において説明したので、その詳細は省略する。共通部３２ＤはＭＣ部１７、各個別部に接続される多重分離部８１、多重分離部８１に接続されるブロック部１６０、これらの各部を制御するマイクロプロセッサ１９ｄからなる。ブロック部１６０には記憶部１７０が着脱自在に装着されるようになっている。
【０１１８】
ブロック部１６０、記憶部１７０の構成は図１２において既に説明したので、ここでは、その詳細は省略する。
このような構成によれば、実施例２と実施例３との効果が同時に得られるので、その果が大である。
＜実施例５＞
次に、本発明の実施例５を説明する。図１５に回線対応部の実施例５を示す。実施例２、実施例４では、共通部単位でサービスを提供していた。これに対して、実施例５では、個別部毎に異なるサービスを提供するものである。
【０１１９】
以下、その構成を説明する。回線対応部３Ｅは複数の個別部３１Ｅ−１〜３１Ｅ−Ｎと、各個別部に接続される共通部３２Ｅ及び交換機プロセッサ１９０と、共通部３２Ｅに接続される交換機プロセッサ１９０とを備える。
【０１２０】
各個別部３１Ｅ−１〜３１Ｅ−Ｎは、光電気変換部１１、ＳＤＨ終端部１２、セル同期部１３ｂ、セル同期部１３ｂに接続される制御部３９Ａ、共通部ＩＮＦ３８とを備える。
【０１２１】
前記共通部３２Ｅは多重分離部８１、ＭＣ部１７、ＯＡＭ部１６、ＵＰＣ部１４、課金部１５、ＶＰＩ／ＶＣＩ変換部１８、これらを制御するマイクロプロセッサ１９を備える。
【０１２２】
交換機プロセッサ１９０は加入者から申告された一定課金にすべきかどうかを示す制御情報を交換局から入力してその情報を制御部３９Ａに出力する。
前記各制御部３９Ａは、前記セルに含まれるセルヘッダに自己を識別するための識別フラグと自己が前記セルに対する課金処理、ＵＰＣ処理、ＯＡＭ処理をすべきかどうかを示す制御情報とを付加してセル同期部１３Ｂに出力する。
【０１２３】
前記制御情報を図１６に示す。図１６に示すように制御情報‘１００’は３ビットからなり、上位１ビットは課金無効ビットである。課金無効ビット‘１’は課金処理を行わないことを示す。
【０１２４】
すなわち、セル数のカウントに関係なく一定課金が行われる。次の１ビットはＵＰＣ無効ビットであり、ここでは‘０’が設定されているので、ＵＰＣ処理を行うことを示す。下位１ビットはＯＡＭ無効ビットであり、ここでは‘０’が設定されているので、ＯＡＭ処理を行うことを示す。
【０１２５】
前記共通部３２Ｅのマイクロプロセッサ１９は、各個別部内の制御部３９Ａから送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルに対して前記処理を行うべきかを決定する。
【０１２６】
次に、図１７を参照して個別部毎の課金処理を説明する。まず、加入者が図示しない交換局に一定課金を受けることを申告する。交換機プロセッサ１９０は前記申告に基づき図１６に示す制御情報を制御部３９Ａに出力する。各制御部３９Ａは識別フラグ及び制御情報をセル同期部を介して共通部３２Ｅに転送する（ステップ５０１）。
【０１２７】
一方、共通部３２Ｅは順次入力される各セルのヘッダに含まれる識別フラグ及び制御情報の内、識別フラグによりどの個別部かを認識する。マイクロプロセッサ１９は、制御情報に基づき回線毎にセルに対して前記課金処理を行うべきかを決定する（ステップ５０２）。
【０１２８】
図６に示す例では、課金無効ビットが１であるので、その回線に対して一定課金となる（ステップ５０３）。さらに、その他のＵＰＣ処理、ＯＡＭ処理は通常の処理を行う。
【０１２９】
一方、個別部によっては、課金無効ビットが０である場合もある。この場合には、課金処理が行われる（ステップ５０４）。
このように個別部毎に制御情報を共通部に送るので、個別部単位で一定課金サービスを提供することができる。
【０１３０】
なお、実施例では、セルヘッダに制御情報を書き込んだが、例えば、別線から直接、共通部３２Ｅに制御情報を転送するようにしてもよい。
さらに、実施例５の変形例を図１８に示す。図１８では、制御部３９Ｂは交換機プロセッサ１９０からの指示によりＶＰＩ毎に異なる制御情報を設定し、ＶＰＩ毎の異なる制御情報をセル同期部１３ｃに出力する。例えば、３番目のＶＰＩは制御情報が‘０１０’に設定され、４番目のＶＰＩは制御情報が‘１１０’に設定されている。
【０１３１】
従って、３番目のＶＰＩでは、ＵＰＣ処理を行わない。すなわち、全帯域の使用を行う。４番目のＶＰＩでは、ＵＰＣ処理、ＯＡＭ処理を行わない。このような構成によれば、ＶＰＩ毎に異なるサービスを提供できる。
＜実施例６＞
次に、実施例６を説明する。実施例６では、加入者回線毎に回線対応部３Ｆを設けたものである。回線対応部３Ｆは光電気変換部１１、ＳＤＨ終端部１２、セル同期部１３、セル同期部に接続される制御部３９Ａ、ＵＰＣ部１４、課金部１５、ＯＡＭ部１６、ＭＣ部１７、ＶＰＩ／ＶＣＩ変換部１８、マイクロプロセッサ１９を備える。
【０１３２】
前記制御部３９Ａは前記実施例５で説明した制御情報をセル同期部１３ｂに出力する。マイクロプロセッサ１９は前記セル同期部１３ｂから送られてくるセル内のセルヘッダに付加された制御情報に基づきセルを処理すべきかを決定する。
【０１３３】
このように１つの加入者回線に対して１つの回線対応部を設けた場合でも、無効ビットによって異なるサービスを提供できる。
また、１つの加入者回線に対して１つの回線対応部を設けた場合でも、ＶＰＩ毎に制御情報を設定してもよく、この場合には、ＶＰＩ毎に異なるサービスを提供できる。
【０１３４】
【発明の効果】
本発明によれば、回線対応部を個別部、共通部に分離しない場合、基本処理部から分離された付加処理部を基本処理部に装着した場合には、付加的なセル処理を行うことができ、また、付加処理部を基本処理部に装着しない場合には、ハード量を削減すると共にセル処理に対するサービスを制限することができる。また、回線対応部を個別部、共通部に分離した場合には、共通部単位でサービスを制限することができる。
【０１３５】
また、付加処理部に設けたいくつかの処理ブロックが基本処理部に装着されない場合には、かなりのハード量を削減してサービスを制限できる。さらに、選択部が装着された処理ブロックを選択するので、その処理ブロックに対応する付加的なセル処理を行うことができる。
【０１３６】
帯域管理部を基本処理部に装着しない場合には、加入者端末の加入者が使用すべき帯域を管理しないので、全帯域の使用を許可するサービスを提供できる。課金部を装着しない場合には、セルの数を計数しないので、セルの使用量に関係なく一定料金を課金するサービスを提供できる。仮想チャネル識別子変換部が装着されない場合には、仮想チャネル識別子を変換しないので、専用線のようにパスの中身を自由に使用できるＵＶＰサービスを提供できる。
【０１３７】
また、基本処理部では、仮想パス識別子変換部が仮想パス識別子を出力先の仮想パス識別子に変換する処理などの基本的に処理を行う。さらに、付加実行部を基本処理部に既に装着し、記憶部を基本処理部装着することにより記憶された情報を用いて付加的な処理を行うこともできる。
【０１３８】
また、第２の処理部では、抽出されたヘッダ情報と警報転送セル情報に基づき基本処理部の一部と付加実行部とのセル処理を共通に行うので、基本処理部の一部と付加実行部セル処理部とのある部分のみを外部に出すことはできない。このため、記憶部のみを外部に分離して付加的なセル処理を行うことができる。
【０１３９】
また、いくつかの記憶ブロックが基本処理部に装着されない場合には、かなりのハード量を削減してサービスを制限することができる。
また、ヘッダ処理部は１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択するので、選択された記憶ブロックの情報を用いて付加的な処理を行うことができる。
【０１４０】
さらに、前記セル処理部では、基本的なセル処理として警報転送セルを管理し、付加的なセル処理として使用帯域の管理、ヘッダ変換、課金処理を行うことができる。
【０１４１】
また、帯域管理メモリが基本処理部に装着されないときには、全帯域の使用を許可するサービスを提供できる。課金メモリが装着されないときには、一定課金サービスを提供できる。仮想チャネルメモリが装着されないときには、ＵＶＰサービスを提供できる。
【０１４２】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定するので、回線毎にサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線のセルサービスを制限できる。
【０１４３】
さらに、セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定するので、各回線に入力される仮想パス識別子毎にセルサービスを制限できる。なお、回線対応部を個別部、共通部に分離しない場合には制御情報に基づきその回線の仮想パス識別子毎にセルサービスを制限できる。
【図面の簡単な説明】
【図１】交換機の第１の発明の原理図
【図２】交換機の第２の発明の原理図
【図３】交換機の第３の発明の原理図
【図４】交換機の第４の発明の原理図
【図５】ＡＴＭ交換機内の回線対応部の実施例１を示す構成ブロック図
【図６】ＡＴＭにおけるセルフォーマットを示す図
【図７】内部識別子を用いたＶＰＩ及びＶＣＩの変換を示す図
【図８】実施例１の回線対応部の動作を示すフローチャート
【図９】本発明の実施例２の回線対応部の構成を示す図
【図１０】実施例２の共通部の構成を示す図
【図１１】本発明の実施例３の回線対応部を示す図
【図１２】実施例３のブロック部及び記憶部の具体的な構成を示す図
【図１３】実施例３の回線対応部の動作を示すフローチャート
【図１４】実施例４の回線対応部の構成を示す図
【図１５】回線対応部の実施例５を示す図
【図１６】実施例５の制御情報を示す図
【図１７】実施例５の課金部の動作を示すフローチャート
【図１８】ＶＰＩ毎のサービス制御を説明する図
【図１９】回線対応部の実施例６を示す図
【図２０】従来の広帯域ＩＳＤＮの構成例を示す図である。
【図２１】従来の二重化構成の一例を示す図である。
【図２２】従来の加入者回線対応部の構成図である。
【図２３】ＳＤＨフォーマットを示す図である。
【図２４】ＳＤＨフレームへのセルマッピングを示す図である。
【符号の説明】
１・・加入者端末
２・・構内交換機
３，３Ａ〜３Ｆ・・回線対応部
４，４ａ，４ｂ・・スイッチ
５，５Ａ，５Ｂ・・基本処理部
６・・セレクタ
７・・付加処理部
１０・・ＡＴＭ交換機
１１・・光電気変換部
１２・・ＳＤＨ終端部
１３・・セル同期部
１４・・ＵＰＣ部
１５・・課金部
１６・・ＯＡＭ部
１７・・ＭＣ部
１８ｃ・・ヘッダ変換部
１９・・マイクロプロセッサ
３１・・個別部
３２・・共通部
３９Ａ・・・制御部
５３・・加入者回線
５４・・信号線
５７・・伝送系
８１・・多重分離部
１６０・・・ブロック部、
１６２・・・セル抽出部、
１６４・・・セル挿入部、
１６６・・・セル処理部、
１９０・・交換機プロセッサ
ＶＣＩ・・・仮想チャネル識別子、
ＶＰＩ・・・仮想パス識別子
Claims (23)
- データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部を備え、前記回線対応部は、前記セルに対して基本的な処理を行う基本処理部と、前記基本処理部から分離されるとともに前記基本処理部に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部と、を備え、
前記付加処理部は、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部に対して着脱自在に装着され、
前記基本処理部は、さらに、前記付加処理部内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部を備え、セルに対して付加的な処理を行い、
前記付加処理部は、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理する帯域管理部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換する仮想チャネル識別子変換部と、を備えたことを特徴とする交換機。 - データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部を備え、前記回線対応部は、前記セルに対して基本的な処理を行う基本処理部と、前記基本処理部から分離されるとともに前記基本処理部に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部と、を備え、
前記付加処理部は、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部に対して着脱自在に装着され、
前記基本処理部は、さらに、前記付加処理部内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部を備え、セルに対して付加的な処理を行い、
前記基本処理部は、回線を通して送られてくる情報の伝送フォーマットを終端する終端部と、前記終端部に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部と、前記セル同期部に接続され警報転送セルを管理する警報転送セル管理部と、前記警報転送セル管理部に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定する管理セル部と、前記管理セル部に接続され前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換する仮想パス識別子変換部とを備えたことを特徴とする交換機。 - 付加的な処理を実行するために必要な情報を記憶すると共に前記基本処理部とは分離され、着脱自在に装着される記憶部を備えることを特徴とする請求項１又は２に記載の交換機。
- 前記基本処理部は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることを特徴とする請求項３に記載の交換機。
- 前記記憶部は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることを特徴とする請求項３に記載の交換機。
- 前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることを特徴とする請求項５に記載の交換機。
- 前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備えることを特徴とする請求項４に記載の交換機。
- データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部を備え、前記回線対応部は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部と、前記各個別部に接続されるとともに各個別部で処理されたセルを一括して処理する共通部とを備え、前記共通部は、前記セルに対して基本的な処理を行う基本処理部と、前記基本処理部から分離されるとともに前記基本処理部に対して着脱自在に装着されかつ前記セルに対して付加的な処理を行う付加処理部と、を備えていることを特徴とする交換機。
- 前記付加処理部は、前記セルに対して複数の付加的な処理を行う複数の処理ブロックを備え、各処理ブロックは個別に前記基本処理部に対して着脱自在に装着されることを特徴とする請求項８に記載の交換機。
- 前記基本処理部は、さらに、前記付加処理部内の１つ以上の処理ブロックが装着されたときにはその装着された処理ブロックを選択する選択部を備え、セルに対して付加的な処理を行うことを特徴とする請求項９に記載の交換機。
- 前記付加処理部は、前記複数の処理ブロックとして、セルの流量を監視することにより加入者端末の加入者が使用すべき帯域を管理する帯域管理部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記セルに含まれるセルヘッダに書き込まれた仮想チャネル識別子を出力先の仮想チャネル識別子に変換する仮想チャネル識別子変換部と、を備えたことを特徴とする請求項８に記載の交換機。
- 前記共通部内の基本処理部は、警報転送セルを管理する警報転送セル管理部と、前記警報転送セル管理部に接続されるとともに管理セルを用いてセルの誤り特性、セル損失特性、セル遅延特性の少なくとも１つを測定する管理セル部と、前記セルに含まれるセルヘッダに書き込まれた仮想パス識別子を出力先の仮想パス識別子に変換する仮想パス識別子変換部とを備えたことを特徴とする請求項８に記載の交換機。
- 前記各個別部は、前記回線を通して送られてくる情報の伝送フォーマットを終端する終端部と、前記終端部に接続されセルに含まれるセルヘッダに書き込まれたヘッダ誤り制御情報に基いてセルの誤り制御を行いセルの同期検出を行うセル同期部とを備えたことを特徴とする請求項８に記載の交換機。
- 付加的な処理を実行するために必要な情報を記憶すると共に前記基本処理部とは分離され、着脱自在に装着される記憶部を備えることを特徴とする請求項８に記載の交換機。
- 前記基本処理部は、前記セルに対して実時間で処理を実行する第１の処理部と、前記セルに対して時間ずれを許容して処理を実行する第２の処理部とを備え、前記第２の処理部は、前記セルに含まれるヘッダ情報と警報転送セル情報とを抽出するセル抽出部と、セル抽出部で抽出されたヘッダ情報と警報転送セル情報に基づき複数の処理を行うセル処理部と、セル処理部の処理結果に基づき前記セル抽出部から送られてくるセルを制御するとともに警報転送セル情報を挿入するセル挿入部とを備えることを特徴とする請求項１４に記載の交換機。
- 前記記憶部は、前記セルに対して複数の付加的な処理を行うために必要な情報を記憶する複数の記憶ブロックを備え、各記憶ブロックは個別に前記基本処理部に対して着脱自在に装着されることを特徴とする請求項１４に記載の交換機。
- 前記セル処理部は、さらに、前記セル抽出部で抽出されたヘッダ情報と警報転送セル情報とに基づき、１つ以上の記憶ブロックが装着されたときにはその装着された記憶ブロックを選択して選択された記憶ブロックの情報を用いて付加的な処理を行うヘッダ処理部を備えることを特徴とする請求項１６に記載の交換機。
- 前記セル処理部は、ヘッダ情報に基づきセル数が所定量を越える場合にはセルの廃棄指示を行うことにより加入者の使用帯域を管理する帯域管理部と、前記ヘッダ情報内の仮想パス識別子及び仮想チャネル識別子を出力先の仮想パス識別子及び仮想チャネル識別子に変換するヘッダ変換部と、前記セルの数を計数することにより課金情報を収集する課金部と、前記警報転送セル情報を管理する警報転送セル管理部とを備えることを特徴とする請求項１５に記載の交換機。
- 前記記憶部は、前記帯域管理部における処理に必要な情報を記憶する帯域管理メモリと、前記課金部における処理に必要な課金情報を記憶する課金メモリと、前記ヘッダ変換部における仮想チャネル識別子の変換処理に必要な情報を記憶する仮想チャネルメモリとを備えることを特徴とする請求項１８に記載の交換機。
- データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、複数の回線を収容するとともに各回線からの情報をセル単位に処理する回線対応部を備え、前記回線対応部は、前記収容される複数の回線の各々に個別に接続されるとともに個別にセル処理を行う個別部と、前記各個別部に接続され各個別部で処理されたセルを一括して処理するセル処理部を有する共通部とを備え、前記各個別部は、前記セルに含まれるセルヘッダに自己を識別するための識別フラグと自己が前記各個別部毎に前記セルを処理すべきかどうかを示す制御情報とを付加する制御部を備え、前記セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された識別フラグと制御情報とに基づき回線毎にセルを処理すべきかを決定することを特徴とする交換機。
- 前記制御部は、各個別部に順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加し、前記セル処理部は、各個別部内の制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することを特徴とする請求項２０に記載の交換機。
- データとセルヘッダとからなる固定長のセルの交換処理を行う交換機であって、回線を収容するとともに回線からの情報をセル単位に処理する回線対応部を備え、前記回線対応部は、セルに含まれるセルヘッダに前記セルを処理すべきかどうかを示す制御情報を付加する制御部と、前記制御部から送られてくるセル内のセルヘッダに付加された制御情報とに基づきセルを処理すべきかを決定するセル処理部とを備えることを特徴とする交換機。
- 前記制御部は、順次入力される各セルのセルヘッダに付加された仮想パス識別子毎に前記セルを処理すべきかどうかを示す制御情報をセルヘッダに付加し、前記セル処理部は、前記制御部から送られてくるセル内のセルヘッダに付加された制御情報に基づき仮想パス識別子毎にセルを処理すべきかを決定することを特徴とする請求項２２に記載の交換機。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31141294A JP3599392B2 (ja) | 1994-12-15 | 1994-12-15 | 交換機 |
| US08/554,038 US5696759A (en) | 1994-12-15 | 1995-11-06 | Apparatus for high-speed packet switching in a broadband ISDN |
| DE69534544T DE69534544D1 (de) | 1994-12-15 | 1995-11-14 | Vermittlungseinrichtung |
| EP95117960A EP0717533B1 (en) | 1994-12-15 | 1995-11-14 | Switching equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31141294A JP3599392B2 (ja) | 1994-12-15 | 1994-12-15 | 交換機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167906A JPH08167906A (ja) | 1996-06-25 |
| JP3599392B2 true JP3599392B2 (ja) | 2004-12-08 |
Family
ID=18016901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31141294A Expired - Lifetime JP3599392B2 (ja) | 1994-12-15 | 1994-12-15 | 交換機 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5696759A (ja) |
| EP (1) | EP0717533B1 (ja) |
| JP (1) | JP3599392B2 (ja) |
| DE (1) | DE69534544D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894475A (en) * | 1996-06-28 | 1999-04-13 | At&T Corp. | Switched voice and data ATM network with billing system |
| JPH10262064A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 複数回線終端装置及び複数回線終端装置のｏａｍ処理方法 |
| IES980712A2 (en) * | 1997-12-15 | 1999-06-30 | Tellabs Res Ltd | An ATM cell processor |
| AU5567499A (en) * | 1998-08-17 | 2000-03-06 | Vitesse Semiconductor Corporation | Packet processing architecture and methods |
| US6965960B2 (en) * | 2000-03-01 | 2005-11-15 | Realtek Semiconductor Corporation | xDSL symbol processor and method of operating same |
| RU2158319C1 (ru) * | 2000-04-25 | 2000-10-27 | Институт металлургии и материаловедения им. А.А. Байкова РАН | Высокопрочная коррозионно- и износостойкая аустенитная сталь |
| JP2002101103A (ja) * | 2000-09-20 | 2002-04-05 | Nec Saitama Ltd | 基地局変復調装置及びａｔｍセル送受信方法 |
| US7397798B2 (en) | 2001-05-21 | 2008-07-08 | Xelerated Ab | Method and apparatus for processing blocks in a pipeline |
| DE10131944A1 (de) * | 2001-07-02 | 2003-01-16 | Siemens Ag | Verfahren zur Verarbeitung von Daten |
| SE525183C2 (sv) | 2002-04-04 | 2004-12-21 | Xelerated Ab | Förfarande och medel för behandling med pipelining av datapaket |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2782973B2 (ja) * | 1991-04-10 | 1998-08-06 | 株式会社日立製作所 | パケット網における流量監視方法及びシステム |
| JPH05122238A (ja) * | 1991-10-28 | 1993-05-18 | Fujitsu Ltd | Ａｔｍ交換機におけるポリス方式 |
| JPH06132972A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | 広帯域ｉｓｄｎ遠隔多重装置 |
| JP3332474B2 (ja) * | 1993-05-31 | 2002-10-07 | 株式会社日立製作所 | Ａｔｍ通信装置および故障検出通知装置 |
| JP2906371B2 (ja) * | 1993-09-20 | 1999-06-21 | 富士通株式会社 | 系の切替え方式 |
-
1994
- 1994-12-15 JP JP31141294A patent/JP3599392B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-06 US US08/554,038 patent/US5696759A/en not_active Expired - Lifetime
- 1995-11-14 EP EP95117960A patent/EP0717533B1/en not_active Expired - Lifetime
- 1995-11-14 DE DE69534544T patent/DE69534544D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5696759A (en) | 1997-12-09 |
| EP0717533A2 (en) | 1996-06-19 |
| DE69534544D1 (de) | 2005-12-01 |
| JPH08167906A (ja) | 1996-06-25 |
| EP0717533A3 (en) | 1999-08-11 |
| EP0717533B1 (en) | 2005-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6633543B1 (en) | Multicast flow control | |
| US5610913A (en) | Switching equipment for performing a switching operation for a high-speed packet in broadband Integrated Services Digital Network | |
| JP3128654B2 (ja) | 監視制御方法、監視制御装置及び交換システム | |
| US6148001A (en) | Multipoint-to-point system which multiplexes complete packets comprised of ATM cells on to a single virtual channel connection | |
| CA2315692C (en) | Aal2 processing device and method for atm network | |
| US6198726B1 (en) | Plural-line terminating apparatus and OAM processing method thereof | |
| CA2271761C (en) | Broadband telecommunications system | |
| GB2324676A (en) | Interfacing to SAR devices in ATM switching apparatus | |
| JP3599392B2 (ja) | 交換機 | |
| WO2000056020A1 (en) | Method and apparatus for performing packet synchronized switch-over | |
| US7020144B2 (en) | High capacity Multi-AAL system for VTOA Gateway | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM & Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM & Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks | |
| Cisco | ATM and Broadband Trunks |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040914 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |