JP3667337B2 - Atm交換システム - Google Patents
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Description
この発明は、一般に、ディジタル通信システムに係り、特に、非同期転送モード(ATM)送信を用い、情報の交換を行う、新たな交換システムに関する。
発明の背景
企業基幹通信網(enterprise backbone networks)において現在なされている種々の要求に対して、最近、高速非同期転送モード(ATM)通信の出現をもたらした。初期の企業通信網は、データおよび他のアプリケーション専用の、比較的小さな量の回路帯域幅のみを用いた音声転送が支配的であった。より最近では、ある種の新しいアプリケーションは、既存の基幹通信網に対して重要な変更ををもたらしている。例えば、高帯域幅ビデオ電話(telephony)およびビデオ会議は、ディジタル通信システムにおいて急速に必要不可欠の要求となっている。同様に、イーサネットおよびトークンリングのような、確立された先行技術であるLANシステムが、より速い通信およびより多くの高精度の処理の要求を満たすために改良されているように、多数のサイトを横切るLAN(ローカル・エリア・ネットワーク)の相互連結のための帯域幅要求は、さらに増加している。
例えば、100Mbpsで動作する光ファイバ配信データインターフェース(FDDI)LANが、現在、展開されつつある。一方、テキストベースのパーソナルコンピューターが、マルチメディアワークステーションおよび関連するサーバーに取り替えられつつある結果として、さらに高いビットレートのLANタイプが出現している。一般的には、マルチメディアワークステーション、およびそれらの関連するサーバーは、テキストだけでなく高解像の静止画、および、音を伴う動画を含んだ文書構成をサポートする。したがって、より新しいシステムのLANファイル転送は、上述した先行技術のような、テキスト情報のファイル転送だけの相互サイト(inter-site)LANトラヒックの代わりに、より大容量、高ビットレート混合メディアトラヒックへと移行している。
そのような様々な開発がなされた結果として、企業通信網に連携したインターサイト専用回路を効率的に利用するために、より柔軟な送信帯域幅の割当方法の開発が必要になってきた。
上述した開発は、専用通信網にとどまらず、公衆キャリヤでも同様に行われている。
これらの専用および公衆ディジタル通信システムにおける新たな要求を満たすために、送信およびスイッチングの非同期転送モード(ATM)に基づいた、広帯域サービス統合ディジタル通信網(BISDN)での使用のための国際標準動作モードが開発されている。ATMプロトコルの目的は、データ、音声、静止画および動画、ビデオを包含する混合メディアトラヒックの、送信および交換用のより柔軟なシステムを構築することである。従来、音声のような一定のビットレートトラヒックは、予め割り当てられた時間スロットを用いて送信かつスイッチされているのに対し、データは、通常、統計に基づいて多重化される複数の可変長フレームで送信されている。ATMプロトコルによれば、送信と交換は、「セル」と呼ばれる固定サイズ単位で実行される。異なる複数のソース(例えば、音声、データ、ビデオ等)からの複数のセルは、送信目的の統計に基づいて多重化される。
各標準ATMセルは、53バイトの長さであり、48バイトの情報フィールド(「ペイロード」とも呼ばれる)と、ルーチンおよび他のフィールドを具備する5バイトのヘッダとからなっている。
パケットおよびフレームスイッチングのように、ATMは仮想呼出/接続を基礎にして動作する。これは、任意のユーザ情報セルが送られる前に、仮想接続が通信網を通して最初に行われることを意味する。この過程中に、仮想接続識別子(VCI)が、経路に沿った各相互交換リンクで呼(call)に割り当てられる。しかしながら、割り当てられた識別子は、単に、接続パスに関係するセルとして、1つのリンクに対して局所的な意味しか持っておらず、1つのリンクから次のリンクに変更する。したがって、これは、各セルヘッダに含まれたルーチン情報が、比較的小さくなりうることを意味する。
特に、各取得リンク/ポートは、対応する出力リンク/ポートと、その取得VCIを次のリンク/ポート用に置き換えるための新たなVCIとを有するルーチンテーブルに関連づけている。所定の経路に沿った双方向のセルのルーチンは、単純な探索操作だけを含んでいる場合、非常に速くなる。その結果、各リンクからのセルは、独立してかつ非常に高い速度でスイッチすることができる。これにより、並列交換アーキテクチャを使用することができ、最大容量で各々作動する高速回路(すなわち、ギガバイト/秒レンジの)が可能となる。
実際には、VCIは、仮想パス識別子(VPI)と、仮想チャネル識別子(VCI)の2つのサブフィールドから構成される。VPIフィールドは静的に割り当てられた接続に関係しているのに対し、VCIフィールドは動的に割り当てられた接続に関する。経路選択は、VPIおよびVCIサブフィールドの一方または他方、あるいは、VPIおよびVCIサブフィールドの組み合わせを使用して実行することができる。例えば、仮想パスは、各々一対の通信網端点の間で、(通信網管理による)半固定(semi-permanent)原則の通信網を通してセット・アップすることができる。これらの端点間の多重(すなわち同時発生)呼に関連するセルは、その時に共に多重化され、その後、割り当てられた同一のパスに沿って経路選択される。したがって、この例において、通信網内のセルの経路選択は、VPIフィールドを用いて実行され、VCIフィールドは、その端点で特別の呼にセルを関連づけるために使用される。
ATM参照モデルは、以下の3つのプロトコル層を定義する。(3)物理層と、物理層に重なる(2)ATM層と、このATM層に重なる(1)ATMアダプテーション層。
ATMアダプテーション層(AAL)は、(例えば2つのLANの間のデータフレーム転送のための)ユーザに提供されるサービスと、ATM層によって提供されるセルに基づくサービスのクラスのアダプテーション機能を実行する一連の選択的なサービスクラスとを供給する。
ATM層は、ある単一のセルストリームに、要求された異なる接続に関係のあるセルの多重化と、そのセルストリームの後に起こる多重分離を提供する。また、ATM層は、VPIおよび(または)VCIフィールドに基づいたセルの要求された経路選択/中継を行う。
物理層は、実際のセルを送る特別の転送媒体(例えば、光ファイバ、同軸ケーブル等)とインターフェイスで接続し、使用される転送のタイプ(例えば、近同期(plesiochronous)または同期)に依存する、多くの異なる通信技術によって実施することができる。前者については、発信器がATMセルと正確に一致するビット/バイト・ストリーム上のフレーム構造を確立する。その時、受信器は、有効な5バイトセルヘッダが形成されるまで、入力されるバイトストリームを1バイト毎に処理する。その後、入力されたバイトストリームは、固定セル境界で処理される。同期リンク(例えば、OC3/STM1)の場合、フレームペイロードフィールドは、セルサイズの倍数ではないため、セル境界は、1つのフレームから次のフレームに変わる。したがって、この種のリンクでは、オーバヘッドチャネル中のポインタは、HECバイト(後て詳しく述べる)に基づいてセル記述(delineaton)が実行されている一方、ペイロードフィールドの第1セル境界の開始を識別するために使用される。
上述したように、ATM層は、必要に応じて半固定またはセット・アップすることができる仮想接続上のセルの経路選択および多重化に関する全ての機能を実行する。後者については、ISDNで使用される信号プロトコルに似た信号プロトコルが実行される。
標準ATMセルには、一般に、UNIとNNIと呼ばれる2つの異なるヘッダフォーマットがある。各フォーマットは、第1バイトとしてVPIフィールドを組込んでいる。しかしながら、セルを直接生成、受信するユーザデバイスによる使用を意図した、ユーザ通信網アクセスリンク上で使用されるフォーマットについては、第1ヘッダバイトの上位4ビットは、リンク上において局所的な重要性のみを持ち、セルに異なる優先度の割り付けを可能にするために含まれている、一般的フロー制御(GFC)フィールドに置き換えられる。このフィールドは通信網内には存在しないが、代わりにVPIフィールドが全バイトに渡って拡張される。
ヘッダの第2バイトは、VPIフィールドの拡張部分である前半の4ビット(nibble)を有する。したがって、ユーザ通信網アクセスリンク上で使用されるフォーマットについては、VPIフィールドが8ビットであるのに対し、この通信網内のVPIフィールドは12ビットである。ヘッダ情報の第2バイトの下位4ビットは、VCIフィールドの最初の部分を有する。ヘッダの第3バイトはVCIフィールドが続き、ヘッダの第4のバイトの前半の上位4ビットでVCIフィールドが完成する。したがって、標準ATMヘッダのVCIフィールドは、16ビットから成る。第4ヘッダバイトの下位4ビットは、(1)ユーザ情報を有するセルを区別するために、ATM参照モデルに関連づけられたCおよびMプレーンに関連するセルを有効にするために使用されるペイロードタイプ(PT)フィールドと、(2)セル損失優先表示(CLP)ビットを含んでいる。CLPビットは、ユーザが最初に廃棄されるべき接続に関係するセルを指示できるようにするために使用される。これは、ATM通信網が統計原則で多重化することにより動作し、交換局内でセルバッファがオーバーフローすることができるので有用である。
最後に、ヘッダ誤り制御(HEC)フィールドは、ヘッダ内のエラー検出用の8ビットの巡回冗長符号(CRC)多項式の変化として供給される。CRC多項式が失敗した場合、セルが廃棄される。しかしながら、シングル・ビットエラーについては、ハードウェアはHECフィールドからの情報に基づいてエラーを修正してもよい。
既存のATMベースの通信システムの設計において、信号経路選択の効率、診断の支援、および、ハードウェア単純化においてなされる本質的な改良の範囲は、多数存在する。
第1に、インターフェースカードの帯域幅に依存して、スイッチ構造インターフェースについてのインターフェース回路の数を柔軟に変えることができるシステムを提供することが望ましい。先行技術のシステムでは、そのようなシステム内の各インターフェースカードは、固定の帯域幅で提供されていた。
第2に、仮想接続識別子(VCI)は、ポイント・ツー・ポイント方式のリンクからリンクまでのセルの経路選択を確立するために使用することができるし、あるいは、1つのポイントから複数の目的地へ(すなわち、ポイント・ツー・マルチポイント)「分割」してもよい。一方、コストを費やし、かつ、複雑な回路で、たったそれだけのことしかできない。同様に、基本的なレベルのセル優先度キューイングだけが、標準のATMセルヘッダを使用することができる。また、多くの先行技術システムでは、相互シェルフ(inter shelf)通信は、本質的に低速度および低帯域幅の並行バスを経由して行われる。したがって、そのような通信システムにおける相互ノードおよび自局内ノードの両方のATMセルの、低費用で増強された経路選択能力が必要となる。
第3に、ATM通信システムにおけるセルストリームは、本質的にポイント・ツー・ポイントであり、キューイングポイントで終了するので、通常、スイッチング構成の全体に渡って同期タイミングを維持する必要はない。しかしながら、いくつかのインターフェースカードは、標準タイミング基準を要求するので、そのようなシステムでは、システムタイミングを維持することが望ましい。非同期連続リンク(例えば、相互シェルフリンク)における自局内ノードシステムの同期を維持する標準の方法は、システムの全体にわたる同期タイミングリンクを実行することである。しかしながら、そのようなシステムは、位相ロックループ(PLL)を束縛することの不安定による同期再生成タイミング信号に起因するジッタ転送問題に苦慮する。
あるいは、いくつかの先行技術のシステムは、システム同期ユニット(SSU)からすべてのタイミング目的への専用タイミング配線を施すことにより、同期を維持する。これは、それを受信するために特に配線されたシステムにおける所定のスロットに対し、SSUの位置を有効に制限する。
したがって、余分なタイミング配線がなく、かつ、先行技術のPLL同期システムに本来的な同期の損失および他の問題に苦しむことなく、システムの同期を維持する必要がある。
第4に、先行技術システムにおいて、システムのオペレーティングソフトウェアへのデバッグアクセスは、内蔵のデバッギングコードをロードする特別のソフトウェアによって提供され、かつ、このデバッグソフトウェアへアクセスするために設けられたデバッグ装置に、専用ハードウェアのデバッグポートが形成されていなければならない。デバッグするソフトウェアが常に適所にあり、ATM構成に開発システム支援通信が統合されるシステムを提供することが望ましい。
最終的に、重大なシステム機能の信頼性を改善したシステム冗長を提供することが望ましい。
制御通信、キューサービスアルゴリズム、ノード同期アーキテクチャ等の領域におけるATM通信システム設計の改良は、他の場合に行う。
発明の要約
この発明は、上述した先行技術の問題を認識することによって、開発されたATM通信システムの改良に関する。
第1に、この発明のシステムにおいては、インターフェースカードの帯域幅に依存して、相互シェルフリンク(ISL)に対する汎用カードスロット(UCS)数を可変にすることによって、スイッチングコアの最大限の利用が達成される。例えば、多くの低速度UCSカードがある実施例中で提供され、一方、少数の高速UCSカードが別の実施例中で提供され、それぞれの場合におけるスイッチングコアは、最適に維持される。
第2に、通信システム内のATMセルの経路選択問題に関して、この発明によれば、複数のオーバヘッドバイトが、標準の53バイトのATMセルに予め確保されている(are pre-pended)。これは、セル優先度キューイング、単純化退出統計蓄積(simplified egress statistics gathering)、および、所定のバイト(pre-pended bytes)と(省略されたHECフィールドを備えた)ATMヘッダの4バイトとに渡るエラー検出と共に、システム内でのポイント・ツー・ポイント原則もしくはポイント・ツー・マルチポイント原則で、コストの効率がよい経路選択を容易にするためである。
第3に、システム同期を維持する問題に関して、この発明によれば、8kHzタイミング信号は、ISL上に転送され、かつ、「スーパーセル」フレーミング構造(「スーパーセル」の概念は、後で詳しく述べる)のいかなる場所にも出現することができる指示セット(Ordered Set)(後で詳しく述べる)に埋め込むことができる。したがって、タイミング信号は、先行技術の同期システムとは対照的に、いかなるシリアルデータクロックにも依存しない。特別なジッタ減少回路または配線が不要となる。専用タイミング配線を使用する先行技術の同期システムとは対照的に、タイミングソースおよびSSUは、ATMセルが送られる交換システム内のいかなる場所にも位置することができる。
第4に、開発システム支援に関して、この発明によれば、統合リアルタイム開発システムが提供される。そして、この統合リアルタイム開発システムは、先行技術における顧客サイトでの特別なデバッグ設備の要求がまったく削除されないのであれば、最小限になるように、デバッグソフトウェアが、システムおよびATM構成に統合される開発システム支援通信に永続的に組み込まれる。
最後に、この発明のシステムアーキテクチャは、スイッチ構成冗長を考慮に入れている。
【図面の簡単な説明】
好適な実施例の詳細な記述は、次の図面を参照してここに提供される。
図1はこの発明の方法および装置を実施する典型的なディジタル通信システムのブロック図である。
図2は図1で説明されたシステムの典型的な周辺シェルフに接続された、より詳細なセル交換コアを示すブロック図である。
図3はこの発明の第1の実施例における、ポイント・ツー・ポイント通信用に修正されたATMセルフォーマットの図である。
図4はこの発明の第2の実施例における、ポイント・ツー・マルチポイント通信用に修正されたATMセルフォーマットを示す図である。
図5は好適な実施例におけるカードアドレスフォーマットを示す。
図6は好適な実施例において、固有のATMヘッダデータを生成しろ過する回路類を含み、汎用カードスロットおよび外部信号搬送媒体に接続するインターフェース回路のブロック図である。
図7は図2に示された周辺シェルフのハブカードで使用されるスイッチングASICのブロック図である。
図8は図7に示されたASICのセルキューイングコアを示すブロック図である。
図9は交換システムと、フォーマットされたATMセルの送受信を行う図6のインターフェース回路における標準インターフェースASICのブロック図である。
図10は図9のインターフェース回路の受信フィルタの動作を示すフローチャートである。
図11は図10のフローチャートにおけるマルチキャストセルのソート手順の詳細を示すフローチャートである。
図12は図10のフローチャートにおける第1フィルタのソートアルゴリズムの動作を示すフローチャートである。
図13は図10のフローチャートにおける第2フィルタのソートアルゴリズムの動作を示すフローチャートである。
図14はこの発明における相互シェルフリンクの機能概要図である。
図15はこの発明における図1および2の通信システムを通してタイミング情報の分配を示すブロック図である。
好適な実施例の詳細な説明
図1は、一実施例による、この発明の方法および装置を実施するための交換アーキテクチャのブロック図を示す。このシステムは、それぞれ800Mbpsの相互シェルフリンク(ISL)5を通して、複数のインターフェースカードアクセスまたは周辺シェルフ3A,3B,等に接続された、セル交換コア1を有する。この開示において、「アクセスシェルフ」および「周辺シェルフ」の用語は、全体に亘って交換可能に使用される。ブロック3Dおよび3Eを参照して示されるような、多重シェルフアクセス割当において、さらにISL5Aは、アクセスシェルフの間で直接に設けてもよい。さらに、ある「スタンド・アロン」構成のシステムにおいては、単一のインターフェースカード周辺シェルフは、セル交換コア1を必要とせずに設けてもよい。あるいは、ブロック3Dおよび3Eを参照して示されるような多重シェルフアクセス割当は、各周辺シェルフに直接組み込まれた交換回路を、スタンド・アロン構成で設けてもよい。
全ての外部インターフェース(例えばOC−3、ビデオ、FDDI等)は、図2を参照して後でより詳しく説明するように、各周辺シェルフ3B,3Cまたは3D、もしくは、3B,3Cおよび3Dに置かれた12個の汎用カードスロット(UCS)に置かれるインターフェースカード上で終端する。多重シェルフアクセス配置3Dおよび3Eにおいて、96個までの汎用カードスロットを、各相互シェルフリンク(ISL)5用として設けることができる。さらに、この発明によれば、ISLを共有するUCSインターフェースカードの数は、インターフェースカード帯域幅に依存して可変させることができる。例えば、多数の低速度UCSカードが、ある実施例(例えば3D)で提供され、一方、少数の高速UCSカードが、他の実施例(例えば3B)で提供される。この柔軟性は、セル交換コア1の有効利用をもたらすと共に、統計的利益をうまく制御することができる。
各800MbpsのISL5は、電気的または光学的のいずれか、あるいは、全二重、ファイバチャネル(FC−0およびFC−1のみ)インターフェース、そして、周知の方法等を用いて、セル交換コア1と関連するアクセスシェルフ3A、3B等の間のATMセルを送信するために適用される。
図2には、セル交換コア1が、アクセスシェルフ3A、3B等のそれぞれのために、相互シェルフセルスイッチングを行うものとして機能的に示されている。交換コア1は、セル空間スイッチ(すなわち、セルは任意の入力から任意の出力に切り替えることができる)を実行するために、入力セルろ過と出力キューイングアーキテクチャを使用する。好適な実施例では、交換コア1は、1つのシステム当たり2〜256のISLレポートを並べることができる。したがって、最大交換容量は、256ISL/system×800Mbps/ISL=204.8Gbps/systemとなる。セル交換コア1には、(図16に示される1A,1Bおよび1Cのような)複数のデュアルスイッチングカードが組み込まれる。各デュアルスイッチングカードは交換コア1へアクセスすることができ、周辺シェルフ3A、3B等の2つまでに接続するために、2つの出力ISL5を形成する。
図2では、代表的な周辺シェルフ3Cが、それぞれのISL5を通って交換コア1に接続されていることが示されている。上述したように、周辺シェルフ3Cには、全てのインターフェース(すなわち、光、同軸または他の物理的な媒体にインターフェイスで接続するI/Oを経由した交換システムと外界との間)、制御およびリソース機能を実行するそれぞれのインターフェイスカード21を受け取るための12個の汎用カードスロット(UCS)が組み込まれる。この発明を開示する目的において、「インターフェースカード」および「UCSカード」の用語は、交換可能に使用される。図2に示されるシェルフ3Cのような、各周辺シェルフは、2枚の特別用途のハブカード(説明を容易にするため、1枚のハブカード23のみが示されている)を有し、それらは交換システムの全体の一部を形成する。好適な実施例の交換システムは、冗長用に完全に二重化される。したがって、1枚のハブカードには、完全に二重化された交換システムの各々半分が設けられる。ハブカード23は、交換コア1に接続された800Mbpsの相互シェルフリンク(ISL5)上に多重インターフェースカード21からのセルを多重化して集める。インターフェースカード21を収容する各UCSは、追加バス(add bus)25として示されたハブカード23に対して200Mbpsのインターフェースを有している。上述したように、ハブカード23は、交換コア1からのISL5を終端し、バックプレーンで、さらなる800Mbpsの共有バスを駆動する。このバスは、UCS21が受信したATMセルをろ過することからドロップバス27として示される。また、ハブカード23は、通常、診断の目的で供給される帰還回路29を有している。しかしながら、スタンド・アロン構成のアクセスまたは周辺シェルフ3Cにおいては、帰還回路29は、追加バス25から集められた800Mbpsのデータを800Mbpsのドロップバス27に戻すために使用される。
このシステムは、不具合許容のための二重化されたATM交換システムを有している。交換システムの主な構成要素は、ハブカード23、交換シェルフ1およびISLケーブル5である。インターフェースカード21は、カスタマデータを両方の構成上に置く。
周辺シェルフ3Cのさらに可能なスタンド・アロン構成によれば、交換コア1は、内部スイッチコアを備えたそのような2つ以上の周辺シェルフが共に(図1のISL5Aを経て接続される、周辺のシェルフ3Dおよび3Eのように)接続される場合、周辺シェルフそれ自身と有効に組み込んでもよい。交換コア1に接続されたポートの数は、利用可能な帯域幅を完全に利用するために、柔軟に(例えば、多数の低帯域幅ポートを加えることができる)設けることができる。
200Mbpsを越えるシステム交換容量を要求するインターフェースは、関連するISL5(例えば、図1の高速インターフェース3A)を経て交換コア1と直接接続される。
後でより詳しく述べるように、この発明によれば、前述した800Mbpsのリンク(すなわち、ISL5、ドロップバス27等)の各々のデータは、一連の「スーパーセル」として組み立てられる。それぞれの「スーパーセル」は、指示セット(すなわち、制御情報用のデータ構造を一列にした32ビットロングワード)を有する。指示セットの後には128個の60バイト固有ATMセルが続く。これらのスーパーセルの使用は、直通セル記述に帰着し、多様なタイプのシステムレベルステータス情報を中継するための単純なプロトコルをサポートする。
動作においては、周辺シェルフ3Cの、前述したスタンド・アロン構成における単純化されたデータフロー(すなわち、交換コア1によって経路選択されない)のために、各UCSあるいはインターフェースカード21は、適切なライン終端を提供し、受信データのAAL/ATM層処理を実行し、この発明の原理に従ってフォーマットされたセルヘッダを作成するために、ATMセルに付加的な経路選択情報を加え、200Mbpsの追加バス25によってフォーマットされたセルをハブカード23へ送る。以下により詳しく述べるように、この発明のフォーマットされたセルは、60バイトのフォーマットされたセルを形成するために、標準の53バイトATMセルに確保された(pre-pended)追加オーバヘッドを7バイトを有している。
800Mbpsの周辺シェルフ3Cのために、ハブカード23は、個々のUCSカード21から800Mbpsのセルストリームに、フォーマットされたセルを多重化し集中する。800Mbpsのセルストリームは、前述した埋込み交換コア(図示略)を経て、または、共有ドロップバス27上の全てのUCSスロットへのループバック29を経て帰還される。800Mbpsの周辺シェルフ以外のもののために、ハブカード23の内部に帰還機能を付与してもよいし、付与しなくてもよい。各インターフェースカード21は、経路選択情報を用いて800Mbpsのドロップバス27からのセルをろ過する。経路選択情報は、セルヘッダに加えられ、セルをキューし、送信されたデータのAAL/ATM層処理を実行し、インターフェースカード21を経て関連するラインインターフェースを駆動する。
交換コア1を使用するより大きなノードによるデータフローのために、このシステムは、小ノードに関して上述したような方法と同一の方法で作動する。ただし、このセルストリームは、交換コア1によって受信され、ISL5内のセルは、交換コア1の適切なISL出力へと経路選択される。埋込み交換コアまたはハブカード23のループバック29を通してデータをドロップバス27へ帰還する代わりに、800Mbpsのセルストリームが、8B10Bコード(ファイバチャネルFC−1標準について)でハブカード23内においてエンコードされ、ISL5を経て交換コア1へ送られる際1Gボーのシリアルストリームに変換されることを除く。
適切な周辺シェルフ(例えば、シェルフ3C等)のハブカード23は、ISL5を経て、交換コア1からのセルストリームを受信し、これに応答して周辺シェルフのバックプレーンの800Mbpsの共有ドロップバス27を駆動する。その後、より小さなノードの相互接続に関して上述したように、インターフェースカード21を収容する各UCSは、セルヘッダに付与された経路選択情報を用いて800Mbpsドロップバス27からのセルをろ過し、セルをキューにし、送信データのAAL/ATM層処理を実行し、インターフェースカード21を経て関連するラインインターフェースを駆動する。
追加バス25およびドロップバス27の構成は、高速通信システムの実施における先行技術中で固有の長所を提供する「スターバス」トポロジに由来している。高速データ転送は、ポイント・ツー・ポイントラインによって最も容易に遂行されることが知られている。したがって、この発明では、追加バス25を複数のポイント・ツー・ポイントリンクに分割することによって、従来のポイント・ツー・・マルチポイントアーキテクチャ(例えば、マルチパーティ双方向バスを用いて)の先行技術を超える重要な進歩が見られる。そのような先行技術のシステムは、次のような問題を有している。
− カードを塔載することによる、低インピーダンスおよび不連続転送ライン
− 困難なライン終端
− 有効電力を消費する並列終端を要求する高速バス
− バスが動作することができる有効速度が、バスを制御するための調停等の要因によって制限される。
スターバストポロジの追加バス25によって提供されるこの発明のポイント・ツー・ポイント通信は、これらの問題を克服する。
「ドロップ」方向(すなわち、ドロップバス27)においては、すべてのUCSカード21は、入力されるデータセルを、すべて受信することが要求されるので、単一方向バス27が利用される。バス27が単一方向なので、この発明のトポロジは、単純な転送ライン終端の要求による利益を得る。
この発明によれば、交換システムを通るセルの経路選択を支援するために、固有オーバヘッド情報が、標準53バイトATMセルに加えられる。この発明のセルフォーマットは、システムの様々なカード間のすべてのリンクで使用される。これは、UCSカードからハブカード23へのリンク、交換コア1への、また、交換コア1からのリンク、ならびに、ハブカード23からUCSカード21へのリンクを有している。
前述したように、好適な実施例によれば、60バイトのフォーマットされたセルを形成するために、標準の53バイトATMセルの前に7バイトが付けられる(pre-pended)。追加ヘッダ情報は、インターフェースカード21を収容する任意のUCSの、任意の「ポート」を独自にアドレスし、かつ、付属のATMセルの優先度を識別するために使用される。さらに、追加ヘッダ情報は、アドレスフィールドが一群のUCSインターフェースポートを識別する場所で、マルチキャスティング機能をサポートするために使用される。標準のATMセルの前に付加された追加ヘッダ情報の使用は、先行技術のATMベースの交換システムを改善してセル経路選択を可能にする。このヘッダの未使用のビットは、他の制御機能(例えば、ソフトウェアによって信号方式情報を供給すること)に使用してもよい。
後にさらに詳しく述べるように、この発明の原理による追加ヘッダ情報によって定義される、(1)ポイント・ツー・ポイントおよび(2)ポイント・ツー・マルチポイントという、2つのセルタイプがある。
システム内の特定のカードへのセルの送出には、そのセルが、特別なUCSインターフェースカード21が接続されるドロップバス27に経路選択されることが要求される。その後、そのカードは、ドロップバス27上に存在する残りのセルから、定められたセルをろ過しなければならない。
セルが特別のUCSインターフェース21にアドレスされると、その特別なカードが「傾聴する(listens)」ドロップバス27は、「端末バス」(すなわち、このバスのデータは、次に続くバスに送出されない)として参照される。他方では、セルが、交換システムの一部であるカードにアドレスされた場合、そのカードによって「傾聴される(listened)」バスは、データが他のバスに経路選択される中間バスとすることができる。この発明によれば、システムを通すセルの経路選択の定義は、双方の場合において同一である。図9を参照して後により詳しく述べるように、回路は、特別なカードのために予定された正しいセルを認識するために、モニタされたバス上のセルをろ過する各UCSインターフェースカード21に形成される。
図3はポイント・ツー・ポイント通信を実行する、この発明に従ってフォーマットされたATMセルを示す。標準ATMセルの前に付加されたフィールドは、以下の表Aで定義される。
この開示の全体にわたるすべてのフィールド定義については、ビットは左から右へ、かつ、上から下へという順序で転送されるものとする。多重ビットフィールドにおいて、最上位ビット(most significant)は、最初に転送される。
表Aの中で示されるように、カードアドレスフィールドは、ISL内の目的地要素を選択するために使用される。他のアドレス定義が可能であるが、このフィールドの1つの可能な定義は、図5に示される。
ポイント・ツー・マルチポイント接続の一部である送信セルは、そのセルがマルチキャストグループの一部となるカードを有する、すべてのドロップバス27に経路選択されることを要求する。さらに、このセルは、カードがこのセルのための所定のマルチキャストグループの一部であるか否かを決定するために、各カードがチェックするマルチキャスト識別子を備えなければならない。そして、このグループは、UCSカードのどのポートがセルを使用する(すなわち、どのインターフェイスカード21がデータを受信する)のかを決定するために、使用することができる。
ポイント・ツー・マルチポイントセルのセルフォーマットは、図4に与えられる。フィールド定義は、以下の表Dで提供される。
セルヘッダは、データセル、制御セルおよびRDSセルを含む、多数の異なるセルタイプについて記述する。これは、制御およびRDS通信が、データ交換システム内の帯域内で行われることを可能にする。多くのシステムは、制御カードをシステムの特別なロケーションに制限する帯域外制御チャネルを使用する。
制御およびRDS通信がデータ交換システム内帯域内で行われることを可能にすることは、非常に高い帯域幅へのスケーラビリティを可能とし、確実性を増すことができる。帯域内通信は、特別なハードウェアまたはソフトウェアが局所サイトに要求されず、デバッギングをリモートで行うことができることを意味する。
ここで、図6に代表的なUCSインターフェースカード21の機能ブロックを示す。図6に示される実例は、周辺シェルフ3B、3C、3Dまたは3E(図1)への接続用のOC−3/STM−1インターフェースカードである。高速インターフェースまたは800Mbpsインターフェースを実行するのに適したインターフェースカードは、図6に示されるような類似した機能の要素を用いて考案することができる。
上述したように、OC3/STM−1 UCSインターフェースカード21の基本機能は、交換システムとSONET/SDH通信網リンクの間のATMセルデータを転送することである。この機能を実行するのに必要なブロックは、以下のように識別することができる。
(1)制御/状態ブロック71
(2)同期ブロック73
(3)バックプレーンインターフェースブロック75
(4)ATMブロック76
(5)SONET/STM−1ブロック77
(6)転送媒体およびインターフェースブロック78
制御/状態ブロック71は、インターフェース機能の調整を提供し、バックプレーンインターフェースブロック75によってノード制御通信を確立する。
後でより詳しく述べるように、同期ブロック73は、システム同期リファレンスを、受信しまたは発生し、もしくは、受信および発生する。このブロックは、同期ユニット(SU)がUCSカード21に置かれた場合、SONET/STM−1送信が、所定のジッタおよび正確度要件に適合するタイミング信号の供給を含めて、UCSカード21の全ての機能ブロックに必要とされるタイミング信号を発生する。
バックプレーンインターフェースブロック75は、交換システム間で送信される特別にフォーマットされたATMセル(すなわち、追加的に前に付加されたバイト(additional pre-pended bytes)を有するATMセル)を処理し、データ完全性チェック、結合性チェック、および、特別にフォーマットされたATMセルと、標準ATMセルとの間のセル変換を提供する。このブロックの機能要件は、図9を参照して後でより詳しく述べる。
ATMブロック76は、VPI/VCIマッピング、使用パラメータ制御(UPC)警備およびVPI/VCI毎の統計収集を含み、バックプレーンインターフェースブロック75と、SONET/STM−1ブロック77との間を通過するATMセルを処理する。ATMブロック76は、進入ATMロジックブロック76C、退出ATMロジックブロック76A、進入UPC76B、および、進入マイクロプロセッサコンテキストメモリインターフェース76Dを具備する。
進入ATMロジックブロック76Cまたは進入セル制御装置(ICCと略す)は、次のATM層機能を提供する。(1)VPI/VCIアドレス圧縮、(2)セルカウンタ、(3)OAM制御セル処理、(4)OAMセル抽出、および、(5)ATMセル(図3および4)の前に付けられた7ヘッダオクテット(prepending of the seven header octets)。64K×16SRAM1702は、接続OAM機能およびVPI/VCI圧縮テーブルによってICCを提供する。
リンクがUNIまたはNNIであるかを内部アドレス圧縮ブロックに示し、初期化においてプログラムされる、ICC76Cに位置するグローバルビットがある。リンクがUNIである場合、8ビットのVPIおよび16ビットのVCIは、12ビットに圧縮される。リンクがNNIである場合、12ビットのVPIおよび16ビットのVCIは、12ビットまで圧縮される(ここではICIとして参照される)。
ICIの結果として生じる12ビットは、OC−3カードが、0〜4095の範囲内で任意のVPIおよび1つのVCIを用いて、4Kまでの接続をサポートすることを可能にする。
セルが受信されると、VPIがVPテーブルに索引を付けるために使用される。この結果は、このVPIが有効か否か、および、VPCあるいはVCCかを決定する16ビットワードとなる。接続がVPCである場合、VPテーブルエントリは、さらに12ビットのICIを含んでいる。接続がVCCである場合、VPテーブルは、VPテーブルポインタとVCIマスクを含んでいる。VPテーブルポインタは、17個の2KVCサブテーブルのうち、1つを指し示す。VCIマスクは、VCサブテーブルに索引を付けるために、どのくらいのVCIビットが使用されるのかを決定するために使用される。このマスクは、11か12のいずれか一方でなければならない。OC−3は、他のいかなるマスク選択もサポートしない。未使用のVCIビットは、0と比較される。それらが0でない値を含んでいる場合、セルは無効であると考えられ、適切な動作が生じる。そうでなければ、VCサブテーブルエントリは、VC接続のためのICIを含んでいる。
一度ICIが発生されると、それはICCのコンテキストメモリ76Dを指し示すために使用される。接続の有効性を確認するためにビットがチェックされる。それが有効な接続でなければICIは無視され、進入UPC76Bは、無効セルがあると知らされ、接続のVPI/VCI値が、ICCメモリの無効テーブルに格納される。もし、接続が有効であれば、ICIは進入UPC76Bに渡される。
進入UPC76Bによってアクセスされたメモリは、進入UPCのホストポート上に存在する64K×32のメモリ76Fである。このメモリは、進入UPCを、UPC情報、接続統計毎に、NATMヘッダオクテット(すなわち、表A,Dに従った内部ニューブリッジATMセルフォーマット)およびVPI/VCI変換バイトと共に提供する。
メモリ76F内のコンテキストテーブルは、4Kデータ構造を含んでいる。各データ構造は、VPまたはVC交換接続の情報を表わす。UPCテーブルは、各々バケット用の必要な情報を表わす1.5×4K(6K)データ構造を含んでいる。
NATMヘッダ登録は、NATMヘッダを表わす7つのオクテットを含む76Fのメモリ位置として提供される。これらのフィールドは、交換システムの全体にわたる使用のためのセルヘッダの始めに付けられる(are prepended)。これらのフィールドに含まれるものは、ポートアドレス、ECI(退出接続識別子)、MGI(マルチキャストグループ識別子)である。
SONET(同期光通信網)/STM−1ブロック77は、OC−3/STM−1物理層から受信された、および、OC−3/STM−1物理層に送信されたATMセルを適合し、このセクション、ラインおよびパス層のためのオーバヘッド処理を提供する。さらに、ライン(退出)および診断(進入)帰還能力を提供。特に、SONET/STM−1インターフェースブロック77は、転送媒体インターフェース78への8ビット19.44MHzおよびシリアル155MHzアクセス、ならびに、ATMブロック76への8ビット25MHzアクセスの双方を提供する。さらにオプションのNNIモジュールのために、多重シリアルインターフェースが提供される。
また、インターフェースブロック77は、(直接あるいはNNIモジュールによってのいずれかにより)SONET/STM−1フレーム化情報へのフルアクセスを提供し、FIFO(図示略)のATM層インターフェース76への4−ディープ受信および送信を供給する。さらに、ATMセルを描写し、HECチェックおよび修正を提供する。
転送媒体インターフェース78は、光学的(あるいは、同軸)インターフェース、クロック回復およびファイバ光ケーブルのような光学的媒体79(または、同軸媒体79A)間のデータタイミングを提供する。また、転送媒体インターフェース78は、光OC−3/STM−1リンクへ、および、光OC−3/STM−1リンクからのATMセルを渡すために必要な、電気−光変換を提供する。転送媒体インターフェースブロック78の機能要件は、後でより詳しく述べる。
退出方向の信号フローについては、バックプレーンインターフェースブロック75が、フォーマットされたATMセルの種類を監視し、データ、RDS、制御および空セルの区別を行う。セルタイプは、そのNCTおよびMTビット(図3および4を参照)によって決定される。
データセルは、バックプレーンインターフェース75によってATMブロック76に渡される。セルがATMブロックに渡される前に、各々のアクティブセルの宛先アドレスがチェックされる。退出ATMロジック76Aは、それをインターフェース77へ渡す前に、各アクティブセルから7つのフォーマットされたATMセルヘッダオクテットを取り去る。この7つのフォーマットされたATMセルヘッダオクテットは、後でより詳しく述べるように、交換システムへの送信前に、進入ATMロジック76Cによって生成され、進入方向で受信された各セルに付加される。
RDSおよび制御セルは、ATMブロック76に送信されない。代わりに、これらのセルは、制御/状態ブロック71による使用に備えて蓄えられる。進入方向において、RDSおよび制御セルは、制御プロセッサ71Aによって作成され、交換システムによる送信のために進入ATMセルストリームに挿入される。
バックプレーンインターフェース75を通って退出方向に通過する空セルは、廃棄される。進入方向において、セルの開始を示すために4ビットがセルに加えられる。交換システムに送信されるセルがなければ、リンクは未使用のままとなる。
退出方向において、マルチキャストセルが受信され、マルチキャスト検索テーブル(図10を参照して後でより詳しく述べる)内の有効ビットを検索するために使用される。一致した場合、セルが受信され、一致しなければ廃棄される。さらに、退出方向でポイント・ツー・ポイントセルが受信され、1対のフィルタレジスタ(図12および13を参照して後でより詳しく述べる)と比較される。セルが受信されるために正確な一致が要求される。そうでなければ、セルは廃棄される。
退出方向へ通過するセルは、4つの優先度キューのうちの1つに置かれる。CLP廃棄は、有効にすることができ、プログラム可能な廃棄しきい値と一致または超過する場合に実行される。これらのキューは、もし、ATMヘッダのPTIビットフィールドを通して有効にされれば、さらに順方向輻輳通知を提供する。
バックプレーンインターフェース75(図9を参照して後でより詳しく述べる)内に組み込まれたASICは、到着するセルの数(16ビット)、CLP=0で廃棄されたセルの数(16ビット)、CLP=1で廃棄されたセルの数(16ビット)、および、輻輳されて到着したセルの数(16ビット)の統計値を供給する。また、状態フラグは、満たされた、および、空のキュー、破棄状態および輻輳状態のために利用可能である。
バックプレーンインターフェース75は、さらに様々なメンテナンス機能を提供する。第1に、セル比較用の無効ポイント・ツー・ポイントフィルタを定義することによって、制御プロセッサ71Aは、退出方向において、バックプレーンインターフェース75を通過するセルの不正確な宛先アドレスを検出することができる。さらに、バックプレーンブロックから出る退出データ経路と、バックプレーンインターフェースブロック75に入るループ進入経路に、帰還機能を供給することができる。これはパワー・アップ診断中にATMブロック76およびSONET/STM−1ブロック77をテストする手段を提供する。
制御/状態マイクロプロセッサは、初期化および接続を「リップダウン」するために、メモリ1702にアクセスする必要がある。2重ポートメモリアーキテクチャを使用する代わりに、ICC76Cはメモリを直接制御する。マイクロプロセッサ71Aがメモリへのアクセスを要求する場合は常に、何を行いたいのかをICCに通知し、ICCはマイクロプロセッサ71Aのために必要な命令を実行する。このように、ICC76Cは、セルタイムの間、メモリをいつ使用していないのかを知り、その時間をマイクロプロセッサインターフェース1703のために割り当てることができる。
さらに、バックプレーンインターフェース75は、あるアラーム条件を宣言することができる。上述したように、冗長は、各周辺シェルフ3A、3C等に複写されたドロップバスによって提供される。2つのドロップバスの各々は、交換システムから到来する退出セル用に、クロックの損失指示器を提供する。140ナノ秒の間インターフェースクロックで推移が検知されていない場合、ハードウェア指標はアクティブとなる。この時間は、図9を参照して後述するASICによって利用されるC100Mクロックの、14クロック周期に由来する。UCSカードソフトウェアは、冗長ATM交換システムのためのATM受信クロック不具合をモニタする。UCSカードソフトウェアは、この不具合がアクティブATMインターフェース上で警告される場合、アラーム表示を提供する。
UCSカードハードウェアは、さらに交換システムから受信された退出セルの4つのキューのレベルをモニタする。バッファが満されるイベントにおいて、このイベントは、統計値として数えられ、総計される。
好適な実施例によれば、ATMセル処理は、交換コア1、ハブカード23、およびインターフェースカード21を収容するUCSカード内の、1対の専用集積回路(ASIC)によって実行される。図7に示される第1のASICは、2重目的スイッチング機能を実行する。1つ目のアプリケーションでは、図7の回路は、相互シェルフリンク5への適用のため、追加バス25上の200Mbpsデータを単一800Mbpsセルストリームへ多重化するために、アクセスシェルフ3B等のハブカード23において使用される。2つ目のアプリケーションでは、図7の回路は、一対の800Mbps入力セルストリームを単一の800Mbps出力ストリームへろ過(すなわちスイッチ)するために交換コア1において利用される。この800Mbps出力ストリームは、その後、交換システム中の多数の入力リンクからの、同一の800のMbps出力リンクのろ過(すなわちスイッチング)を行うために、図7に示される形式の多数の追加ASICによって共有される。
「多重化モード」の動作において、6つの入力プロセッサ81は、インターフェース回路21を収容する各UCSカードから各200のMbpsの信号ストリームを受信する。したがって、図7の2つのスイッチングおよび多重化回路を使用することによって、ハブカード23の望まれる機能は、追加バス25によって単一の800Mbps出力ストリームへ搬送される12の200Mbpsセルストリームを集中するために、実行されてもよい。各200Mbps入力データストリームは、セル記述およびCRCチェックのためにそれぞれのプロセッサ81によって処理される。UCSカードからハブカード23までの追加バスリンク25は、セル開始ニブルによって先導されているセルを認識する単一のアルゴリズム、または他の適切な技術に基づいて実行できるようにデータニブル(すなわち4ビット)とクロック信号のみから成る。
各フォーマット変換器/マルチプレクサ83は、プロセッサ81から出力される3つの200Mbpsストリームを集め、それらをセルキューイングコア85によってさらに処理するための単一の800Mbps入力ストリームに変換する。セルキューイングコア85は、図8を参照して後でより詳しく述べる。一対のマルチプレクサ83はそれぞれ、800Mbps入力(スイッチングモード)、または、セルキューイングコア85への入力用に、フォーマット変換器/マルチプレクサ83(多重モード)から出力される3つの200Mbpsセルストリームのいずれか一方を選択する。したがって、システムは、他の800Mbps入力が直接800Mbps入力(すなわちスイッチングモード)として形成される一方、3つの200Mbps入力(すなわち多重モード)として形成されたセルキューイングコア85への800Mbps入力のうち1つを有するという、十分な柔軟性を提供する。
スロットモニタFIFO87は、マルチプレクサ86からの特定の200Mbps入力、または、特定の800Mbps入力を「モニタ」するために、マイクロプロセッサインターフェースを提供する。図7の回路は、マイクロプロセッサポート経由で指図された時に適切な入力リンクからのセルを捕捉する。その後、マイクロプロセッサは、FIFO87から最大60バイトフォーマットATMセルを直接読む。
セルキューイングコア85は、図8を参照して後でより詳しく述べるが、クロック検出、リンク終端、CRCチェック、および、セルをろ過する機能を実行する800Mbps処理ブロック91を有する。セルキューイングコア85への800Mbps入力ストリームが、3つの200のMbps入力(すなわち、多重モード)から生成されると、プロセッサ91のセルろ過機能は、典型的に無効にされる。これにより、入力ストリームの全てのセルは、キューされることが可能となる。200Mbps入力については、各800Mbps入力は、それらの各セルをキューメモリ93に入力させることから、有効または無効になることができる。
メモリマネージャ95は、4つのキュー列間で柔軟に割り当てることができる合計256のセルのキューイング空間を提供するために、メモリ93内の4つのセルキューを制御する。メモリマネージャ95は、CLP廃棄およびPTI輻輳通知を含む、ATMセルヘッダのすべての局面に従って各セルを処理するために、4つのキュー内に含まれたデータ上で作動する。調停制御97は、外部アービタ(図示略)にセルキューの現在の状態についての情報を供給する。多数の回路が同じ800のMbps出力リンクを共有する場合、外部アービタは、どの優先度で、どの回路ソースが次のセルかを決定するために要求される。調停制御97は、外部アービタにダウンロードすることができ、いつでも再構成可能な任意のキューサービスアルゴリズムを実行するために要求される必要な情報のすべてを供給する。
出力フォーマッタ98は、後でより詳しく述べるように「スーパーセル」の形式で、フォーマットされた800Mbpsリンク(外部アービタによって指示された時に適切な優先度のセルを挿入することと同様)を作成する。
挿入FIFO99は、制御およびリアル・タイム開発システム(RDS)セルが、800Mbps出力リンク上に送信されることを可能にするために提供される。RDS機能の詳細は、以下に提供される。以下により詳しく述べるように、図9のインターフェース回路は、局所的なマイクロプロセッサに標準RDSおよび制御インターフェースを供給する。図7の回路は、これらの制御/RDSセルを800Mbps出力ポート上に送信するために、図9の回路にインターフェースを供給する。800Mbps入力プロセッサ91は、セルをろ過するために使用される複数のレジスタを含んでいる。特に、指示するポイント・ツー・ポイントおよびポイント・ツー・マルチポイントのろ過は、800のMbpsインターフェースから内部キューを入力するポイント・ツー・ポイントおよびポイント・ツー・マルチポイントセルのために、入力値が比較され、一致(または代わりにマスク)しなければならないことに対して、内部の「マスク」および「値」レジスタを用いて遂行される。この点について、この発明のシステムでろ過する全てのセルは、パターンマッチングによって行われる。
図9に移る前に、この発明によるATM交換システムのRDS(リアル・タイム開発システム)機能を、ここで簡潔に述べる。
RDSは、ソフトウェアを開発しデバッグするために、この発明によるシステムの中で広範囲に使用される。デバッギングは、開発実験室から顧客サイトまでの環境範囲で行うことができ、サービスあるいは顧客データに影響を与えることなく、実際の設備上でそれを使用することができる。後に述べるように、この発明のRDS機能は、イベントモードにおいて、およびコマンドモードにおいて作動する。
RDSイベントは開発時に、実際のソフトウェアに埋め込まれ、かつ、ほとんどの場合、2つの理由で後々まで削除されなることがない。(1)イベントは、後の問題のトレースを支援することができる、(2)それらを取り出すことは、コード(たとえコードが実行速度に敏感でないように設計されたとしても、実際の機能の効果を持つことができる)のリアル・タイム実行に影響する。
RDSイベントは、単にRDSイベントポートへの書き込みのセットであり、重要なソフトウェアインターフェースおよび利益の点で、ソフトウェアに埋め込まれている。ポートに書かれているデータは、イベント識別子、および、ソフトウェアイベントの発生を定義するデータバイトの可変長シーケンスを含んでいる。コードのこの部分が、何が起こっているかを正確に示す印刷データを実行し、かつ、使用していることを示すために、ソフトウェア内に「印刷」ステートメントを置くことと概念的に類似している。
ATM交換システムでは、RDSイベントは、システム中のプロセッサのほぼすべてによって生成され、また、イベントデータは、制御メッセージおよび顧客データに沿って、ATM交換システム上に置かれる。ATM交換システム上で消費された帯域幅の量を縮小するために、ASIC(図9)は、イベント識別子に基づいてRDSイベントを廃棄することができるハードウェアフィルタを含んでいる。この発明によるATM交換システムの正常な動作では、システム中のすべてのプロセッサによって発生した全てのイベントは、図9のASICのハードウェアフィルタを使用して廃棄される。
イベントは、これらのハードウェアフィルタの状態の変更によって、交換システム上に有効にするこができる。これは、システム中の各インターフェースASIC(図9)のために、また、ASICがサポートする256のイベントの各々のために、選択的に行うことができる。これは、システムのRDSイベントについての知識を持った誰かが、問題の診断を援助するために選択的なイベントを有効にすることを可能にする。
RDSイベントは、VT100端末あるいはワークステーション上に表示することができる。一般に、追加カードは、交換システムからRDSイベントをろ過し、VT100あるいはワークステーションのディスプレイ用にそれらをフォーマッとするためにシステムへインストールされる。RDSイベントデータを運ぶATMセルは、ソースアドレスを示し、この知識、イベント識別子およびイベントデータを使用すると、ソフトウェアで生じたイベントに対応するVT100端末またはワークステーション上でテキストをフォーマットし表示することができる。ATM交換システムの制御カードは、さらに、RDSイベントセルをろ過し、ディスプレイ用にそれらをフォーマットすることができる。これは、この制御カードへのアクセスが、通信網を介して利用可能であるので、実際のシステムの遠隔デバッギングを可能とする。
イベントがコードの中に残されるので、コード設計の優先度は、イベントコードのサイズを最小に維持すること、イベント発生の処理負荷を最小に維持すること、および、適切なイベントがシステムの動作において目に見え、かつ、問題の診断を許可するコード内にあることを保証することである。
図3および4を参照して上述したように、セルのヘッダフィールドの内容は、完全にプログラム可能であり、ATMヘッダVCI/VPIフィールドを備えている。CRCヘッダ保護フィールドは、セルヘッダへ自動的に計算され挿入され、そして、2バイトのフィールドは、受信端によって使用され、セルのソースを識別するために、RDSソースアドレスに供給される。後でより詳しく述べるように、セルヘッダのフィールドを格納するレジスタのアドレスをマップされたセットは、図9のインターフェースASICにおいて提供される。これにより、小さな変更(例えば優先度変更)が必要とされる時ごとに、逐一全体のヘッダを再度書かずに、修正がヘッダフィールドの部分に作られることを可能にする。ATM VCI/VPIフィールドに対する制御で、イベントセルは、通信網への接続が利用可能であると仮定して、制御コンプレックスまたはRDSカードによって関係される必要なしに、ノードの外側の目的地へ真のATMセルとして交換システムの外側に直接経路選択されることができる。しかしながら、セルがノードから出る時に、図3および4(NCTビットを含む)の前に付けられたバイト(the pre-pended bytes)が失なわれるが、もし、受信実体がRDSイベントセルだけを予期しているのであれば、この情報は通常必要ではないことに注意するべきである。
コマンドモードにおいて、RDSは、メモリ読み取りおよび書き込み動作と同様に、ソースおよびアセンブリレベルのデバッギングを許可することにより、システムのプロセッサを積極的にデバッグするために使用される。
このモードの動作によれば、ホストは目的システムに、コマンド識別子、およびコマンドを定義するための可変長識別子を各々有するRDSコマンドセルを1つ以上生成する。目標システムは、その結果を有するRDSイベントセルをホストに返すことによって応答する。コマンドは非常に単純である(例えば、与えられたアドレスでメモリを読む、与えられたアドレスに供給されたデータをメモリに書く、目標プロセッサのタイプを識別する、目標プロセッサのレジスタ値を返す、等)。これらの単純なコマンド動作を使用して、ホストシステムはソースレベルデバッギング、アセンブリレベルデバッギング、および、スタックトレーシング等のような高度な機能を構築することができる。
RDSコマンドセルが、インターフェースASIC(すなわち、図9に示すASIC)によって、バックプレーンにろ過される場合、セルをキューにし、関連するカードの目標プロセッサに対して高い優先度のマスク不可能割り込みを生成する。マスク不可能割り込みを用いることによって、カード上の他の割り込みハンドラがRDSを用いてデバッグすることができるように、コマンドモードにおけるRDSシステムが、目標プロセッサに確かに割り込むとができる。
RDSコマンドおよびRDSイベントセルの両方が、この発明による標準ATMセルフォーマットに一致するので、RDSホストプロセッサがリモートモードで作動することにより、目標プロセッサを遠隔操作でデバッグできるように、これらのセルは、ATM通信網を介して送信することができる。目標プロセッサを備えるシステムの進入インターフェース回路(図6)は、VP/VC(図6)に到着するRDSコマンドセル用のRDSコマンドにセルタイプ(NCT)をセットさせる。
図9は、交換システムと接続する任意のカードに要求されるATMバックプレーン機能を実行する、インターフェースASICの機能ブロック図である。そういうものとして、図9の回路は、図6を参照して前述したUCSインターフェースカード21のように、システムを通してATMセルを送信し、受理する、任意のインターフェース、ハブあるいはスイッチングカード用に意図された。
交換システムにセルを送るために、図9の回路は、受信リンクインターフェース100を、追加バス25に送信されるフォーマットされたATMセル用の外部計時インターフェース(externally timed interface)の形式で供給する。上述したように、最大追加バスレートは200Mbpsだが、この受信リンクインターフェイス100は、最高400Mbpsで作動する。
UCS(あるいは他の)カードから受信リンク100を経て受信された、完全にフォーマッテトされたATMセルは、ATM HECフィールドに挿入されたCRC−8バイトと共に、追加バスインターフェイス/ヘッダプロテクタ101を経て追加バス25に加えられる。図6を参照して前述したように、UCSカードは、図3および4の中で示されるヘッダフィールドを使用して、CRC−8バイトを除いて、完全にフォーマットされたセルを組み立てる。CRC−8バイトは、標準ATMヘッダの残りの4オクテットと同様に、7オクテット(すなわちバイト)に及ぶ。
制御セルおよびRDSセルは、マイクロプロセッサインターフェース106を通してアクセル可能なFIFO102および104に通って追加バス25に加えられることができる。
図9の回路は、冗長ドロップバス27の各々に個別のインターフェースを供給する。各ドロップバス27について、この回路は、ドロップバスフレーミング/CRCチェック回路108を経て、すべてのセルのクロックの損失およびCRCエラーのためにモニタする。回路108からの信号出力は、110で多重化され、受信セルフィルタ112に加えられる。
有効な構成からの受信セルは、その後、どのセルが関連するインターフェース回路21に宛てられるか決定するために、受信セルフィルタ112によってろ過される。制御/RDSセルおよびユーザデータセルは、後でより詳しく述べるように、インターフェースカード冗長を促進するために、所定のカードアドレスフィールド(すなわち図3のポイント・ツー・ポイントセルフォーマット中の第4バイト)を使用してろ過される。マルチキャストセルは、さらに後でより詳しく述べるように、外部の入力、64K接続、マルチキャスト検索テーブル116に対して確認される。
図10を見ると、フィルタ112によって実行される、受信セルろ過プロセスが詳細に示されている。フォーマットされたATMセル(ステップ124)の受信に際して、空セルは識別され廃棄される(ステップ126)。空セルの識別は、フォーマットされたATMヘッダの第1のオクテットのMTビットのチェックすることによって行われる。次に、ATMセルが、ポイント・ツー・ポイントまたはポイント・ツー・ポイントマルチポイントのアドレス指定にフォーマットされるのかを決定するために、Pt−Ptビットが問い合わされる(ステップ128)。その後、アドレスをろ過することで、図10の多重キャスト部分およびポイント・ツー・ポイント部分へ分割される。
マルチキャストセルについては、後により詳しく述べるように、マルチキャストグループ識別子フィールドが、外部RAM116に格納された、マルチキャスト検索テーブル(MCLT)の中の有効ビットを検索するために使用される。一致した場合(ステップ130)セルが受信される。さもなければ、セルは廃棄される(ステップ127)。その後、受信されたセルは、ヘッダ内のニューブリッジセルタイプ(NCT)フィールドによってソートされる(ステップ132)。
以下の表Eに関連している簡単に図11を見ると、マルチキャストセルをソートするステップ132は、より詳しく示される。
マルチキャストセル(ステップ134)の受信に際して、NCTビットは、RDSコマンド、ユーザデータ、および制御またはRDSイベントを識別するために分析される(ステップ136)。応答時に、ソートは、RDSセル(ステップ138)、制御セル(ステップ140)またはユーザデータセル(ステップ142)のいずれかとして識別されたセルに基づいて継続される。
そして、図10に戻り、ステップ144、146および148によって示されるように、識別されたRDSセル、制御セルおよびユーザデータセルは、フィルタ112によって受信される。
ポイント・ツー・ポイントセルについては、拡張したATMヘッダのカードアドレスフィールドは、以後F1およびF2と呼ばれる2つの内部フィルタレジスタの内容と比較される。セルがフィルタ機能に渡されたと思われる前に、正確な照合がフィルタレジスタの内容に要求される。F1またはF2と一致しないセルは廃棄される(ステップ150、152および127)。
制御セルは、受信される前に、F1、F2あるいは、F1とF2のいずれか一方と一致することが要求される。ユーザデータセルは同一のステージを通過する。これにより、制御セルがあるアドレス、例えば物理カードアドレスにろ過され、かつ、ユーザデータセルが他のアドレス、例えば冗長カードの物理カードアドレスにろ過されることが可能となる。さらに、ユーザデータセルおよび制御セル、もしくは、ユーザデータセルまたは制御セルは、F1またはF2のいずれかにろ過されることが可能となる。これにより、一対の冗長カードのいずれかに宛てられたセルが、双方によって受信されることが可能となる。RDSセルは一致したF1にのみ受信される。
F1およびF2と一致したポイント・ツー・ポイントセルのための、ソートおよびろ過手順の詳細は、図12および13にそれぞれ示される。
そして、一度ポイント・ツー・ポイントセルが、F1に一致すると(ステップ150)、拡張ATMヘッダ情報によってソートされる(ステップ154)。図12を参照して、ポイント・ツー・ポイント(PP)セルの受信に際して(ステップ156)、ニューブリッジセルタイプが、上述した表Eに示された基準を使用して識別される(ステップ158)。RDSコマンドセルは受理される(ステップ160)。フィルタ112の内部フィルタ選択レジスタ内の制御フィルタ選択フィールド(CFS[1:0])が、F1に渡されたセルを受理するようにプログラムされていれば、制御セルおよびRDSイベントセルは受理される。CFSビットフィールドは、以下の表Fに示される。もし、CFSビットフィールドが「10」あるいは「11」であれば(ステップ162および164)、制御およびRDSイベントセルは、これにより受理される。
フィルタ選択レジスタのユーザフィルタ選択フィールド(UFS[1:0])が、F1に渡されたセルを受理するようにプログラムされていれば、ユーザデータセルは受理される(ステップ166および168)。UFSビットフィールドを表Gに示す。これにより、ユーザデータセルは、もし、UFSビットフィールドが「10」または「11」であれば受理される。制御セルまたはユーザデータセルのいずれかが、F1あるいはF1+F2のいずれかを渡さない場合、セルは廃棄される(ステップ170)。
そして、一度ポイント・ツー・ポイントセルが、F2に一致すると(ステップ152)、拡張ATMヘッダ情報によってソートされる(ステップ171)。図13を参照して、ポイント・ツー・ポイント(PP)セルの受信に際して(ステップ172)、ニューブリッジセルタイプは、上述した表Eに示された基準を使用して識別される(ステップ174)。RDSコマンドセルは廃棄される(ステップ176)。フィルタ112の内部フィルタ選択レジスタ内の制御フィルタ選択フィールド(CFS[1:0])が、F2に渡されたセルを受理するようにプログラムされていれば、制御セルおよびRDSイベントセルは受理される。CFSビットフィールドは、先の表Fに示される。もし、CFSビットフィールドが「01」あるいは「11」であれば(ステップ178および180)、制御およびRDSイベントセルは、これにより受理される。
もし、フィルタ選択レジスタのユーザフィルタ選択フィールド(UFS[1:0])が、F2に渡されたセルを受理するようにプログラムされていれば(ステップ182および184)、ユーザデータセルは受理される。UFSビットフィールドは先の表Gに示される。これにより、UFSビットフィールドが「01」または「11」であれば、ユーザデータセルは受理される。制御セルまたはユーザデータセルのいずれかが、F2あるいはF1+F2のいずれかを渡さない場合、セルは廃棄される(ステップ176)。
図9のインターフェースASICは、キューメモリに使用される同じ外部RAMにマルチキャスト検索テーブルを格納する。アドレス0から800hexまでの、メモリの最初の2K×32ブロックは、この目的のために取っておかれる。この検索テーブルは、マルチキャストセルが到着した時、マルチキャストグループが、特別のカード用に予定されるかどうか決めるために使用される。これを実行するために、セルの拡張ATMヘッダ内の16ビットのマルチキャストグループ識別子が、外部メモリのマルチキャストブロックの単一ビットをアドレスするために使用される。16ビットの識別子は、外部メモリの2Kブロックにアクセスするための11ビットのアドレスと、選択する32ビットのワイドデータワードのいずれかのビットを選択するための5ビットの識別子に変換される。このビット、すなわち、このASICへのマルチキャストセルの有効性の有無(yes/no)の表示子であるビットは、入って来るセルを処理する時に使用される。メモリロケーション中の「0」は、マルチキャストセルが有効であることを示す。また、「1」は、マルチキャストセルが無効であることを示す。外部RAM116が使用されない場合(それはバイパスモードで生じてもよい)、外部RAMコントローラ118のデータピンは、論理ハイ(例えば「1」)に拘束され、その結果、内部検索範囲の外側のマルチキャストセルはすべて廃棄される。代わりに、マルチキャスト「読み込み(read)」が実行されている場合、データピンは論理ロー(すなわち「0」)を示すために、配線され、その結果全てのセルが受理される。
内部検索機能は、外部RAM116のないインターフェースASICの使用に供給される。外部メモリマルチキャストブロックの最上部の32ビットは、内部32ビットメモリに明白に写像される。これは、外部RAMを持っていないカードに対するマルチキャスト適応性のサブセットを可能にする。32ビットの内部フィールドのユーザアクセスは平明である。それは、あたかも外部RAMの中にあるかのように、マイクロプロセッサによってアクセスされる。外部RAMの32ビットは、永続的に写像される。
そして、受信セルフィルタ112によってろ過された受信セルは、キューマネージャ114によって指定受信キューに送られる。ユーザデータセルは、1.5Gbpsメモリインターフェース118を通って、外部メモリ116中でキューされる。好適な実施例におけるキューマネージャ114は、外部記憶装置の4096個までのセルをサポートする。RDSコマンドセルは、プロセッサポート106を通って、アクセス用のRDSセルFIFO104に送られる。制御セルおよびRDSイベントセルは、プロセッサポート106を通って、アクセス用の内部16セルFIFO102に送られる。RDSコマンドセル、制御セルおよびRDSイベントセルの動作およびおよびフローは、以下により詳しく述べる。
送信リンクインターフェース120への受信キューイングは、バイパスすることができる(すなわち、キューマネージャ114は、受信セルのために無効にされることができる)。これにより、図9の回路は、装置をキューにする外部セルキューイングデバイスのために、受信セルフィルタとして機能することができる。しかしながら、もしそれが可能にされたとしても、RDSおよび制御セルは、内部FIFO102および104に送られる。
最終的に、受信セルは、外部クロック(TXLINKCLK)の制御の下、送信リンクインターフェース120へ送られる。
図9の回路は、もしセルを含んでいれば、キューマネージャ114による優先度「3」のキューをサービスし、その後は、優先度「2」等、優先度「0」まで下げていく。しかしながら、この機能は、送信リンク調停ポート122によつて無効にすることができる。このポートは、セル優先度と共に、前述した外部アービタ(図示略)に、セル到着の表示を提供する。代わりに、外部アービタは、より高い優先度のキューが現在、空いているか否かにかかわらず、次のセルに、与えられた優先度のキューをサービスすることを図9の回路に強いることができる。
800のMbps相互シェルフリンク(ISL5)は、この発明のシステムの全ての構成要素のシェルフを、共に接続するための共通メカニズムである。ISLは、多重シェルフアクセス割当(multi-shelf access arrangement)におけるアクセスシェルフ3A,3B等の間、および、交換コア1とアクセスシェルフ3A,3B等の間の、ディジタル信号を転送するためのファイバチャネル仕様の、より低い層を使用する高速シリアルリンクである。前述したように、各ハブカード23は、ファイバチャネル技術を使用して、ISL5およびドロップバス27に沿った送信のために、固有「スーパーセル」を生成する。特に、スイッチングASICセルキューイングコア85(図7)の出力フォーマッタ98(図8)は、以下により詳しく述べるように、順序付けセットの概念に従ってスーパーセルを生成する。代表的なISL5は、高速パラレルシリアル変換器(TX151)、等化回路153、コネクタ(connectorization)155、物理的な輸送媒体(例えばシールドペア銅線または光ファイバ)、受信機結合器156、終端器157、および、高速シリアルパラレル変換器(RX158)を具備する図14に示される。リンク上で800Mbpsのデータレートをサポートするために、8B/10Bコードは、1Gボーのラインレートを要求する。ファイバチャネルインターフェース用の物理的な輸送媒体は、電気的または光学的なものが可能である。
8B/10Bエンコーディングの仕組みの特徴の1つは、シリアルリンク上で特別なコマンドキャラクタを通信する能力である。バイトおよびワード同期を確立するために、受信機158によって使用されるK28.5コードは、特に特別なコマンドキャラクタである。さらに、以下により詳しく述べるように、K28.5キャラクタは、この発明のシステム内で、セル記述および、任意に8kHzシステム同期信号の転送に使用される。
ファイバチャネル仕様は、指示セットの概念を導入する。指示セット(OS)は、4バイトのグループ化であり、K28.5キャラクタおよび3つの追加データバイトから構成される。指示セットは、ファイバチャネル送信装置151の特別の信号を主張することによって、ISL5に送ることができる。また、それらの存在は、OS表示信号の主張によって受信機158で検出される。
指示セットは、表Hに示すように定義される。
第2のバイトは常にK28.5特別キャラクタである。第1のバイトは、多様なOSタイプをエンコードするための8ビットのフィールドである。OSがイベントまたはステータス条件を示すと考えることができるので、各条件は、単一のOSが多数のタイプのOS「イベント」をエンコードすることを可能にし、適切なイベントあるいはステータス条件を示すためにセットされる(表Iに示すような)フィールドに1ビットが割り当てられる。これらの条件は、必ずしも相互に排他的ではない。例えば、05Hに等しい最初のバイトを備えたOSは、SOSおよびSTOSの両方を示すだろう。
OSタイプビットフィールドのSOSビットが主張された場合、駆動および走査フィールドのみ使用される。その他は、「ドント・ケア(don't care)」フィールドとして扱われる。SOSの受信により、図7および8のスイッチングASICは、800Mbps入力プロセッサ91の内部レジスタで、駆動および走査バイトをラッチする。SOSの送信については、出力フォーマッタ98(図8)が内部レジスタからその駆動および走査バイトの値を引き出す。これはファイバチャネルを通ってあるスイッチングASICから、次の下流のスイッチングASICまでの、帯域の1つの(one-of-band)通信を供給する。
使用されていない指示セットは、0の値を持つOSタイプビットフィールドのすべてのビットによって定義される。RFUビットは、デフォルトによって0にセットされる。
相互シェルフリンクは、ファイバチャネル技術の使用、およびセル記述を援助する「スーパーセル」についての概念を作る。前述したように、スーパーセルは、128個の60バイトの固有ATMセルが後続するスーパーセル指示セット(SOS)から成る。
スーパーセルフォーマットは、以下の表Jに示される。
スーパーセルは、あるカードと(in certain cards)本質的に同様に、ファイバチャネルISL5およびローカルドロップバス27で使用される。いかなる指示セットの存在も、ある種の指示セット表示(OSI)信号によって常に示される。8kHzタイミング信号は、スーパーセルによって、これらの同じファイバチャネルリンクおよびローカルドロップバスに送られる。2つのタイミング指示セット、ETOSおよびSTOS(表I)は、以下により詳しく述べるように、システム全体に亘ってタイミング情報を配信するために使用される。したがって、それらは、いつでも、スーパーセルまたはATMセルの中途さえ、生じてもよい。
各スイッチングASIC(図7)は、スーパーセルの連続的なストリームを生成し出力することができる。このデータストリームは、指示セットおよび固有フォーマット60バイトセルからのみ成る。送信用のスイッチングASICによって受信されるセルは、スーパーセルにこの出力ストリームのセルスロットに挿入される。60バイトフォーマットATMセルが送信に利用できない場合、空セルまたは1つ以上の使用されていない指示セットの両方が、未使用の帯域幅を表わすので、そのいずれかが挿入される。
上述したように、あるインターフェースカード21は、標準タイミングリファレンスを要求するので、この発明のシステムは、交換システムの全体に亘ってシステムタイミングを配信する手段を提供する。周辺シェルフ3A、3B等の任意のUCSは、リファレンスクロックソース(例えばT1インターフェイス)として作動するインターフェースカード21を具備することができる。カードがリファレンスクロックソースに選ばれた場合、ESYNCとして指定されたバックプレーンライン経由で、局所的なハブカード23にそのクロック信号を送信することができる。全てのインターフェースカード21は、このラインをハブカード23へ分配し、もし可能ならば、このラインを単に駆動する。ハブカード23によって受信されたESYNC信号は、交換システムを経てETOS信号(表I)として残りのシステムに配信される。ETOS信号は、システムを通ってシステム同期ユニット(SSU)へと経路選択され、SSUは、ETOSタイミングリファレンスからからSTOSを生成するために、受信したETOS信号を使用する。その後、STOS信号は、システム内の任意のカードによるSTOSの受信のために、システム全体にわたって再配信される。SSUは交換システムドロップバス27を経てETOSリファレンスクロック信号を受信する。この方法で、リファレンスクロック信号は、システム同期ユニット(SSU)がどこに位置するかにかかわらず、SSUに到達することができる。
リファレンスクロックを供給するために、同期および非同期送信インターフェースの双方を使用することができる。同期インターフェースは本質的に、インターフェースのデータ信号にリファレンスタイミングを含んでいる。非同期インターフェースは、インターフェースの物理的なデータレートと関係ない、PLCPフレームレートの形態にリファレンスタイミングを含めることができる。非同期に供給されるリファレンスクロックは、通常、かなりのジッタ、典型的に8kHzのジッタを含んでいるが、SSUはこれを容易にろ過することができる。同期インターフェースの例は、E1とT1になるだろう。E3とT3は、非同期または同期のいずれかのリファレンスタイミングを送る。
上述したように、システム同期ユニット(SSU)は、選択されたリファレンスクロックETOSからシステムクロックSTOSを生成する役目がある。SSUは、本質的に非常に安定したPLLであり、異なるリファレンスソースの選択を可能にする制御ロジック、および、リファレンスクロックの変更あるいは不具合中に起こり得るシステムクロック動揺を最小限にする追加ロジックに接続される。PLLは、通常の様式で、DAC、VCXO、フィード・バック構成内の位相比較器を具備する。
システムクロックの分配は交換システムによって行なわれ、専用クロック通信網を必要とせずに、すべてのインターフェースカード21に対する分配する。これが行われるメカニズムは、前述した指示セット(OS)である。前述したように、指示セット(OS)は、ドロップバス27で送信される32ビットのデータを含んでいる。OSは、対応する指示セット表示子(OSI)パルスによって固有に識別される。32ビットのデータパターン中の単一ビットは、OSが、8kHzクロックの立上がりエッジに等しい特別の場合である、システムタイミングOS(STOS)であるか否かを示す。
インターフェースカード21からSSUにリファレンスクロックを送信するために、ハブカード23によって同じメカニズムが使用される。この場合、OSパターン中の単一ビットは、OSが、8kHzリファレンスクロックパルスの立上がりエッジに相当するOSの特別の場合である、ESYNCタイミングOS(ETOS)であるか否かを示すために使用される。
システムおよびリファレンスクロック信号が、同時に立ち上がるエッジを経験する場合、STOSおよびETOSは同時に生じなければならない。これはSTOSおよびETOSビットの両方を主張することによって、単一のOSの内で可能である、したがって、交換システムは、多数のクロック信号を同時に分配することができる。
リファレンスクロックおよびシステムクロック分配方法の柔軟性により、システム内のSSUの位置はさらに非常に柔軟となる。SSUは、周辺シェルフ3A、3B等の内に位置しなければならないが、もし構成マトリクスが非閉鎖(non-blocking)の1つならば、システム内の周辺シェルフはSSUを含むという制限はない。SSUは、任意のハブカード23に位置することができ、または、UCSスロットに組み込まれる専用カードに位置することができる。
マルチステージ交換コアによる、ETOSおよびSTOSタイミング信号、もしくは、ETOSまたはSTOSタイミング信号の分配は、多くの方法で行うことができる。図16は、32×32交換コア1(ここではステージ1A,1B等と描写される)における可能な分配シナリオを示す。スイッチの第1と第2のステージ1Aおよび1BからTOSを送ることが、たった1つのISLで十分であることを示している。
なお、この発明の修正および代わりの実施例は、ここに記述されるような発明の、本分および範囲内で可能である。
Claims (18)
- a)データセルを受信し送信する複数のハブカードのうちいずれか1つを収容するためのハブスロットと、
b)複数の汎用カードスロットと、
c)データを有する前記データセルの入力データセルを受信し、データを有する前記データセルの出力データセルを送信する、前記複数の汎用カードスロットのうちいずれか1つに挿入可能な複数のインターフェースカードと、
d)前記複数のインターフェイスカードからの前記出力データセルを受信し、前記複数のハブカードの中の前記1つのハブカードへの前記出力データセルを送信するために、個々の前記汎用カードスロットと前記ハブスロットの間に接続されたそれぞれのデータリンクを有する追加バスと、
e)前記複数のハブカードの中の前記1つのハブカードから前記複数のインターフェイスカードへの前記入力データセルを送信するために、前記汎用カードスロットの全てと、前記ハブカードとの間に接続された単一のデータリンクを有するドロップバスと、
f)前記インターフェースカードの各々の中で、前記ドロップバスからの前記入力データセルをろ過し、これにより前記データセルについて、適切な1つ以上の前記複数のインターフェースカードへの経路選択を行うの手段と
を具備することを特徴とする通信システム。 - 前記複数のハブカードの少なくとも1つは、
前記追加バスと前記ドロップバスとの間の相互通信経路を有する
ことを特徴とする請求項1に記載の通信システム。 - 前記複数のハブカードの少なくとも1つは、
前記追加バスの各データリンクに接続される複数の第1の入力と、
スイッチング手段に接続される第2の入力と、
前記ドロップバスに接続される第1の出力と、
前記スイッチング手段に接続される第2の出力と、
を有し、
前記出力データセルを受信し、前記スイッチング手段による受信のために、高速出力データストリームに集め、前記スイッチング手段からの高速入力データストリームを受信し、前記適切な1つ以上のインターフェイスカードによる受信のために、前記高速入力デーダストリームを前記ドロップバスへ加える
ことを特徴とする請求項1に記載の通信システム。 - 前記スイッチング手段は、前記複数のハブカードの中の前記1つのハブカードの第2の出力と第2の入力の間に高速データリンクを有することを特徴とする請求項3に記載の通信システム。
- 前記スイッチング手段は、
前記複数のハブカードの中の前記1つのハブカードの、前記第2の出力に接続される少なくとも1つの入力と、
前記複数のハブカードの中の前記1つのハブカードの、前記第2の入力に接続される少なくとも1つの出力と
を有することを特徴とする請求項3に記載の通信システム。 - a)相互に接続された複数の汎用カードスロットと、
b)各々が、経路選択情報と、データまたは制御および診断情報のいずれか一方を有する入力ATMセルを受信し、各々が経路選択情報と、データ、または、制御および診断情報のいずれか一方とを有する出力ATMセルを送信する、前記複数の汎用カードスロットに挿入可能なインターフェースカードおよび制御カードと、
c)前記インターフェースカードおよび制御カード内で、前記経路選択情報に従ったATMセルの経路選択に加えて複数のシステム機能を供給するために、前記出力ATMセルに複数の追加ヘッダバイトを前もって未決定にする手段と、
d)前記出力ATMセルを受信し、前記追加ヘッダバイトをろ過し、これにより所定の前記複数のシステム機能を実行する手段と
を具備することを特徴とする通信システム。 - 前記複数のシステム機能のうち1つは、前記システム内の前記出力ATMセルについての、ポイント・ツー・ポイントまたはポイント・ツー・マルチポイント経路選択の選択
であることを特徴とする請求項6に記載の通信システム。 - 前記複数のシステム機能のうち1つは、帯域内制御および診断
であることを特徴とする請求項6に記載の通信システム。 - 前記複数のシステム機能のうち1つは、前記ATMセルの優先度キューイング
であることを特徴とする請求項6に記載の通信システム。 - 前記複数のシステム機能のうち1つは、単純化されたATMセル退出統計収集
であることを特徴とする請求項6に記載の通信システム。 - 前記複数のシステム機能のうち1つは、前記ATMセルと前もって未決定にされた追加ヘッダバイトに亘るエラー検知
であることを特徴とする請求項6に記載の通信システム。 - a)相互に接続された複数の汎用カードスロットを各々有する複数の周辺アクセスシェルフと、
b)前記周辺アクセスシェルフを相互に接続させるための複数の相互シェルフリンクと、
c)データを有する入力ATMセルを受信する複数の汎用カードスロットのいずれか1つに挿入可能な複数のインターフェイスカードを有する複数の共通設備カードであって、前記インターフェイスカードのうちの1つは、リファレンスクロック信号(ESYNC)を発生するために供給された第1の所定インターフェイスカードであり、前記複数の共通設備カードのうち所定の1つは、リファレンスクロック信号(ESYNC)に基づく抽出タイミング信号(ETOS)を生成し、
d)前記抽出タイミング信号(ETOS)を受信し、これによりシステムタイミング信号(STOS)を発生する、前記複数の汎用カードスロットのいずれか1つに挿入可能なシステムタイミングユニット(SSU)と、
e)前記各周辺シェルフ内で前記相互シェルフリンクを通してスーパーセルを送信し受信するスーパーセル送受信手段と、
f)前記各周辺シェルフ内で前記指示セットを送信し受信する指示セット送受信手段と
を有してなり、
前記スーパーセルは、各々、スーパーセルの開始(SOS)指示セットおよび所定数の前記出力ATMセルを有し、
前記指示セットの各々は、前記指示セットの各々を識別する第1のバイトと、3つのさらなるデータバイトを有し、該さらなるデータバイトのうち少なくとも1つのバイトは、スーパーセル開始表示子をエンコードし、前記リファレンスクロック信号(ESYNC)に基づいて抽出タイミング信号(ETOS)をエンコードし、前記システムタイミング信号をエンコードする、所定のビットを有し、前記指示セットの各々は、ATMセルボーレートと無関係で、前記スーパーセル内のいかなる位置にでも挿入可能である
を具備することを特徴とする通信システム。 - 前記シンボルキャラクタは、8B/10BエンコーディングのK28.5キャラクタバイトを有することを特徴とする請求項12に記載の通信システム。
- 前記さらなるデータバイトのうちの1つは、前記周辺シェルフ間の前記帯域外通信を達成する駆動および走査バイトを有することを具備することを特徴とする請求項12に記載の通信システム。
- 前記リファレンスクロック信号(ESYNC)は、共通バックプレーンバスに沿って前記共通設備カードのうちの所定の1つへ送信されることを特徴とする請求項12に記載の通信システム。
- 前記共通設備カードのうち所定の1つは、前記通信システムのドロップバスに沿って前記抽出タイミング信号(ETOS)を送信することを特徴とする請求項15に記載の通信システム。
- 前記共通設備カードのうち所定の1つは、さらなるハブカードを有することを特徴とする請求項12に記載の通信システム。
- 各々ハブカードを有し直列接続された複数の周辺シェルフと、前記ハブカードに接続された追加バスと、前記ハブカードに接続されたドロップバスとを有する通信システムにおいて、
少なくとも1つの前記ハブカードは、
第1の隣接する周辺シェルフからの高速データを受信する第1の入力と、
第2の隣接する周辺シェルフからの高速データを受信する第2の入力と、
前記第1の隣接する周辺シェルフへ高速データを送信する第1の出力と、
前記第2の隣接する周辺シェルフへ高速データを送信する第2の出力と、
前記追加バスのそれぞれのリンクからのデータを受信する複数の第3の入力と、
前記ドロップバスへデータを送信する第3の出力と
を有する内部スイッチを有する
ことを特徴とする通信システム。
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