JPH0728285B2

JPH0728285B2 - 回線切換方式

Info

Publication number: JPH0728285B2
Application number: JP20785588A
Authority: JP
Inventors: 秀雄龍野; 信之戸倉; 郁男鴇沢
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-08-22
Filing date: 1988-08-22
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: JPH0256133A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は時分割多重ディジタル伝送に利用される。

本発明は、時分割多重ディジタル伝送において、セルを
単位とする情報列を伝送する現用の回線または伝送路を
予備用の回線または伝送路に切り換える回線切換方式に
関する。回線または伝送路切換えは、ノードまたは伝送
路障害時における伝送路切換えおよび切戻し、ノード増
設または伝送路工事のための伝送路の支障移転および切
戻し、伝送路の負荷分散または回線の新増設のための回
線の収容換え等において必要となる。

〔従来の技術〕

第11図および第12図は従来のディジタル伝送装置の一例
を示すブロック構成図であり、第11図は伝送路切換えの
場合および第12図は回線切換えの場合を示す。

まず第11図について説明する。１は送信側装置、２はタ
イムスロット入れ換えを行うクロスコネクトスイッチ、
３は多重化変換装置（MUX）、４および14は伝送路切換
スイッチ、５および15はそれぞれ伝送路切換スイッチ４
および14の制御回路、６は電気−光変換等のインタフェ
ース回路（INF）、7a、7bおよび7dは現用伝送路、８は
予備用伝送路、９および10はデータリンク、11は制御回
路５および15に制御信号を送るセンタ装置、12は受信側
装置、13は光−電気変換およびビット同期等のインタフ
ェース回路（INF）ならびに16は多重分離装置（Ｄ−MU
X）である。

送信側装置１では、多重化変換装置３により、クロスコ
ネクトスイッチ２からのディジタル情報列を多重化し、
伝送路切換スイッチ４およびインタフェース回路６を介
して現用伝送路7a、7bおよび7dに送出する。

受信側装置12では、現用伝送路7a、7bおよび7dの信号を
インタフェース回路13で受け取り、伝送路切換スイッチ
14を介して多重分離装置16に供給する。多重分離装置16
は、多重化された情報列を分離して、クロスコネクトス
イッチ２に送出する。

現用伝送路7a、7bおよび7dにおいて線路や伝送装置が故
障した場合、保守のために動作を停止させる必要がある
場合、故障箇所を修理した後に切り戻す場合等には、セ
ンタ装置11の指示により、データリンク９および10なら
びに制御回路５および15を介して伝送路切換スイッチ４
および14により、現用伝送路を予備用伝送路８に切り換
える。図では、現用伝送路7dから予備用伝送路８への切
換えを示す。

次に第12図について説明する。17は送信側装置１のクロ
スコネクトスイッチ２の制御回路、18および19は中継装
置、20および21はデータリンク、22は受信側装置12のク
ロスコネクトスイッチ２の制御回路であって、他の回路
は第11図と同様である。

送信側装置１では、現用伝送路７の信号をインタフェー
ス回路13で受け取り、多重分離装置16に供給する。多重
分離装置16は、多重化された情報列を分離して、フレー
ム内にタイムスロット多重化されたハイウェイ信号とし
て、クロスコネクトスイッチ２に送出する。クロスコネ
クトスイッチ２では、フレーム内のタイムスロット位置
に従って、１タイムスロットまたは複数タイムスロット
単位（回線に相当する）で固定的に出方路の現用伝送路
７に対応する多重化変換装置３に接続する。回線の接続
先は制御回路17の制御により変換することができる。多
重化変換装置３では、クロスコネクトスイッチ２からの
ハイウェイ信号を多重化し、インタフェース回路６を介
して現用伝送路７に送出する。受信側装置12および中継
装置18および19は、送信側装置１と同一構成である。

現用伝送路において、保守のために動作を停止させる必
要がある場合、故障箇所を修理した後に切り戻す場合、
伝送路の負荷分散または回線の新増設のための回線の収
容換えが必要な場合等には、現用回線を予備用回線に切
り換える必要がある。図では現用伝送路7e−7f−7g−7h
を通る現用回線から現用伝送路7e−7i−7j−7hを通る予
備用回線への切り換えを示す。この場合の回線切換え
は、まず、センタ装置11の指示によりデータリンク20を
介して中継装置19に制御信号を送り、現用伝送路7iと現
用伝送路7j内の空回線を接続する。次にセンタ装置11の
指示により、データリンク９および10を介して制御回路
17および22に制御信号を送り、制御回路17および22によ
りクロスコネクトスイッチ２内のパスをからに変更
して、前記設定した現用伝送路7iと7j内の空回線に接続
する。

〔発明が解決しようとする問題点〕

しかし、第11図で説明した伝送路切換方式では、現用伝
送路7dから予備用伝送路８への切換えを主信号とは無関
係に行っていた。このため、切換時に、送信側装置１で
現用と予備用の伝送路にパラレル伝送したとしても、現
用伝送路7dと予備用伝送路８との間に遅延差を吸収する
ことができず、切換時に瞬断が生じ、主信号の欠落や重
複その他により同期がはずれ、正常な伝送状態を維持で
きなくなる欠点があった。特に、高速の光ファイバ通信
装置では、現用伝送路と予備用伝送路との間にフレーム
長またはセル長以上の伝搬時間差があり、現用予備用の
切換時にフレームやセルの脱落または重複が発生する可
能性がある。これは実質的に伝送路の瞬断となる。例え
ば数百Mb/s以上の基幹伝送路では、伝送路切換時に非常
に短時間の瞬断があっただけでも、下次群の装置および
端末のすべてに大きく影響し、伝送品質が劣化する欠点
があった。

また、第12図で説明した回線切換方式では、現用回線か
ら予備用回線への切換えを主信号とは無関係に行ってい
た。このため、切換時に、送信側装置１で現用回線と予
備用回線にパラレル伝送したとしても、現用回線と予備
用回線との間の遅延差を吸収することができず、切換時
に瞬断が生じ、主信号の欠落や重複が生じる欠点があっ
た。この場合、フレーム同期パタンの挿入および除去は
多重化変換装置３および多重分離装置16で行われるた
め、回線切換えによって伝送路での同期はずれは生じな
いが、前記主信号の欠落や重複によって、端末で同期は
ずれが生ずるため、伝送品質が劣化する欠点があった。

本発明の目的は、前記の欠点を除去することにより、切
換えにより発生する瞬断をなくし、常に正常な伝送状態
を維持できる回線切換方式を提供することにある。

〔問題点を解決するための手段〕本発明は、セルを単位とする情報列を伝送する現用の回
線または伝送路を予備用の回線または伝送路に切り換え
る切換手段を含む送信側装置と受信側装置とを備えた回
線切換方式において、前記送信用装置は、少なくとも、
現用の回線または伝送路内の実セル到着間隔を検出する
実セル到着間隔検出手段と、所定の回線切換区間におい
て、現用の回線または伝送路の伝送遅延より予備用の回
線または伝送路の伝送遅延が大きい場合任意のセルの区
切りで切り換え、前記伝送遅延が現用の回線または伝送
路よりも予備用の回線または伝送路の方が小さい場合前
記実セル到着間隔検出手段で現用の回線または伝送路と
予備用の回線または伝送路の遅延差以上に相当する時間
にわたり実セルの到着が検出されないときセルの区切で
切り換える回線切換制御手段とを含み、前記送信側装置
または受信側装置は、少なくとも、現用の回線または伝
送路と予備用の回線または伝送路とにより伝送されたセ
ルのうち実セルを一回線に多重化する実セル多重化手段
を含むことを特徴とする。

〔作用〕

実セル到着間隔検出手段は、常時現用の回線または伝送
路内の実セル到着間隔を検出する。

回線切換制御手段は、所定の回線切換区間における現用
の回線または伝送路の伝送遅延と予備用の回線または伝
送路の伝送遅延の大小関係に対応して所定の回線切換制
御を行う。すなわち、現用よりも予備用の方が大きい場
合は任意のセルの区切りで切り換え、現用よりも予備用
の方が小さい場合は前記実セル到着間隔検出手段で現用
と予備用の遅延差以上に相当する時間、実セルの到着を
検出しないとき、セルの区切りで切り換える制御を行
う。

実セル多重化手段は、現用および予備用の回線または伝
送路で伝送されたセルのうち実セルのみを一回線に多重
化して送出する。

従って、回線または伝送路上に現れる空セルを利用し
て、そのまま現用から予備用に切り換えるとセルの重複
が生じる場合には、その分の連続する空セルの区切りで
切り換えを行うことができ、無瞬断で回線または伝送路
を切り換えることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一実施例を示すブロック構成図で本
発明の基本的な構成を示す。第２図は伝送路上の情報列
（セル）のフォーマットを示す説明図、第３図および第
４図は切換時のセル位置関係を示す説明図で、第３図は
現用回路（伝送路）より予備用回線（伝送路）の伝送遅
延が大きい場合、第４図は現用回線（伝送路）より予備
用回線（伝送路）の伝送遅延が小さい場合を示す。

第１図によると、本第一実施例は、セルを単位とする情
報列を伝送する現用の回線または伝送路26を予備用の回
線または伝送路27に切り換える切換手段としての切換ス
イッチ24を含む送信側装置１と、受信側装置12とを備え
た回線切換方式において、送信側装置１は、現用の回線または伝送路内の入力情報
列ａの実セル到着間隔を検出する実セル到着間隔検出手
段としての実セル到着間隔検出回路23と、所定の回線切
換区間において、現用の回線または伝送路の伝送遅延よ
り予備用の回線または伝送路の伝送遅延が大きい場合任
意のセルの区切りで切り換え、前記伝送遅延が現用の回
線または伝送路よりも予備用の回線または伝送路の方が
小さい場合前記実セル到着間隔検出手段で現用の回線ま
たは伝送路と予備用の回線または伝送路の遅延差以上に
相当する時間にわたり実セルの到着が検出されないと
き、セルの区切りで切り換える回線切換制御手段として
の切換制御信号25とを含み、受信側装置12は、現用の回
線または伝送路と予備用の回線または伝送路とにより伝
送されたセルのうち実セルを一回線に多重化する実セル
多重化手段としての実セル多重化変換回路（実セルMU
X）28を含んでいる。

そして、実セル多重化変換回路28は、現用回線（伝送
路）26および予備用回線（伝送路）27にそれぞれ接続さ
れた空セル検出回路29と、この二つの空セル検出回路29
の出力（実セル）の論理和をとり出力情報列ｂを出力す
るオア回路30とを含んでいる。

本発明の特徴は、第１図において、切換制御信号25を出
力する実セル到着間隔検出回路23と、実セル多重化変換
回路28とを設けたことにある。

次に、本第一実施例の動作について、第２図、第３図お
よび第４図を参照して説明する。

送信側装置１の実セル到着間隔検出回路23では、切換対
象の回線内または伝送路内の実セル到着間隔を常時検出
しており、回線または伝送路の切換区間における現用の
回線または伝送路と予備用の回線または伝送路との伝送
遅延差以上の時間実セルが到着しないとき、切換スイッ
チ24に回線または伝送路の切換制御信号25を送る。切換
スイッチ24では切換制御信号25により回線または伝送路
をセルの区切りで現用から予備用に切り換える。

受信側装置12の空セル検出回路29では、回線または伝送
路内の空セルを分離し、実セルのみをオア回路30に送出
する。本切換方式では、現用の回線または伝送路と予備
用の回線または伝送路とから同時に実セルが到着するこ
とはないため、空セル検出回路29では速度変換は不要で
ある。オア回路30は、送られてくる実セルの論理和をと
るが、伝送路切換えの場合は現用、予備用に対して１
個、回線切換えの場合は、出方路ごとに必要となる。従
って回線切換えの場合は、出方路が同じならば複数回線
で一つのオア回路を共用できる。

次に第２図について説明する。第２図において、VCI₀、
VCI₁およびVCI₃は宛先を示す呼ごとに付与される呼識別
子（以下、VCIという。）、VPI₀およびVPI₁は伝送ルー
トを示す回線ごとに付与されるルート識別子（以下、VP
Iという。）、Ｈはヘッダ、Ｉは主情報、Ｅは空セルを
識別するための空セル識別ビット列、および空は使用さ
れていないビット列であり、情報列のフォーマットは実
セルと空セルとで構成される。VCIまたはVPIにおいて添
字の異なるものは別の呼または回線を示す。同一VPIを
付与されたセルの流れが回線となる。

、VPIは同一対地に伝送される複数の呼に対して同一の
ものを付与することによって、中継装置において複数の
呼を統一的に扱うようにしたものである。同一VPIを付
与する呼の数によって、回線の伝送速度は任意に選ぶこ
とができる。

VCIは同一呼の主情報に対して発呼から終話までの同一
のものが付与される。従って、同一VCIを付与されたセ
ルの流れも一つの回線と見ることができる。また伝送路
も一つの回線または複数の回線を統一的に扱っているた
め、一つの回線と見ることもできる。

VCIまたはVPIによって構成された回線は伝送路上に常に
存在するような物理回線でなく、呼が発生したときだけ
存在する論理回線である。従って中継装置ではセル到着
したときだけ、各セルのヘッダ内のVCIまたはVPIに従っ
て目的の出方路に送出するだけである。このため、各中
継装置ではVCIまたはVPIごとに出方路番号を書き込んだ
テーブルを持っている。

次に第３図について説明する。第３図は、第１図の送信
側装置１の回線または伝送路の切換前の入力情報列ａ
と、受信側の実セルのみの多重化回路28の出力における
回線または伝送路の出力情報列ｂとを示したものであ
る。第３図は、回線の場合には、多数の回線が多重化さ
れている伝送路から切換対象の回線を構成する実セルを
抜き出して、その回線のもつ最大伝送速度に相当するク
ロック速度で動作するハイウェイ上に並べた場合の状態
を想定した図であり、実際には回線を構成するセルの処
理は多重化ハイウェイ上で時分割的に行われる。Ａ〜Ｍ
は、切換対象となる回線または伝送路内の実セルを示
し、空は無信号状態を示す。

第３図の場合、現用の回線または伝送路より予備用の回
線または伝送路の伝送遅延が大きいため、送信側では任
意のセルの区切りで切換え可能であり、切換えによって
受信側装置12のオア回路30で現用の回線または伝送路か
らの情報列と予備用の回線または伝送路からの情報列が
ぶつかることはない。従って切換えによって実セルの欠
落、重複または順序逆転はなく、正常な情報伝送が行わ
れる。

次に第４図について説明する。第４図は第３図と同様、
第１図の送信側の入力情報列ａと受信側の多重化後の出
力情報列ｂとを示している。第４図の場合、現用の回線
または伝送路より予備用の回線または伝送路の伝送遅延
が小さいため、送信側装置１の実セル到着間隔検出回路
23において、現用−予備用間の伝送遅延時間差以上に相
当する時間、実セルが到着しないとき、すなわち、空セ
ルが続くとき、現用から予備用に切り換える必要があ
る。これにより、受信側装置12のオア回路30では、現用
の回線または伝送路からの情報列と予備用の回線または
伝送路からの情報列がぶつかることはない。従って切換
えによって実セルの欠落、重複、または順序逆転はな
く、正常な情報伝送が行われる。

以上説明した切換原理は、実セルのみのセル多重化回路
28が送信側装置にある場合にも成立する。また、以上説
明した切換原理が適用できるセル構成は、固定長セルだ
けでなく可変長セルでもよい。

以上本発明の切換原理を示したが、これを実現可能とす
るためには、回線または伝送路の情報列の中に連続する
空セルが存在する必要がある。そこで、伝送路または回
線に加わる主情報を含む実セルの発生確率がポアソン分
布に従うとした場合の連続空セルの発生する時間間隔を
求めたものを第１表および第２表に示す。第１表は伝送
路の伝送速度150Mb/s、セル符号長500ビットの固定長セ
ルの場合における伝送路の平均実セル占有率が0.2、0.
5、0.8の場合の平均連続空セル発生間隔を示したもので
ある。第２表は、回線の最大伝送速度1.5Mb/s、セル符
号長500ビットの固定長セルの場合における回線の最大
伝送速度に対する平均回線使用率が02、0.5、0.8の場合
の平均連続空セル発生間隔を示したものである。

前述したように回線は呼の発生があったときにのみ実セ
ルによって構成されるため、空セルは含まないが、この
表に示した連続空セルは、伝送路から切換対象の回線を
構成する実セルを抜き出して、その回線のもつ最大伝送
速度に相当するクロック速度で動作するハイウェイ上に
並べた場合の状態を想定したとき、ハイウェイ上に現れ
る連続空セルを示したものである。

第１表および第２表では、空セル連続数ｎをそれに対応
する伝送路または回線の切換えが可能となる現用と予備
用の伝送路または回線の伝送路長差も示している。回線
切換えの場合には、多重化される伝送路の伝送速度によ
って、その回線を構成する実セルの伝送路上での占有時
間が異なるため、切換可能な伝送路長差も異なる。

第２表は、回線の最大伝送速度と伝送路の伝送速度が等
しい場合、回線を6Mb/sまたは100Mb/sの伝送速度の伝送
路に多重化する場合について示している。

なお、第１表および第２表では、伝送路遅延時間は5ns/
mを用いている。これらの表より、伝送路の平均実セル
占有率または回線の平均使用率が小さく、伝送路の伝送
速度または回線の最大伝送速度が小さい程、本発明の回
線切換方式の適用可能範囲が広くなることが理解でき
る。また、回線切換えの場合には、切換対象の回線の最
大伝送速度に対して多重化する伝送路の伝送速度が大き
い程、適用可能範囲が広くなることが理解できる。

次に、第１図ないし第４図において説明した本発明の切
換原理に基づく実際の実施例について説明する。

第５図は本発明の第二実施例を示すブロック構成図で、
ノード間の伝送切換えに前記原理を適用した場合を示
す。

第５図において、31はセル単位にスイッチングするクロ
スコネクトスイッチ、32は連続空セル数検出回路、33は
セル同期パタン挿入回路、34は空セル発生回路、35は局
のクロック、36は局のセル位相パルス、37は局クロック
源、38は伝送路切換スイッチ、39は制御回路、40は連続
空セル数指定信号、または連続空セル検出信号、41は伝
送路切換スイッチ38の切換制御信号、42はデータリンク
送受信回路、43および44はデータリンク、45はセンタ装
置、46は再生クロック、60はセル同期回路、47はセル位
相パルス、48は書込クロック、49はFIFOメモリ（ファー
ストインファーストアウトメモリ）、50はエンプティ信
号、51は読出クロック、52はアンド回路、53はアンド回
路52の制御信号、54はクロック制御回路、55はクロック
制御回路54の制御信号、56は制御回路、57は書込クロッ
ク、58は実セル多重化変換部（実セルMUX部）、ならび
に59はクロスコネクトスイッチ31のスイッチ部であり、
他の回路は第11図で用いたものと同じである。

本発明の特徴は、第５図において、実セル到着間隔検出
手段としての連続空セル数検出回路32と、回線切換制御
手段としての切換制御信号41を出力する制御回路39と、
実セル多重化手段としてのオア回路30、アンド回路52、
クロック制御回路54および制御回路56とを設けたことに
ある。

次に本第二実施例の動作について説明する。第５図の構
成では、任意の現用伝送路から予備用伝送路への切換
え、切戻しを無瞬断で行うことが可能であるが、ここで
は現用伝送路7dから予備用伝送路８への切換えについて
説明する。

送信側装置１の連続空セル数検出回路32においてクロス
コネクトスイッチ31の出力の情報列中の連続空セル数を
カウントし、その値が制御回路39からの連続空セル数指
定信号40によって設定されたセル数に達したとき、連続
空セル数検出信号40として制御回路39に送る。制御回路
39は、センタ装置45からデータリンク43データリンク送
受信回路42を介して送られた伝送路切換信号により、切
換対象の現用伝送路7dより予備用伝送路８の伝送遅延が
小さいときは、両伝送路の伝送遅延時間差以上に相当す
る連続空セル数指定信号40を切換対象の現用伝送路7dに
対応する連続空セル数検出回路32に送り、当該空セル数
検出回路32より連続空セル数検出信号40を受けとった直
後に、伝送路切換スイッチ38に制御信号41を送る。

一方、切換対象の現用伝送路7dより予備用伝送路８の伝
送遅延が大きいときは、そのまま伝送路切換スイッチ38
に制御信号41を送る。また、伝送路切換スイッチ38に制
御信号41を送った後、データリンク送受信回路42および
データリンク43を介してセンタ装置45に切換完了信号を
送る。

空セル発生回路34は常時空セルを出力する。セル同期パ
タン挿入回路33では、連続空セル数検出回路32の出力の
空セルにセル同期パタンを挿入する。ある一定のセル数
を越えても空セルがこない場合は、到着する実セルを１
セル分遅延させて、セル同期パタンを挿入したセルを挿
入する。前記遅延は空セルが到着したときに空セルを除
去することによって取り除く。

従って、伝送路切換えに必要な連続空セルが到着してい
るときには、セル同期パタン挿入回路33では遅延が生じ
ていないため、制御回路39において、伝送路切換スイッ
チ38の制御タイミングはわかる。伝送路切換スイッチ38
は、制御信号41によりセルの区切りで高速に現用伝送路
7dを予備用伝送路８に切り換える。インタフェース回路
６は入力信号を電気−光変換して光伝送路に送出する。

受信側装置12のインタフェース回路13では受信した信号
を光−電気変換後、ビット同期を取り、再生クロック46
を再生するとともに光−電気変換された情報列を出力す
る。セル同期回路60では、再生クロック46と情報列中の
セル同期パタンによりセル同期をとってセル位相パルス
47を出力する。空セル検出回路29では再生クロック46と
セル位相47により情報列中の空セルを検出し、FIFOメモ
リ49に対して実セルのみを書き込むように書込クロック
48を出力する。この空セル検出回路29では、空セルを識
別するためのビット列とセル同期パタンとは同一ビット
列にしているため、セル同期パタンを含むセルは空セル
と判定する。

FIFOメモリ49に書き込まれた実セルは、クロック制御回
路54からの読出クロック51により読み出される。FIFOメ
モリ49内に実セルが存在しないときは、クロック制御回
路54にエンプティ信号50を送る。FIFOメモリ49は書込ク
ロックと読出クロックとが独立に動作可能なので、この
FIFOメモリ49により、各伝送路から受信した情報列のク
ロックおよびセル位相を局クロック源37のもつ位相に一
致させることができる。

クロック制御回路54は、通常は対応する伝送路のFIFOメ
モリ49からエンプティ信号50がこないとき、局クロック
源37の局クロック35およびセル位相パルス36に同期した
読出クロック51を対応するFIFOメモリ49に送り、FIFOメ
モリ49より読み出された情報列を読出クロック51と同一
の書込クロック57により、クロスコネクトスイッチ31内
のFIFOメモリ49に書き込む。また、クロック制御回路54
は、制御回路56から伝送路切換えの制御信号55がきた後
は、予備用伝送路８のFIFOメモリ49と対応する現用伝送
路のFIFOメモリ49の内、エンプティ信号50を出していな
い方のFIFOメモリ49に対して読出クロック51を送るとと
もにこれと同一の書込クロック57を出力する。伝送路切
換時には、現用と予備用のFIFOメモリ49に実セルが同時
に書き込まれることはないため、必ず少なくとも一方の
FIFOメモリ49からはエンプティ信号50が出ている。

クロック制御回路54は、予備用伝送路８から現用伝送路
７に切戻し後、制御回路56からの制御信号55により前記
の通常の状態に戻る。オア回路30では、現用と予備用伝
送路のFIFOメモリ49の読出クロックが制御されるため、
現用伝送路と予備用伝送路からの受信情報列の内、どち
らか一方のみが通過する。制御回路56は、通常は、制御
信号53によりすべてのアンド回路52をオフ状態とすると
ともに、クロック制御回路54に対して制御信号55は出力
しない。

センタ装置45からデータリンク44およびデータリンク送
受信回路42を介して、伝送路切換要求があったときは、
切換対象の現用伝送路に対応する二つのアンド回路52を
オン状態に保つとともに、切換対象の現用伝送路に対応
するクロック制御回路54に伝送路切換えの制御信号55を
送出する。前記二つのアンド回路52は、予備用伝送路８
から現用伝送路に切戻しが完了するまでオン状態に保た
れる。

次に、現用伝送路7dから予備用伝送路８への切換え手順
について説明する。まず、センタ装置45の指示により、
制御回路56は、現用伝送路7dに対応する二つのアンド回
路52をオン状態にするとともに、現用伝送路7dに対応す
るクロック制御回路54に対して、伝送路切換制御信号55
を送る。この後、センタ装置45に対して、伝送路切換準
備完了信号を送出する。

センタ装置45は、前記伝送路切換準備完了信号を受信
後、送信側の制御回路39に対して伝送路切換信号を送
る。制御回路39は、前述のようにして、伝送路切換スイ
ッチ38において、パスからパスに高速に伝送路を切
り換えるように制御する。この後、伝送路切換完了信号
をセンタ装置45に送って、伝送路切換えは完了する。伝
送路切戻し時は、受信側装置12は、前の状態のままに保
ち、送信側装置１において、伝送路切換時と同様にし
て、伝送路切換スイッチ38においてパスからパスに
切り換えた後、受信側装置12において、前記二つのアン
ド回路52をオフ状態にするとともに、現用伝送路7dに対
応するクロック制御回路54を通常状態に戻すことによっ
て切戻しは完了する。

以上説明したように動作するため、伝送路切換え、切戻
しにより瞬断は生じない。

なお、第５図の構成では、受信側装置12の実セル多重化
変換部58内にFIFOメモリ49を用いているため非同期網で
も動作可能である。また第５図では、送信側で空セルに
セル同期パタンを挿入し、受信側でそのセル同期パタン
によりセル同期をとる構成となっているが、セル同期に
ついては、送信側のインタフェース回路６において情報
列にフレームパタンを挿入して、いくつかのセルに対し
てフレームを組んで伝送路に送り、受信側ではフレーム
パタンによりフレーム同期を行い、フレーム内のビット
位置からセル同期をとることも可能である。

第６図は本発明の第三実施例を示すブロック構成図で、
ノード間の回線切換えに前記原理を適用した場合を示
す。第６図において、61a、61bおよび61cは指定VPIのセ
ル到着間隔検出回路、62a、62bおよび62cは指定VPIのセ
ル到着間隔指定信号または指定VPIのセル到着間隔検出
信号、63a、63bおよび63cはヘッダ解読タグ付与回路、6
6a、66bおよび66cはVPIごとのタグマップメモリ（タグM
AP）、64a、64bおよび64cはVPIごとのタグマップメモリ
66a、66bおよび66cの読出信号、またはメモリ出力信
号、65は制御回路、67a、67bおよび67cはVPIごとのタグ
マップメモリ66a、66bおよび66cのメモリ書換信号、68
はセル単位でスイッチングするクロスコネクトスイッ
チ、69a、69bおよび69cはタグ除去回路、70および71は
データリンク、72は制御回路、73a、73bおよび73cはVPI
ごとのタグマップメモリ（タグMAP）、74a、74bおよび7
4cはタグマップメモリ73a、73b、73cのメモリ書換信
号、75は光−電気変換、ビット同期、セル同期等のイン
タフェース回路（INF）、76はセル同期パタン挿入、電
気−光変換等のインタフェース回路（INF）であり、他
の回路は前記図で用いたものと同じである。

本発明の特徴は、実セル到着間隔検出手段としての指定
VPIのセル到着間隔検出回路61a、61bおよび61cと、回線
切換制御手段として動作するヘッダ解読タグ付与回路63
a、63bおよび63cならびにVPIごとのタグマップメモリ66
a、66bおよび66cと、制御回路65と、実セル多重化手段
として動作するクロスコネクトスイッチ68を受信側装置
12に設けたことにある。

次に、本第二実施例の動作について説明する。

送信側装置１のインタフェース回路75では現用伝送路か
らの光信号を光−電気変換後、ビット同期およびセル同
期を行い、図外の空セル検出回路により受信情報列から
実セルのみをそのFIFOメモリ49に書き込む。FIFOメモリ
49に書き込まれた実セルは、図外の局クロック源の位相
に同期した局クロックで読み出される。このFIFOメモリ
49により、第５図の場合と同様、各伝送路から受信した
情報列のクロックおよびセル位相を局クロック源のもつ
位相に一致させることができる。

指定VPIのセル到着間隔検出回路61a、61bおよび61cで
は、制御回路65から切換対象の回線を識別するVPIをも
つセルの到着間隔指定信号62a、62bおよび62cを受信し
たときだけ、それ以後指定VPIのセルが到着しない時間
間隔を測定し、その時間間隔が制御回路65により指定さ
れた値に達したとき、制御回路65に対して、指定VPIの
セル到着間隔検出信号62a、62bおよび62cを送出する。

VPIごとのタグマップメモリ66a、66bおよび66cは、入伝
送路ごとに設けられ、各タグマップメモリ66a、66bおよ
び66cには各伝送路内に含まれる前回線のVPIごとに出方
路を示すタグが書き込まれている。メモリ書換信号67
a、67bおよび67cは、制御回路65の指示による、切換対
象の回線を示すVPIのタグの書換え信号または回線切換
えに必要なVPIとタグの書込信号である。タグマップメ
モリ66a、66bおよび66cの書換えは、ヘッダ解読タグ付
与回路63a、63bおよび63cからタグマップメモリ66a、66
bおよび66cへのアクセスのないときに行う。ヘッダ解読
タグ付与回路63a、63bおよび63cは、到着するセルのヘ
ッダ内のVPIを読み取り、そのVPIを対応する伝送路のVP
Iごとのタグマップメモリ66a、66bおよび66cに送り、同
メモリよりそのVPIに対応するタグを読み取って持ち帰
り、セルのヘッダ内の空ビット位置にそのタグビット列
を挿入するか、セルにそのタグビット列を外付けし、タ
グビット列を付与されたセルをクロスコネクトスイッチ
68に送出する。セルにタグビット列を外付けする場合に
は、ヘッダ解読タグ付与回路63a、63bおよび63cで速度
変換し、送出クロック速度を上げる必要がある。またこ
の場合にはクロスコネクトスイッチ68の動作クロック速
度を上げ、タグ除去回路69a、69bおよび69cで速度変換
して、伝送路速度に戻す必要がある。

クロスコネクトスイッチ68は、各セルに付与されている
タグビット列の示す出方路に各セルを転送する。クロス
コネクトスイッチ68では、同一伝送路から入力したセル
で同一出方路に転送されるセルについては、セルの順序
逆転は生じないように設計されている。タグ除去回路69
a、69bおよび69cでは、セルに付与されているタグを除
去するとともに、クロスコネクトスイッチ68から実セル
が到着しないときは空セルを挿入して、インタフェース
回路76に送る。インタフェース回路76では送られてきた
情報列内の空セルにセル同期パタンを挿入した後、電気
−光変換して、現用伝送路7fに送り出す。

制御回路65は、センタ装置45の指示により、データリン
ク43およびデータリンク送受信回路42を介して送られた
回線切換信号を受信したとき、切換対象の回線の含まれ
る伝送路に対応する指定VPIのセル到着間隔検出回路61
a、61bおよび61cに対して、切換対象の回線を示すVPIと
回線切換えに必要な指定VPIのセル到着間隔を示すセル
到着間隔指定信号62a、62bおよび62cを送る。指定VPIの
セル到着間隔検出回路61a、61bおよび61cより指定VPIの
セル到着間隔検出信号62a、62bおよび62cを受信直後
に、切換対象の回線を示すVPIの含まれるVPIごとのタグ
マップメモリ66a、66bおよび66c内のそのVPIに対応する
タグを書き換える。その後、回線切換完了信号をセンタ
装置45に送出する。

受信側装置12ならびに中継装置18および19は、送信側装
置１と同様な構成である。ただし、各装置内のVPIごと
のタグマップメモリ73a、73bおよび73cの内容は、その
装置を通過する回線に対応したものとなっている。セン
タ装置45は、このセンタ装置45の傘下にある全回線の情
報と回線切換えにともなう現用予備用回線間の情報列の
伝送遅延差情報をもっており、回線切換えに必要な装置
に対して制御信号を送る。

第６図において、現用伝送路7e−7f−7g−7hを通る現用
回線VPI₀から現用伝送路7e−7i−7j−7hを通る予備用回
線VPI₀に回線切換えする場合の切換え手順について以下
に示す。まず、センタ装置45からデータリンク44、デー
タリンク送受信回路42を介して受信側装置12の制御回路
72に回路切換信号を送る。制御回路72では、前記回線切
換信号により、切換え先の現用伝送路7jに対応するVPI
ごとのタグマップメモリ73cに、切換対象の現用回線を
識別するVPI₀と、クロスコネクトスイッチ68内でタグ除
去回路69aに転送されるビット列をもつタグとを前記VPI
₀と対応させて書き込む。

次に、センタ装置45よりデータリンク70を介して中継装
置19に回線切換信号を送る。中継装置19では、現用伝送
路7iに対応するVPIごとのタグマップメモリ66cに、切換
対象の現用回線を識別するVPI₀と、クロスコネクトスイ
ッチ68内で現用伝送路7jに転送されるビット列をもつタ
グとを前記VPI₀と対応させて書き込む。

次に、センタ装置45より、データリンク43およびデータ
リンク送受信回路42を介して、送信側装置１の制御回路
65に回線切換信号を送る。この回線切換信号には、回線
切換えにともなう現用予備用回線間の情報列の伝送遅延
差情報も含まれる。

前記回線切換えによる伝送遅延差Ｑは、現用伝送路7f、
7g、7iおよび7jにおける伝搬遅延時間をそれぞれ7ft、7
gt、7itおよび7jtとし、一つのクロスコネクトスイッチ
68内でセルごとに転送時間が異なることにより生ずるセ
ル間の最悪転送時間差をαとすると、次式で表わされ
る。

Ｑ＝（7it＋7jt）−（7ft＋7gt）−４α 第６図では現用と予備用回線の通過する中継装置の数が
同じであるが、異なる場合には中継装置を通過するのに
要する時間も考慮する必要がある。

制御回路65では、センタ装置45より回線切換信号を受信
すると、前記Ｑの値が正の場合、すなわち予備用回線の
遅延時間が現用回線の遅延時間よりも大きい場合は、直
ちに、VPIごとのタグマップメモリ66a内の現用回線を識
別するVPI₀に対応するタグを、セルがクロスコネクトス
イッチ68内でタグ除去回路69cに転送されるようなビッ
ト列をもつタグに書き換える。一方、前記Ｑの値が負の
場合、すなわち現用回線の遅延時間が予備用回線の遅延
時間よりも大きい場合は、指定VPIのセル到着間隔検出
回路61aに対して、切換対象の現用回線を識別するVPI₀
とＱの絶対値とを送る。

指定VPIのセル到着間隔検出回路61aにおいて、指定VPI
のセルがＱの絶対値に相当する時間到着しないときに、
セル到着間隔検出回路61aは、制御回路65に対して指定V
PIのセル到着間隔検出信号62aを送る。制御回路65は、
このセル到着間隔検出信号62aを受信後直ちに、前記説
明したと同様にして、VPIごとのタグマップメモリ66aの
書換えを行う。タグマップメモリ66aの書換え終了後、
制御回路65はセンタ装置45に対して回線切換完了信号を
送り、これにより回線切換えは完了する。

なお、現用伝送路7fの動作を停止させる必要がある場合
には、現用伝送路7fを通るすべての回線について、前記
説明したと同様にして、他の伝送路を通る回線に回線切
換えすればよい。

本第三実施例では以上説明したように動作するため、回
線切換えによって瞬断は発生しない。

なお、第６図においては、受信側装置12のクロスコネク
トスイッチ68が実セル多重化変換回路の役割をしてい
る。

また第６図では、VPIにより識別される回線切換えにつ
いて示したが、送信側装置１、受信側装置12、中継装置
18および19の各装置内に、VPIごとのタグマップメモリ6
6a〜66cおよび73a〜73cのかわりにVCIごとのタグマップ
メモリを持ち、指定VPIのセル到着間隔検出回路61a〜61
cのかわりに指定VCIのセル到着間隔検出回路を持つこと
により、呼ごとの回線切換えも可能である。

第７図は本発明の第四実施例を示すブロック構成図で、
加入者系リング伝送路における回線切換えに前記原理を
適用した場合で、かつ現用と予備用の回線を１回線に多
重化する手段が受信側装置にある場合を示す。

第７図において、77は右廻りのリング伝送路、78は左廻
りのリング伝送路、79Rおよび79Lは回線分離回路、80R
および80Lは回線挿入回路、81はヘッダ解読回線分離回
路、82はVPIごとのR/Lルート識別ビットマップメモリ
（ビットMAP）、83はそのメモリ読出信号、84はそのメ
モリ出力信号、85は制御回路、86は指定VPIのセル到着
間隔指定信号、87は指定VPIのセル到着間隔検出信号、6
1は指定VPIのセル到着間隔検出回路、88はR/Lルート識
別ビットマップメモリ82のメモリ書換信号、89はヘッダ
変換回路、90はデータリンク送受信回路、91は送信側の
セル多重化ハイウェイ、92はセル多重化回路（PMX）、9
3は受信側のセル多重化ハイウェイ、94および95はデー
タリンク、96はセンタ装置、97は現用回線、98は予備用
回線、１は送信側装置、ならびに12は受信側装置であ
る。

送信側装置１と受信側装置12は同一構成であり、以下、
これらをADD−DROPMUXという。第７図の構成では二つの
ADD−DROPMUXのみを示したが、通常はリング伝送路には
多数のADD−DROPMUXが接続されており、各ADD−DROPMUX
はデータリンクによりセンタ装置96に接続されている。
また第７図ではリング伝送路のインタフェース回路およ
びセル同期に必要な回路は省略したが、これらの回路と
しては、第５図および第６図に示したものと同様なもの
が用いられる。

本発明の特徴は、第７図において、実セル到着間隔検出
手段としての指定VPIのセル到着検出回路61と、回線切
換制御手段としての制御回路85と、実セル多重化手段と
してセル多重化回路92を設けたことにある。

回線分離回路79Rおよび79Lはリング伝送路77および78上
に送られてくる情報列の各セルのヘッダ内のVPIを解読
し、そのVPIが自局のADD−DROPMUXで受信すべき回線を
識別するものである場合には、どちら側のリング伝送路
77および78から送られてきたセルであっても、そのセル
を分離してセル多重化回路92に送る。また、セル多重化
回路92にセルを分離したタイムスロット位置に空セルを
挿入した受信情報列を回線挿入回路80Rおよび80Lに送
る。回線挿入回路80Rおよび80Lは、受信情報列内の空セ
ル位置に、ヘッダ解読回線分離回路81から送られる実セ
ルを挿入して、リング伝送路77および78に送出する。受
信情報列内に空セルがない場合には、空セルがくるまで
ヘッダ解読回線分離回路81から送られる実セルを遅延さ
せる。

回線分離回路79Rおよび79Lならびに回線挿入回路80Rお
よび80Lを通過するセルは固定遅延を受けるだけで、ク
ロスコネクトスイッチを通過するときのような遅延変動
は受けない。従って、リング伝送路77および78上でのセ
ルの伝送遅延は容易に知ることができる。

セル多重化回路92は、送られてくる実セルを多重化し
て、受信側のセル多重化ハイウェイ93に送出する。受信
側装置12のセル多重化ハイウェイ93上の各実セルは各セ
ルのヘッダ内のVCIに従って、各VCIに対応する端末に接
続する加入者伝送路に送出される。送信側のセル多重化
ハイウェイ91には、複数の加入者伝送路から送られる実
セルを多重化した情報列が送られる。加入者伝送路から
送られる実セル内のヘッダには呼を識別するVCIのみが
書かれている。

ヘッダ変換回路89では、受信した各実セルのヘッダ内の
VCIを解読し、そのVCIの示す呼が含まれる回線を識別す
るためのVPIをそのセルのヘッダ内のVPI位置に書き込ん
で、指定VPIのセル到着間隔検出回路61に送出する。セ
ル到着間隔検出回路61は、通常は受信したセルをそのま
ま通過させるだけでも何も動作しないが、指定VPIのセ
ル到着間隔指定信号86を受信した場合は、それ以後指定
されたVPIのセルの到着間隔を常時測定し、指定された
時間に指定されたVPIのセルが到着しなかったときに、
指定VPIのセル到着間隔検出信号87を送出する。

VPIごとのR/Lルート識別ビットマップメモリ82は、自局
のADD−DROPMUXより送出される全ての回線について、そ
れぞれの回線を識別するVPIに対応して、各回線が右廻
りのリング伝送路77に送出されるか、左廻りのリング伝
送路78に送出されるかを示すルート識別ビットR/Lを持
っている。Ｒは右廻り、Ｌは左廻りを示す。ルート識別
ビットR/Lは、メモリ書換信号88によりＲからＬにまた
はＬからＲに書き換えられる。

ヘッダ解読回線分離回路81は、受信した各実セルのヘッ
ダ内のルート識別子VPIを解読し、そのVPIをメモリ読出
信号83としてルート識別ビットマップメモリ82に送り、
そのVPIに対応するルート識別ビットR/Lをメモリ出力信
号84として受けとる。そのルート識別ビットR/LがＲの
場合は、前記実セルを回線挿入回路80Rに送出し、Ｌの
場合は、回線挿入回路80Lに送出する。

センタ装置96は、リング伝送路77および78を通るすべて
の回線の情報を持っており、切換対象の回線の送信側の
ADD−DROPMUXに対して回線切換信号を送出する。

次に、現用回線97から予備用回線98への切換手順を示
す。まず、センタ装置96より、データリンク94、データ
リンク送受信回路90を介して、送信側装置１の制御回路
85に回線切換信号を送る、送信側装置１の制御回路85で
は、その回線切換信号を受信後、切換対象の回線切換区
間すなわち、送信側装置１のヘッダ解読回線分離回路81
から受信側装置12のセル多重化回路92の出端子までの区
間において、現用回線97より予備用回線98の情報列の伝
送遅延が大きい場合には、そのままメモリ書換信号88を
送出して、R/Lルート識別ビットマップメモリ82内の切
換対象の回線を識別するVPIに対応するルート識別ビッ
トR/LをＲからＬに書き換える。

一方、前記回線切換区間において、現用回線97より予備
用回線98の情報列の伝送遅延が小さい場合には、切換対
象の回線を識別するVPIと現用回線97と予備用回線98と
の情報列の伝送遅延差を指定VPIのセル到着間隔指定信
号86として送出する。その後指定VPIのセル到着間隔検
出信号87を受信したとき、その直後に、前記と同様にし
てメモリ書換信号88を送出して、R/Lルート識別ビット
マップメモリ82の書き換えを行う。制御回路85はメモリ
書換信号88を送出した後、センタ装置96に対して回線切
換完了信号を送出し、回線切換えは完了する。

以上説明したように動作するため、回線切換えにより瞬
断は生じない。回線の切戻しについても前記回線切換え
と同様にして無瞬断で行うことができる。

また、第７図のａ点において、片方または両方のリング
伝送路77および78の動作を停止させたい場合には、ａ点
を通る動作を停止させる片方または両方のリング伝送路
内の全回線について、センタ装置96より各回線の送信側
のADD−DROPMUXに対して回線切換信号を送り、前記と同
様にして無瞬断で回線切換えを行うことができる。ま
た、ａ点において動作を停止させたリング伝送路を正常
状態に戻した後の各回線の切戻しについても、前記と同
様にして無瞬断で行うことができる。

第８図は本発明の第五実施例を示すブロック構成図で、
第四実施例と同様に加入者系リング伝送路における回線
切換えに前記原理を適用した場合で、かつ現用と予備用
の回線を１回線に多重化する手段が送信側装置にある場
合を示す。

第８図において、99および100はループバックルート、1
01は現用回線、102は予備用回線であり、他の回路は第
７図と同一である。従って、本発明の特徴も第７図の場
合と同様である。

第８図はａ点において両方のリング伝送路77および78の
断により、その両端のADD−DROPMUXにおいて、ループバ
ック伝送路切換えが行われた状態を示しており、この場
合第７図に示した現用回線97は、第８図に示す現用回線
101に自動的に切り換わる。第８図の現用回線101から予
備用回線102への回線切換えにおいては、現用回線101と
予備用回線102の実セルのみの１回線への多重化は、送
信側装置１の回線挿入回路80Lで行われる。現用回線101
から予備回線102への切換えは、回線切換区間が変わっ
ただけで、切換手順は第７図の場合と同様に行うことが
できる。従って、現用回線101から予備用回線102に無瞬
断で回線切変えができる。

第８図においては、ループバック位置が回線の送信側の
ADD−DROPMUX内にある場合の例であるが、ループバック
が他のADD−DROPMUX内で行われる場合にも同様にして無
瞬断で回線切換えが可能である。前述のようにして、ル
ープバックルート99および100を通るすべての回線につ
いて回線切換えを行い、ループバックルート99および10
0を通るすべての回線を追い出した後、ａ点における両
リング伝送路77および78を復旧し、ループバックルート
99および100を伝送路のみ元の状態に切戻しを行った
後、ループバックルート99および100から追い出したす
べての回線について、第７図に示した回線98から回線97
への回線切戻しと同様にして、回線の切戻しを行うこと
により、リング伝送路のループバック状態から無瞬断で
リング伝送路の切戻しが可能となる。

第７図および第８図では、VPIで識別される回線の切換
えを行う場合の例を示したが、第７図または第８図にお
いて、指定VPIのセル到着間隔検出回路61を指定VCIのセ
ル到着間隔検出回路に、VPIごとのR/Lルート識別ビット
マップメモリ82をVCIごとのR/Lルート識別ビットマップ
メモリに変更し、ヘッダ解読回線分離回路81において、
到着した実セルのヘッダ内のVCIを解読し、そのVCIに対
応するルート識別ビットR/Lを前記R/Lルート識別ビット
マップメモリより読み出し、そのルート識別ビットR/L
により、前記到着した実セルを振り分ければ、VCIによ
り識別される呼ごとの回線切換えも可能である。

第９図は本発明の第六実施例を示すブロック構成図で加
入者系リング伝送路における回線切換えに前記原理を適
用した場合を示し、回線ごとにループバックを切換え、
切戻しを無瞬断で行う方式を示したものである。

第９図において、103は制御回路、104は動作開始信号ま
たは動作停止信号、105はヘッダ解読回線分離回路、106
および107は回線のループバック回路、108は現用回線、
109は予備用回線、110はVPIごとのR/Lルート識別ビット
マップメモリであり、他の回路は第７図と同一回路であ
る。

本発明の特徴は、第９図において、実セル到着間隔検出
手段としての指定VPIのセル到着間隔検出回路61と、回
線切換制御手段としての制御回路103、VPIごとのR/Lル
ート識別ビットマップメモリ110およびヘッダ解読回線
分離回路105と、実セル多重化手段としての回線挿入回
路80Lまたは80Rとを含むループバック回路106および107
を設けたことにある。

次に本第六実施例の動作について説明する。

制御回路103は、センタ装置96よりデータリンク94およ
び95ならびにデータリンク送受信回路90を介して送られ
る回線切換信号の受信動作開始信号104または動作停止
信号104の送出、メモリ書換信号88の送出、指定VPIのセ
ル到着間隔指定信号86の送出、指定VPIのセル到着間隔
検出信号87の受信を行う。VPIごとのR/Lルート識別ビッ
トマップメモリ110は、リング伝送路77および78に接続
する全てのADD−DROPMUXで回線のループバックを行って
いない状態において、ヘッダ解読回線分離回路105を通
過する全回線について、それぞれの回線を識別するVPI
に対応して、各回線が右廻りのリング伝送路77に送出す
るか、左廻りのリング伝送路78に送出するかを示すルー
ト識別ビットR/Lを持っている。Ｒは右廻り、Ｌは左廻
りを示す。ルート識別ビットR/Lは、メモリ書換信号88
によりＲからＬまたはＬからＲに書き換えられる。回線
のループバック回路106のVPIごとのR/Lルート識別ビッ
トマップメモリ110のルート識別ビットR/Lは、通常、自
局のADD−DROPMUXの出側の右廻りのリング伝送路77の断
に備えて、すべてＬに設定されている。

一方、回線のループバック回路107のVPIごとのR/Lルー
ト識別ビットマップメモリ110のルート識別ビットR/L
は、通常、自局のADD−DROPMUXの出側の左廻りのリング
伝送路78の断に備えて、すべてＲに設定されている。ヘ
ッダ解読および回線分離回路105は、通常状態では、到
着した各セルをそのまま通過させてリング伝送路77また
は78に送出する。ただし、到着した空セルについては、
常にそのまま通過させてリング伝送路77または78に送出
する。ヘッダ解読回線分離回路105は、動作開始信号104
を受信すると、それ以後到着する情報列内の各実セルの
ヘッダ内のVPIを解読し、そのVPIをメモリ読出信号83と
して、VPIごとのR/Lルート識別ビットマップメモリ110
に送り、そのVPIに対応するルート識別ビットR/Lをメモ
リ出力信号84として受け取り、前記到着した各実セルを
前記ルート識別ビットR/Lにより分離すべきセルか否か
を判断し、分離すべきセルの場合には、分離して回線挿
入回路80Lまたは80Rに送出するとともに、前記分離した
セル位置に空セルを挿入した情報列をリング伝送路77ま
たは78に送出する。

ヘッダ解読回線分離回路105は、動作停止信号104を受信
すると、前記通常状態に戻る。

指定VPIのセル到着間隔検出回路61およびヘッダ解読回
線分離回路105を通過するセルは固定遅延を受けるだけ
で、クロスコネクトスイッチを通過するときのような遅
延変動は受けない。従って、第９図においても、リング
伝送路上でのセルの伝送遅延は容易に知ることができ
る。

次に、現用回線108から予備用回線109への切換手順につ
いて示す。まずセンタ装置96より回線切換元である送信
側装置１の回線のループバック回路106の制御回路103に
対して、データリンク94およびデータリンク送受信回路
90を介して回線切換信号を送出する。

制御回路103は、前記回線切換信号を受信すると、ヘッ
ダ解読回線分離回路105が動作状態にないときは、メモ
リ書換信号88を送出して、VPIごとのR/Lルート識別ビッ
トマップメモリ110内のルート識別ビットR/LをすべてＲ
に書き換えた後、ヘッダ解読回線分離回路105に対して
動作開始信号104を送出する。ヘッダ解読回線分離回路1
05が既に動作状態にある場合は、前記操作は行わない。

次に、制御回路103では、切換対象の回線切換区間すな
わち、送信側装置１の回線のループバック回路106のヘ
ッダ解読回線分離回路105から受信側装置12のセル多重
化回路92の出端子までの区間において、現用回線108よ
り予備用回線109の情報列の伝送遅延が大きい場合に
は、そのままメモリ書換信号88を送出して、R/Lルート
識別ビットマップメモリ110内の切換対象の回線を識別
するVPIに対応するルート識別ビットR/LをＲからＬに書
き換える。

一方、前記回線切換区間において、現用回線108より予
備用回線109の情報列の伝送遅延が小さい場合には、切
換対象の回線を識別するVPIと現用回線108と予備用回線
109の情報列の伝送遅延差を指定VPIのセル到着間隔指定
信号86として送出する。その後、指定VPIのセル到着間
隔検出信号87を受信したとき、その直後に、前記と同様
にしてメモリ書換信号88を送出して、VPIごとのR/Lルー
ト識別ビットマップメモリ110の書換えを行う。

制御回路103は、メモリ書換信号88を送出した後、セン
タ装置96に対して回線切換完了信号を送出し、回線切換
えは完了する。

以上説明したように動作するため、回線切換えにより瞬
断は生じない。回線の切戻しについても、前記回線切換
えと同様にして無瞬断で行うことができる。

第９図のａ点において、片方または両方のリング伝送路
の動作を停止させたい場合には、ａ点を通る動作を停止
させるリング伝送路内の全回線について、回線の送信側
の回線のループバック回路について、回線の送信側の回
線のループバック回路において、前記と同様にして無瞬
断で回線切換えを行う。これにより動作を停止させたい
リング伝送路内の全回線のループバックが無瞬断で可能
となる。また前記動作を停止させたリング伝送路を正常
状態に戻した後、各回線の切戻しを前記と同様に無瞬断
で行うことにより、ループバック状態にあるリング伝送
路の切戻しを無瞬断で行うことが可能となる。

なお、制御回路103は、自回路の属する回線のループバ
ック回路内で回線のループバックが一つも行われていな
い状態になったとき、動作停止信号104を送出後、メモ
リ書換信号88を送出して、VPIごとのR/Lルート識別ビッ
トマップメモリ110内のすべてのルート識別ビットR/Lを
前述のように伝送路断に備えた値に書き換える。これに
より伝送路断が発生したときには、制御回路103より動
作開始信号104を送出するだけで、すべての回線がルー
プバック状態に移ることができる。ヘッダ解読回線分離
回路105が動作中に伝送路断が発生した場合には、VPIご
とのR/Lルート識別ビットマップメモリ110内のループバ
ック状態を示していないすべてのルート識別ビットR/L
を、ループバック状態に高速に書換える必要がある。

以上述べた説明では、VPIで識別する回線の切換えを行
う場合の例を示したが、指定VPIのセル到着間隔検出回
路61を指定VCIのセル到着間隔検出回路に、VPIごとのR/
Lルート識別ビットマップメモリ110をVCIごとのR/Lルー
ト識別ビットマップメモリに変更し、ヘッダ解読回線分
離回路105において、到着した実セルのヘッダ内のVCIを
解読し、そのVCIに対応するルート識別ビットR/LをVCI
ごとの前記R/Lルート識別ビットマップメモリより読み
出し、そのルート識別ビットR/Lにより、前記到着した
実セルを振り分ければ、VCIにより識別される呼ごとの
回線切換えも可能である。

第10図は本発明の第七実施例を示すブロック構成図で、
加入者系リング伝送路における回線切換えに前記原理を
適用した場合を示し、ADD−DROPMUXのクロスコネクトス
イッチを用いて、回線ごとにループバック切換え、切戻
しを無瞬断で行う方式を示したものである。

第10図において、111はヘッダ解読回線分離回路、112は
メモリ読出信号、113はメモリ出力信号、114Rおよび114
Lは回線分離用マップメモリ、115は制御回路、116はメ
モリ書換信号、117Rおよび117Lはループバック回線用マ
ップメモリ、118Rおよび118Lはヘッダ変換回路、119は
メモリ読出信号、120はメモリ出力信号、121はセル単位
にスイッチングするクロスコネクトスイッチ、122、123
および124はクロスコネクトスイッチ121の入力端子、12
5、126および127はクロスコネクトスイッチ121の出力端
子、128は現用回線、129は予備用回線、ならびに130は
ヘッダ解読ヘッダ変換回路であり、他の回路は第７図に
示したものと同一である。

本発明の特徴は、第10図において、実セル到着間隔検出
手段としての指定VPIのセル到着検出回路61と、回線切
換制御手段としての制御回路85および115、回線分離用
マップメモリ114Rおよび114L、ループバック用回線マッ
プメモリ117Rおよび117L、ヘッダ変換回路118Rおよび11
8Lならびにヘッダ解読ヘッダ変換回路130と、実セル多
重化手段としてのクロスコネクトスイッチ121とを設け
たことにある。

次に、本第七実施例の動作について説明する。

ヘッダ解読回線分離回路111では、到着する情報列の各
セルの内、空セルはそのまま通過させ、実セルについて
は、そのヘッダ内のVPIを解読し、そのVPIをメモリ読出
信号112として回線分離用マップメモリ114Rまたは114L
に送り、そのVPIがメモリ114Rまたは114L内にあるか否
かを示すメモリ出力信号113を受信する。これによりそ
のVPIがメモリ114Rまたは114Lにある場合は、前記実セ
ルを分離してヘッダ変換回路118Rまたは118Lに送出する
とともに、前記実セルを分離したセル位置に空セルを挿
入した情報列を回線挿入回路80Rまたは80Lに送出する。

一方、前記VPIが回線分離用マップメモリ114Rまたは114
Lにない場合には、前記実セルはそのまま通過させる。
ヘッダ解読回線分離回路111は通過するセルに対しては
固定遅延を加えるだけである。回線分離用マップメモリ
114Rおよび114Lは、通常は、自局のADD−DROPMUXに受信
すべき全回線を識別するためのVPIが書かれており、回
線分離用マップメモリ114Rと114Lには、通常は同一のVP
Iが書かれている。自局のADD−DROPMUX内で回線のルー
プバックを行う必要性が生じた場合には、メモリ書換信
号信号116により、ループバックさせる回線を識別する
ためのVPIが回線分離用マップメモリ114Rまたは114Lに
書き加えられる。

一方、ループバック状態にある回線を通常状態に切戻す
場合には、メモリ書換信号116により、ループバック状
態にある回線を識別するためのVPIを回線分離用マップ
メモリ114Rまたは114Lより消去する。

制御回路115は、センタ装置96より、データリンク94お
よび95、データリンク送受信回路90を介して送られる回
線切換信号の受信、メモリ書換信号116の送出、指定VPI
のセル到着間隔指定信号86の送出、ならびに指定VPIの
セル到着間隔検出信号87の受信を行う。

ループバック回線用マップメモリ117Rおよび117Lは、リ
ング伝送路77または78に接続する全てのADD−DROPMUXで
回線のループバックを行っていない状態において、ルー
プバック回線用マップメモリ117Rおよび117Lにそれぞれ
対応するヘッダ解読回線分離回路111を通過する全回線
について、それぞれの回線を識別するVPIが書き込まれ
ている。

ヘッダ変換回路118Rまたは118Lでは、それぞれ到着した
実セルのヘッダ内のVPIを解読し、そのVPIをメモリ読出
信号119としてループバック回線用マップメモリ117Rま
たは117Lに送り、そのVPIがループバック回線用マップ
メモリ117Rまたは117Lにあるか否かを示すメモリ出力信
号120を受信する。これによりヘッダ変換回路118Rで
は、前記到着した実セルのヘッダ内のVPIがループバッ
ク回線用マップメモリ117Rにある場合には、その実セル
のヘッダ内の空ビット位置に書かれているルート識別ビ
ットR/LをＲからＬに書き換え後、その実セルをクロス
コネクトスイッチ121に送出する。前記VPIがループバッ
ク回線用マップメモリ117Rにない場合には、前記実セル
はそのまま通過させる。一方、ヘッダ変換回路118Lで
は、前記到着した実セルのヘッダ内のVPIがループバッ
ク回線用マップメモリ117Lにある場合には、その実セル
のヘッダ内の空ビット位置に書かれているルート識別ビ
ットR/LをＬからＲに書き換え後、その実セルをクロス
コネクトスイッチ121に送出する。前記VPIがループバッ
ク回線用マップメモリ117Lにない場合には、前記実セル
はそのまま通過させる。

クロスコネクトスイッチ121は、各入力端子122、123ま
たは124より入力した各実セルのヘッダ内の空ビット位
置に書かれているルート識別ビットR/Lにより、各実セ
ルごと目的の出力端子125、126または127に転送する。
入力端子122より入力する実セルについては、前記ルー
ト識別ビットR/LがＲの場合は出力端子126に転送され、
Ｌの場合は出力端子125に転送される。入力端子123より
入力する実セルについては、前記ルート識別ビットR/L
がＲの場合は、出力端子127に転送され、Ｌの場合は出
力端子126に転送される。入力端子124より入力する実セ
ルについては、前記ルート識別ビットR/LがＲの場合は
出力端子127に転送され、Ｌの場合は出力端子125に転送
される。

ヘッダ解読ヘッダ変換回路130では、到着した各実セル
のヘッダ内のVPIを解読し、そのVPIをメモリ読出信号83
として、VPIごとのR/Lルート識別ビットマップメモリ82
に送り、そのVPIに対応するルート識別ビットR/Lをメモ
リ出力信号84として受け取る。このルート識別ビットR/
Lを前記到着した実セルのヘッダ内の空ビット位置に書
き込んだ後、その実セルをクロスコネクトスイッチ121
に送出する。

本第七実施例は、以上説明したように動作するため、右
廻りのリング伝送路77上では、すべての実セルのヘッダ
内の空ビット位置のルート識別ビットR/LはＲとなり、
左廻りのリング伝送路78上では、ルート識別ビットR/L
はすべてＬとなっている。

次に、回線の切換手順について説明する。ヘッダ解読ヘ
ッダ変換回路130を通る回線の切換手順については、現
用、予備用間の回路切換点がヘッダ解読回線分離回路81
からクロスコネクトスイッチ121に、受信側装置12の現
用と予備用の回線を１回線に多重化する回路が、セル多
重化回路92からクロスコネクトスイッチ121に変わった
だけで、第７図の場合と同様に行うことができる。

ここでは、回線のループバック切換えの一例として、現
用回線128から予備用回線129への切換手順について示
す。まずセンタ装置96より、回線切換元である送信側装
置１の右廻りのリング伝送路77に対応する制御回路115
に対して、データリンク94およびデータリンク送受信回
路90を介して、回線切換信号を送出する。

制御回路115は、前記回線切換信号を受信すると、切換
対象の回線切換区間すなわち送信側装置１の右廻りのリ
ング伝送路77側のヘッダ解読回線分離回路111から受信
側装置12のクロスコネクトスイッチ121の出力端子126ま
での区間において、現用回線128より予備用回線129の情
報列の伝送遅延が大きい場合には、そのままメモリ書換
信号116を送出して、切換対象の回線を識別するVPIを回
線分離用マップメモリ114Rに書き加える。

一方、前記回線切換区間において、現用回線128より予
備用回線129の情報列の伝送遅延が小さい場合には、切
換対象の回転を識別するVPIと現用回線128と予備用回線
129の情報列の伝送遅延差を指定VPIのセル到着間隔指定
信号86として送出する。その後、指定VPIのセル到着間
隔検出信号87を受信したとき、その直後にメモリ書換信
号116を送出して、回線分離用マップメモリ114Rに切換
対象の回線を識別するVPIを書き加える。

制御回路115は、メモリ書換信号116を送出した後、セン
タ装置96に対して回線切換完了信号を送出し、回線切換
えは完了する。

本第七実施例は以上説明したように動作するため、回線
切換えにより瞬断は生じない。回線の切戻しについて
も、前記回線切換えと同様にして無瞬断で行うことがで
きる。ただし、この場合、回線の切戻し時には、切換対
象の回線を識別VPIを回線分離用マップメモリ114Rから
消去する必要がある。

第10図のａ点において、片方または両方のリング伝送路
77および78の動作を停止させたい場合、ａ点を通る動作
を停止させるリング伝送路77および78内の全回線につい
て、ａ点からみて回線の送信側のADD−DROPMUXにおい
て、前記と同様にして無瞬断で回線のループバック切換
えを行う。さらに、ａ点において右廻りのリング伝送路
77の動作を停止させる場合には、送信側装置１から送信
され、右廻りのリング伝送路77挿入されている回線は、
左廻りのリング伝送路78に挿入するように無瞬断で回線
切換えを行う。またａ点において、左廻りのリング伝送
路78の動作を停止させる場合には、受信側装置12から送
信され、左廻りのリング伝送路78に挿入されている回線
は、右廻りのリング伝送路77に挿入するように無瞬断で
回線切換えを行う。以上により動作を停止させたいリン
グ伝送路77および78から全回線を無瞬断で追い出すこと
が可能となる。

また、前記動作を停止させたリング伝送路77および78を
正常状態に戻した後、各回線の切戻しを前記と同様に無
瞬断で行うことにより、ループバック状態にあるリング
伝送路の切戻しを無瞬断で行うことが可能である。

なお、リング伝送路断に対しては、そのリング伝送路を
通っていた全ての回線のループバックを直ちに行う必要
があるが、このためには、前記ループバックが必要な全
回線を識別するVPIを含んだ回線分離用マップメモリを
回線分離用マップメモリ114Rまたは114Lとは別に持って
おり、リング伝送路断時に、回線分離用マップメモリ11
4Rまたは114Lから前記回線分離用マップメモリに切り換
えて用いるか、回線分離用マップメモリ114Rまたは114L
に前記ループバックが必要な全回線を識別するVPIを高
速に書き込めばよい。

以上述べた説明では、VPIで識別される回線の切換えを
行う場合の例を示したが、指定VPIのセル到着間隔検出
回路61を指定VCIのセル到着間隔検出回路に、VPIごとの
R/Lルート識別ビットマップメモリ82をVCIごとのR/Lル
ート識別ビットマップメモリに、回線分離用マップメモ
リ114Rおよび114Lの内容をVPIからVCIに、ループバック
回線用マップメモリ117Rおよび117Lの内容をVPIからVCI
に変更し、ヘッダ解読ヘッダ変換回路130、ヘッダ変換
回路118Rおよび118L、ならびにヘッダ解読回線分離回路
111の処理を各実セルのヘッダ内のVCIに従って行うこと
により、VCIにより識別される呼ごとの回線切換えも可
能である。

以上第７図〜第10図により、加入者系リング伝送路の回
線切換えを行う場合の実施例について述べたが、これら
の実施例はそのまま中継系リング伝送路の回線切換えに
も適用できる。その場合、ヘッダ変換回路89は不要とな
る。

〔発明の効果〕

以上説明したように、本発明は、回線または伝送路上に
連続的に現れる空セルを利用し、そのまま現用の回線ま
たは伝送路から予備用の回線または伝送路に切り換える
とセルの重複が生じる場合には、その分の連続する空セ
ルの区切りで現用の回線または伝送路から予備用の回線
または伝送路に切り換えて情報に欠落が生じないように
することにより、現用の回線または伝送路から予備用の
回線または伝送路に無瞬断で回線または伝送路を切り換
えることができ、瞬断により伝送品質の劣化を防止する
効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロック構成図。第２図はその伝送路上の情報列（セル）のフォーマット
を示す説明図。第３図および第４図はその切換時のセル位置関係を示す
説明図。第５図は本発明の第二実施例を示すブロック構成図。第６図は本発明の第三実施例を示すブロック構成図。第７図は本発明の第四実施例を示すブロック構成図。第８図は本発明の第五実施例を示すブロック構成図。第９図は本発明の第六実施例を示すブロック構成図。第10図は本発明の第七実施例を示すブロック構成図。第11図は第一従来例を示すブロック構成図。第12図は第二従来例を示すブロック構成図。１……送信側装置。２、31、68、121……クロスコネク
トスイッチ、３……多重化変換装置（MUX）、４、14、3
8……伝送路切換スイッチ、５、15、17、22、39、56、6
5、72、85、103、115……制御回路、６、13、75、76…
…インタフェース回路（INF）、７、7a、7b、7d、7e、7
f、7g、7i、7j、7k……現用伝送路、８……予備用伝送
路、９、10、20、21、43、44、70、71、94、95……デー
タリンク、11、45、96……センタ装置、12……受信側装
置、16……多重分離回路（Ｄ−MUX）。18、19……中継
装置、23……実セル到着間隔検出回路、24……切換スイ
ッチ、25、41……切換制御信号、26……現用回線（伝送
路）、27……予備用回線（伝送路）、28……実セル多重
化変換回路（実セルMUX）、29……空セル検出回路、30
……オア回路、32……連続空セル数検出回路、33……セ
ル同期パタン挿入回路、34……空セル発生回路、35……
局クロック、36、47……セル位相パルス、37……局クロ
ック源、40……連続空セル指定信号、または連続空セル
数検出信号、42……データリンク送受信回路、46……再
生クロック、48、57……書込クロック、49……FIFOメモ
リ、50……エンプティ信号、51……読出クロック、52…
…アンド回路、53、55……制御信号、54……クロック制
御回路、58……実セル多重化変換部（実セルMUX部）、5
9……スイッチ部、60……セル同期回路、61、61a、61
b、61c……セル到着間隔検出回路、62a、62b、62c……
セル到着間隔指定信号、またはセル到着間隔検出信号、
63a、63b、63c……ヘッダ解読タグ付与回路、64a、64
b、64c……メモリ読出信号、またはメモリ出力信号、66
a、66b、66c、73a、73b、73c……タグマップメモリ（タ
グMAP）、67a、67b、67c、74a、74b、74c、88、116……
メモリ書換信号、69a、69b、69c……タグ除去回路、7
7、78……リング伝送路、79R、79L……回線分離回路、8
0R、80L……回線挿入回路、81、105、111……ヘッダ解
読回線分離回路、82、110……R/Lルート識別ビットマッ
プメモリ（ビットMAP）、83、112、119……メモリ読出
信号、84、113、120……メモリ出力信号、86……セル到
着間隔指定信号、87……セル到着間隔検出信号、89、11
8R、118L……ヘッダ変換回路、90……データリンク送受
信回路、91、93……セル多重化ハイウェイ、92……セル
多重化回路（PMX）、97、101、108、128……現用回線、
98、102、109、129……予備用回線、99、100……ループ
バックルート、104……動作開始信号、または動作停止
信号、106、107……ループバック回路、114R、114L……
回線分離用マップメモリ（回線分離用MAP）、117R、117
L……ループバック回線用マップメモリ（ループバック
回線用MAP）、122、123、124……入力端子、125、126、
127……出力端子、130……ヘッダ解読ヘッダ変換回路、
Ａ〜Ｏ……実セル、Ｈ……ヘッダ、Ｉ……主情報、Ｅ…
…空セル識別ビット列、VCI、VCI₀〜VCI₃……呼識別
子、VPI₀、VPI₁……ルート識別子、ａ……入力情報列、
ｂ……出力情報列。

フロントページの続き (56)参考文献特開昭59−122042（ＪＰ，Ａ) 特開昭62−23013（ＪＰ，Ａ) 特開平１−270427（ＪＰ，Ａ) 特開平１−286645（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】セルを単位とする情報列を伝送する現用の
回線または伝送路を予備用の回線または伝送路に切り換
える切換手段を含む送信側装置と受信側装置とを備えた
回線切換方式において、前記送信側装置は、少なくとも、現用の回線または伝送
路内の実セル到着間隔を検出する実セル到着間隔検出手
段と、所定の回線切換区間において、現用の回線または
伝送路の伝送遅延より予備用の回線または伝送路の伝送
遅延が大きい場合任意のセルの区切りで切り換え、前記
伝送遅延が現用の回線または伝送路よりも予備用の回線
または伝送路の方が小さい場合前記実セル到着間隔検出
手段で現用の回線または伝送路と予備用の回線または伝
送路の遅延差以上に相当する時間にわたり実セルの到着
が検出されないときセルの区切りで切り換える回線切換
制御手段とを含み、前記送信側装置または受信側装置は、少なくとも、現用
の回線または伝送路と予備用の回線または伝送路とによ
り伝送されたセルのうち実セルを一回線に多重化する実
セル多重化手段を含むことを特徴とする回線切換方式。