JPH02104198A - 直列制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ブレス曙械、工作機械、無人搬送装置等の
集中管理システムに採用して好適な直列制御１１装置に
関し、特にこれら装置で用いられる数多くのセンサの検
出データおよびアクチュエータの駆動データについての
同時性を確保する上での装置構成の具現化に関する。

（従来の技術〕 プレス、工作別械、建設機械、船舶、航空機、無人搬送
装置、無人色庫等を集中管理する場合、装置各部の状態
を検出するセンサ（リミットスイッチ、操作ボタン、エ
ンコーダ等）や装置各部の状態をｌ１ｌｌｌ　１６０す
るアクチュエータ（バルブ、リレー、ランプ等）が非常
に厖大な数必要となる。これらのセンサおよびアクチュ
エータの数は例えばブレスを考えた場合３０００以上に
も及び、他の装置においては更に多数となるものもある
。

従来、この種の装置を集中管理する一般的な集中管理シ
ステムは上述した多数のセンサ及びアクチュエータを中
継装置を介してまたは直接マシンコントローラに並列に
接続し、これら多数のセンサの出力をマシンコントロー
ラで収集するとともに、マシンコントローラからの信号
により多数のアクチュエータを駆動制御するように構成
される。

かかる従来の集中管理システムの場合、センサの数およ
びアクチュエータの数が厖大になると、マシンコントロ
ーラとセンサおよびアクチュエータを結ぶ配線の数や配
線長が厖大になるばかりか、誤！ｉ！線の原因ともなり
、またマシンコントローラの入出力部の構成も非常に複
雑となる。

そこで、複数のノードを直列に接続するとともに各ノー
ドｋ、乃至複数のセンサおよびアクチュエータを接続し
、これらノードをメインコントローラを介してループ状
またはデジーチェーン状に直列接続し、このメインコン
トローラからの信号によって各ノードを制卸するように
した構成が考えられている。かかる構成の場合、基本的
にはメインコン］・ローラは信号入力線と出力線だけで
よく、また各ノードも信号入力線と出力線を接続するだ
けでよいので、メインコントローラに接続される配線数
および配線工事にかかる時間を大幅に減少させることが
できる。

かかる直列接続をとった従来技術としては、例えば特開
昭６１’−１１８０４６号公報がある。この従来技術で
は、データフレーム信号を、第１３図に示すように、同
期スロットＳＹＮ、５ノードａ〜ｅ分のデータスロット
ＤＦａ−ＤＦｅ、エンドスロットＥ等で構成し、データ
スロットＤＦａ〜ＤＦｅを５つのノードに固定的に割当
てることで、データ長を固定するようにしている。すな
わち、各ノードでは、入力されたデータフレーム信号中
の当該ノードに対応するデータ領域ＤＦから当該ノード
のアクチュエータに対する制御データＤｏを抜き取ると
ともに、この当該データ領域ＤＦに当該ノードのセンサ
からの検出データＤｉを挿入するようにしている。この
際の処理をノードｂを例にとって詳細に述べると、ノー
ドｂでは、データフレーム信号中の自ノードに関する制
御データＤＯｂを一旦所定の記憶器に貯えた後アクチュ
エータに加えるとともに、自ノード以降のノードに関す
る制御データＤＯｃ、ＤＯｄ、ＤＯｅも別の記憶器に貯
え、これを当該ノードのセンサから得た検出データＤｉ
ｂの後に付加することで次段のノードＣに送出するフレ
ーム信号を作成するようにしている。

（発明が解決しようとする課題〕 しかし、かかる従来技術では、複数のノードにそれぞれ
接続された各センサの出力の収集および各アクチュエー
タへのデータ付与の同時性を考えた場合、これらの同時
性は各ノード単位には実現可能なものの、各ノード相互
間についてみればそれらの同時性を全く確保することが
できない。

すなわち、上記従来技術では、入力されたデータフレー
ム信号を一旦記憶器に貯えた上で入出力データの抜き取
り／挿入を行った後、これらのフレーム信号を次段のノ
ードに送出するようにしているために、データフレーム
信号の各ノードへの入力時刻は、第１４図に示すように
、少くとも１フレ一ム分ずつずれていき、前述した同時
性を確保することは全く不可能になる。もっとも、上記
従来装置において、各ノードに配された記憶器へのセン
サの検出データＤｉの取込み時刻および同記憶器からア
クチュエータへの駆動データＤｏの読出し時刻を各ノー
ドで全て同時すれば、上記同時性を保てるものの、その
ためには全ノードを共通にした時間管理のための特別な
溝底が必要になるとともに、データフレーム信号の送出
周期に厳しい制限が加わるという問題が発生する。

さらに、この従来Ｂｉｔでは、データフレーム信号のデ
ータスロットＤＦａ−ＤＦｅを５つのノードに固定的に
割当てる方式をとっているために、各ノードにおいて入
出力データのデータフレーム信号中での挿入／取出し位
置が異なるようになり、このため各ノードを完全に同−
回路橘成とはできなくなる。このことは製造上のコスト
アップを招いてしまう。

ところで、センサの収集データおよびアクチュエータへ
の駆動データについての同時性であるが、この同時性が
全ノードにわたって確保されていない場合には、次のよ
うな不都合が発生する。

例えば、センサの検出値は１ビットとは限らず、物によ
っては８ビットあるいはそれ以上のビット数のものもあ
る。しかし、これら複数ビットの出力線をもつセンサを
１つのノードに入力できるとは限らず、ノードに対する
入力データ数の制限等によっては、２つ以上のノードに
わたって１つのセンサの出力を入力しなければならない
事態も発生する。このような場合には、各ノード間でデ
ータ収集の同時性が確保されていないと、各ノード間で
のデータ収集のズレ時間中にセンサデータが変化したり
すると、結果的に全く誤ったデータを収集してしまう。

また、アクチュエータについては上記センサでの問題の
他に次のような問題も発生する。

すなわち、成る１械を駆動するアクチュエータとして、
力を制御するクラッチ、ｄｆｆｉを制御するバルブ等の
ように２つ以上のアクチュエータが備えられている場合
、これらアクチュエータは１つのノードによって制御さ
れるとは限らず、通常は２つ以上のノードにまたがって
制御される。このような場合も、前述と同様であり、各
ノード間でのデータ付与の同時性が確保されていないと
、これら２つ以上のアクチュエータの状態を同時に変化
させて握械を制御することは不可能になる。

このように、複数のノードが直列接続されたシステムに
おいては、データ収集およびデータ付与の同時性を各ノ
ードにわたって確保することは、システムの信頼性の向
上を図る他、機器の長寿命化等を図る上でも特に重要な
課題である。

この発明はこのような実情に鑑みてなされたもので、全
てのノードの回路橘成を全く同一な構成とすることを条
件とした上で、データ収集およびデータ付与の同時性を
各ノードに亘って確保することができる直列制御！ｌｌ
ｉ置を提供することを目的とする。

〔課題を解決するための手段〕

そこでこの発明では、１乃至複数のセンサおよびアクチ
ュエータを接続した複数のノードコントローラおよびこ
れら複数のノードコントローラを管理するメインコント
ローラを環状に直列接続するとともに、前記メインコン
トローラは前記複数のノードコントローラのアクチュエ
ータへの出力データを含むデータフレーム信号を送出し
、各ノードコントローラは前段のノードコントローラも
しくは前段のメインコントローラからのデータフレーム
信号に自己のノードコントローラに接続されるセンサか
らの入力データを付加するとともに自己のノードコント
ローラに接続されるアクチュエータへの出力データを抜
き取って後段のノードコントローラもしくは後段のメイ
ンコントローラへ送出する直列側ｒ！Ａ装置において、
前記データフレーム信号は前記入力データのスタート位
置を示す入力データスタート用コードと、約２入力デー
タ列と、前記出力データのスタート位置を示す出力デー
タ用スタートコードと、前記出力データ列と、前記デー
タ列の終端位置を示すストップコードとを有し、かつこ
れらが先頭からこの順番に並べられたフレーム構成とす
るとともに、 各ノードコントローラに接続されるセンサおよびアクチ
ュエータのビット数をそれぞれｉおよびｋ、前記データ
フレーム＠号に搭載される入力データのセンサ１ビット
当りについてのビット数をｍ、前記データフレーム信号
に搭載される出力データのアクチュエータ１ビット当り
についてのビット数をｍ’　　（ｍ’　＝ｍまたはｍ′
≠ｍ）とした場合、ｉ　ｍ＝ｋｍ’の条件を′ａ定させ
るとともに、前記各ノードコントローラは、 入力されたデータフレーム信号を（ｍｉ）ビット遅延シ
フトするデータシフ１−手段と、入力されたデータフレ
ーム信号中の入力データ用スタートコードを検出する第
１のスタートコード検出手段と、 この第１のスタートコード検出手段の検出出力を（ｍｉ
）ビット分遅延出力する遅延手段と、前記データシフト
手段によるシフトデータから出力データ用スタートコー
ドを検出する第２のスタートコード検出手段と、 入力されたデータフレーム信号中のス］・ツブコードを
検出するストップコード検出手段と、前記入力されたデ
ータフレーム信号中の出力データ用スタートコードを検
出し、この検出信号を略（ｍ′ｋ）ビット分遅延する第
３のスタートコード検出手段と、 データフレーム信号の入力に応答して入力されたデータ
フレーム信号中の入力データ用スタートコードを、前記
第１のスタートコード検出手段の検出信号に応答して当
該ノードコントローラについての入力データを、前記遅
延手段の遅延出力に応答して前記データシフト手段のシ
フト出力中の他ノードコントローラについての入力デー
タおよび出力データ用スタートコードを、前記第２のス
タートコード検出手段の検出信号に応答して入力された
データフレーム信号中の他ノードコントローラについて
の出力データおよびストップコードを、この順番に次段
ノードコントローラへのデータフレーム信号として順次
送出する切替制御手段と、 前記第３のスタートコード検出手段の検出信号に応答し
て入力されたフレーム信号中の当該ノードコントローラ
についての出力データをラッチするラッチ手段と、 前記ストップコード検出手段の検出信号に対応するタイ
ミングで前記ラッチ手段のラッチデータを当該ノードコ
ントローラのアクチュエータに加えるアクチュエータ駆
動手段とを具えるにようする。

〔作用） かかる構成によれば、ｍｉ＝ｍ’にの条件が満足されか
つ各ノードコントローラでは入力データ用スタートコー
ドの直後に当該ノードコントローラの入力データ（セン
サデータ）を付加して次段ノードコントローラへ送出す
るようにしているので、データフレーム信号への１記入
力データの取り込み時点は、各ノードコントローラ全て
にわたって同一時刻となり、データ収集の同時性が確保
される。また、ストップコードの各ノードコントローラ
での受信時刻が全く同じになり、各ノードコントローラ
ではこのストップコードの受信時点に基づいて出力デー
タをアクチュエータに加えるようにしているので、デー
タ付与の同時性も確保される。

〔実施例〕

第１図にこの発明にかかる直列制御１Ｉｌｌ装置の全体
構成例を示す。この実施例装置は、例えばプレス機械の
集中制御システムに適用されるものである。

この第１図において、センサ群２１８〜２ｎＳはプレス
の各部に設けられるリミットスイッチ、操作ボタン、状
態検出センサ、エンコーダ等のセンサに対応し、それら
のデータがｎ（ＩＩにグループ分けされ、ｉビットずつ
ｎ個のノードコントローラ４１〜４ｎに入力される。ア
クチュエータ群２１Ａ〜２ｎＡは、同プレスに設けられ
るパルプ、リレー、ランプ等のアクチュエータに対応し
、それらへの出力データがｎグループ分けされ、ｋビッ
トずつｎ個のノードコントローラ４１〜４ｎから出力さ
れる。すなわち、各ノードコントローラ４１〜４ｎにお
いて、センサ群との接Ｆ１線はｉビット、アクチュエー
タとの接続線はにビット（ｉ。

ｋは例えば８ビット、１６ビット、３２ビット。

・・・）である。

メインコントローラ３０はプレスぼ械を統轄的に制御す
るマシンコントローラ１０に付設され、前記センサ群２
１８〜２ｎＳのデータを収集するとともに前記アクチュ
エータ群２１Ａ〜２ｎＡへ１１１１１１１１データを送
出する働きをする。ノードコントローラ４１〜４ｎは、
メインコントローラ３０と当該ノードコントローラに接
続されたセンサ群、アクチュエータ群とのデータ中継の
動きを実行し、その内部論理は、ハードウェアのみによ
って構成されている。メインコントローラ３０と各ノー
ドコントローラ４１〜４ｎとは、同第１図に示すように
、適宜の信号線を介してループ状に直列接続されている
。

すなわち、この第１図に示すシステムでは、メインコン
トローラ３０からこれにもっとも近いノードコントロー
ラ４１に対してアクチュエータ制御データを含む所定の
フレーム構成の信号を送出し、このフレーム信号がノー
ドコントローラ４１→ノードコントローラ４２→・・・
ノードコントローラ４ｎ→メインコントローラ３０へと
順次伝播されることにより上記フレーム信号中のアクチ
ュエータ制御データを該当する。ノードコントローラへ
削り振るとともに、各ノードコントローラで得たセンサ
群の検出データを同フレーム信号内へ取り込むようにし
ている。この結果、上記フレーム信号がメインコントロ
ーラ３０へ帰還されたときには、アクチュエータ制卸デ
ータは全てなくなり、センサ群の検出データが岡フレー
ム信号中に含まれることになる。

第２図は、このシステムで用いられるデータ信号のフレ
ーム構成を示すものであり、その信号内容を以下に示す
。

ＳＴ１：入力データ（センサデータ＞ＤＩの先頭位置を
示すためのスターｉ・コード ＤＩ　＝入力データ（センサデータ） ＤＩＱ：第６番目のノードコントローラに接１涜された
センサからの入力データ Ｓ丁Ｏ：出力データ（アクチュエータ駆動データ）の先
頭位置を示すためのスタート コード、ＳＴｌとはコードが異なる。

ＤＯ：出力データ（アクチュエータ駆動データ） ＤＯｑ：ｆｆｌｑ番目のノードコントローラに接続され
たアクチュエータへの出力データ ＳＰ　：データ列の終端位置を示すストップコード ＥＲＲ：各ノード間でのエラーチエツクのための１ラー
チエツクコード（エラー内容 をメインコントローラへ報告するため の１ラーコードではない） また、このシステムでは、第２図に示すように、各ノー
ドコントローラは、ｒｓＴＩＪコードの直後に自ノード
の入力データ（センサデータ）［ＤＩＱＪを挿入し、ｒ
ｓＴＯＪコードの直後から自ノードへの出力データ（ア
クチュエータ駆動データ）ｒＤＯＱＪを扱きとるものと
する。

さらに、このシステムでは、ｒｓＴＩＪコード。

ｒｓＴＯｊコード、ｒｓＰＪコードと、データ列ｒＤＴ
Ｊ、ｒＤＯＪとの混同を避けるために、実データ「１」
、「０」を例えば下表に示す例１〜例４のうちのいずれ
かに符号化するようにしてい第１表 すなわち、例１．２を用いた場合は、フレーム信号に搭
載されるデータ長は実データ長の２倍になり、同様に例
３の場合は３倍、例４の場合は４倍になる。

また、このシステムでは各ノードコントローラ間のデー
タ伝送をＣＭ　Ｉ　（Ｃｏｄｅｄ　Ｍａｒｋ　Ｉｎｖｅ
ｒｓｉｏｎ）符号またはＤＭＩ符号を用いて行なうよう
にしている。これは、伝送過程におけるノイズ等による
伝送誤りを極力少なくしようとするためと、各ノードコ
ントローラにおいてクロック信号の再生（抽出）が可能
なようにするためである。したがって、この場合には、
各ノードコントローラにクロック発振器をそれぞれ設け
る必要がない。

第３図は第１番目のノードコントローラ４１から第０番
目にあるノードコントローラ４ｑの詳細構成例を示すも
ので、他のノードコントローラ４１〜４ｎもこれと同一
構成となっている。

入力回路４０１は、前段のノードコントローラ４（ｑ−
１）からのフレーム信号を受信し、受信したＣＭＩ信号
によって変調された信号を通常の「１」、ｒＯＪに対応
するＮ　ＲＺ　（Ｎｏｎ　Ｒｅｔｕｒｎ　１ｅｒｏ　）
符号に復調する。

ＳＴＩ検出回路４０２は、上記復調されたフレーム信号
中の先頭にあるｒｓＴＩＪコード（第２図参照）を検出
し、その検出出力をｍｉピッ！・遅延回路４１４、内部
コントローラ４１７に入力する。ｍｉビット遅延回路４
１４は、ＳＴＩ検出回路４０２の検出信号をｍ１ビット
遅延し、その遅延信号を内部コントローラ４了７に入力
する。なお、ｉは各ノードコントローラに入力されるセ
ンサ群のビット数を示し、ｍはフレーム信号に搭載され
るデータ列長と実データ長との比（第１表参照）を示す
。すなわち、第１表の例１２例２の場合はｍ＝２、例３
の場合はｍ＝３、例４の場合はｍ＝４である。

第１ＳＴＯ検出回路４０３ａは、入力回路４０１で復調
されたフレーム信号中にあるｒｓＴＯＪコード（第２図
参照）を検出し、その検出出力をｍｋ−０，５ビット遅
延回路４１５に入力する。

ｍｋ−０，５ビット遅延回路４１５は、ＳＴＯ検出回路
４０３ａの検出信号を（ｍｋ−０，５）ビットｆｌｔＬ
、その理延信号を内部コントローラ４１７に入力する。

なお、ｋは各ノードコントローラと接続されるアクチュ
エータ群のビット数を示す。

第１ＳＰ検出回路４０４ａは、前記フレーム信号中にあ
る「ＳＰ」コード（第２図参照）を検出し、その検出出
力を’　ＥＲＲ遅延回路４１６に入力するＱ　’ＥＲＲ
遅延回路４１６は、第１ＳＰ検出回路４０４ａの検出信
号をｒＥＲＲＪコード（第２図参照）のビット数に対応
する時間”　ＥＲＲだけ遅延し、その遅延信号を内部コ
ントローラ４１７に入力する。なお、前期ｒＥＲＲｊと
しては、例えば１６ビット程度の固定長さのコード（内
容はその程度のデータ列内容に応じて変わる）が用意さ
れる。

エラーチエツク回路４０５は、ＣＲＣチエツクやパリテ
ィチエツク等によって前記フレーム信号に含まれるｒＥ
ＲＲｊコードとデータ列Ｄ１．ＤＯとを照合し、前段ノ
ードコントローラ４　（Ｑ−１）からの伝送信号につい
てのエラー発生の有無を検査し、その検査内容を内部コ
ントローラ４１７に入力する。

Ｓ／Ｐ　（シリアル／パラレル）変換回路４０６は、例
えばｍｋビットのシフトレジスタであり、そのｍｋビッ
トの並列出力がスイッチ回路５Ｗ１５を介してラッチ回
路４１２に入力される。ラッチ回路４１２はスイッチ回
路５Ｗ１５がオンの時、Ｓ／Ｐ変換回路４０６の出力を
ラッチする。ラッチ回路４１２の出力はスイッチ回路５
Ｗ１６を介してアクチュエータ駆動信号生成回路４１３
に入力される。アクチュエータ駆動信号生成回路４１３
は、スイッチ回路５Ｗ１６がオンのタイミングでラッチ
回路４１２のラッチデータ（ｍｋビット）を取り込み、
これをにビットのアクチュエータ駆動信号に変換する。

ｍｉｉビットフト回路４０７は入力回路４０１で復調さ
れたフレーム信号をｍｉビットたけ遅延し、該遅延した
フレーム信号をアンドゲートＡＤ１に入力する。ｍ（ｋ
−ｉ）ピッ１９フ１〜回路４０８は同フレーム信号をｍ
（ｋ−ｉ）ピッＩ・だけ遅延し、該遅延したフレーム信
号をアンドゲートＡＤ２に入力する。アンドゲートＡＤ
１には、スイッチ回路５Ｗ１２のオン・オフに対応して
信＠Ｉｌｌ、ｒＯＪが入力される。アンドゲートＡＤ２
も同様であり、スイッチ回路５Ｗ１３のオン・オフに対
応して信号「１」、「０」が入力される。これらアンド
ゲートＡＤ１．ＡＤ２の出力はオアゲートｏＲ１に入力
される。すなわち、ゲー１へＡＤｌ、ＡＣ３，ＯＲ１に
よる構成はセレクタ回路であり、オアゲートＯＲ１の出
力には、５Ｗ１２がオンのときにはｍｉピットシフト回
路４０７側が選択され、５Ｗ１３がオンのときにはｍ（
ｋ−ｉ）ビットシフト回路４０８側が選択される。

ＥＲＲ’生成回路４０９は当該ノードコントローラ４ｑ
から出力されるフレーム信号中のデータ列０１．００に
基づき次段ノードコントローラ４（ａ＋１）でのエラー
チエツクのための前記［ＥＲＲＪコードの新たなコード
であるｒＥＲＲ’　Ｊコードを生成出力してスイッチ回
路５Ｗ１１に加えるとともに、同フレーム信号中のｒｓ
ＰＪコードを検出して、この検出信号をｒＥＲＲ’　Ｊ
コード分遅延させたＥＲＲ’送出完了信号を内部コント
ローラ４１７に出力する。

第２８ＴＯ検出回路４０３ｂは、オアゲートＯＲ１から
出力されるフレーム信号中のｒｓＴＯＪコードを検出し
、その検出信号を内部コントローラ４１７に出力する。

第２ＳＰ検出回路４０４ｂもこれと同様に、オアゲーｈ
　ＯＲ１から出力されるフレーム信号中のｌ５ＰＪコー
ドを検出し、その検出信号を内部コントローラ４１７に
出力する。

データ生成回路４１１は、センサ群２ＱＳから出力され
るｉビットのセンサ出力をフレーム信号に搭載するｍ１
ビットのシリアルデータに変換して、これをスイッチ回
路ＳＷ１１に加える。

スイッチ回路５Ｗ１１は、内部コントローラ４１７から
の信号に基づき入力回路４０１、オアゲートＯＲ１，Ｅ
ＥＲ’生成回路４０９およびデータ生成回路４１１の出
力を選択的に切替えて、これを出力回路４１０に出力す
る。出力回路４１０は、スイッチ回路５Ｗ１１から加え
られた信号をＣＭＩ信号に変換する変調処理を行なり、
これを次段のノードコントローラ４（Ｑ＋１）に出力す
る。

内部コントローラ４１７は、上記ＳＴＩ検出回路４０２
、ｍｉビット近延延回路４１４ｍｋビット遅延回路４１
５、第２８ＴＯ検出回路４０３ｂ。

ＴＥＲＲ遅延回路４１６、および第２ＳＰ検出回路４０
４ｂからの各出力、並びにエラーチエツク回路４０５か
らのエラーチエツク完了信号、ＥＲＲ′生成回路４０９
からのＥＲＲ’送出完了信号をそれぞれ受入して、同ノ
ードコントローラ４ｑ内部の第１〜第７のスイッチ回路
５Ｗ１１〜５Ｗ１７の切換制御を行なう。

かかる構成においては、センサデータの採集およびアク
チュエータへのデータ付与の同時性を全ノードコントロ
ーラにわたフて確保するために、各ノードコントローラ
に接続されるセンサ群のビット数ｉとアクチュエータ群
のビット数にとを等しく、すなわちｉ＝ｋ、としている
、したがって、この場合はｍ（ｋ−ｉ）ビットシフト回
路４０８のシフトビット数はＯである。

以下、この条件（ｉ＝ｋ）のちとに、第３図に示したノ
ードコントローラ４ｑの作用を第４図の図表および第５
図のタイムチャートを参照して説明する。

第４図は、この第３図に示したノードコントローラ４ｑ
における上記内部コントローラ４１７の入出力論理を示
す図表（内部コントローラはこうした図表に示される入
出力特性をもってその制御論理が予め組まれた回Ｍ）で
ある。

まず、フレーム信号が入力されない初期状態においては
、内部コントローラ４１７は、スイッチ回路５ＷＩＩの
接点をＯ−１状態に接続するとともに、他のスイッチ回
路５Ｗ１２〜１７を全てオフにしている。

この状態でフレーム信号が入力回路４０１に入力される
と、このフレーム信号中のｒｓＴ　Ｉ　Ｊコードは、そ
のまま、スイッチ回路５Ｗ１１、出力回路４１０を介し
て次段ノードコントローラ４（ｑ＋１）へ出力される（
第５図（Ｓ））。一方、ＳＴ［検出回路４０２はこのｒ
ｓＴＩＪコードの終端が入力された時点で１で、ｒｓＴ
ＩＪコードを検出し、検出信号を内部コントローラ４１
７に入力する（第５図（ｄ））、内部コントローラ４１
７は、この検出信号の入力により、スイッチ回路５Ｗ１
１の接点をＯ−４状態に接続するとともに、スイッチ回
路ＳＷ１４をオンにする（時刻ｔ１．第５図（ｋ）、（
ｎ））。この結果、エラーチエツク回路４０５に、フレ
ーム信号のｒＤＩＪ以降が入力され、ｒＥＲＲＪコード
の入力後前述したエラーチエツクが実行される。またデ
ータ生成回路４１１に入力されたセンサ群２ＱＳからの
検出データ（ｉピッｌ−）が、データ生成回路４１１で
ｍｉビットのシリアルデータに変換され、このシリアル
データＤＩＱがスイッチ回路５Ｗ１１゜出力回路４１０
を介して次段ノードコントローラ４（ｑ＋１）へ出力さ
れる（時刻ｔ１〜ｔ２．第５図（Ｓ））。

他方、ｍ１ピットシフト回路４０７では、前記フレーム
信号をｍｉビット分、すなわちセンサデータＤＩＱのビ
ット長分辻延する処理を行なっている（第５図（ｂ））
。また、ｍｉビット遅延回路４１４では、ＳＴＩ検出回
路４０２の検出信号（時刻ｔ１）をｍ１ビット遅延し、
この遅延信号を内部コントローラ４１７に入力する（時
刻ｔ２、第５図（ｅ））。これにより、内部コントロー
ラ４１７は、スイッチ回路５ＷＩＩの接点を０−２状態
に接続するとともに、スイッチ回路５Ｗ１２および５Ｗ
１７をオンにする（時刻ｔ２、第５図＜ｋ）、（Ｊ）、
（Ｑ））。この結果、この後、スイッチ回路５Ｗ１１で
は、ｍｉビットシフト路４０７の遅延出力が選択される
とともに、ＥＲＲ′生成回路４０９にｍｉビットシフト
回路４０７の出力が入力される。

その後、第１ＳＴＯ検出回路４０３ａは、入力回路４０
１から出力されるフレーム信号中の「ＳＴＯＪコードの
終端が入力された時点（時刻ｔ３）でｒｓＴＯＪコード
を検出し、この検出信号を（ｍｋ−０．５＞ビットシフ
ト回路４　１　６へ入力する。（ｍｋ−０．５＞ビット
遅延回路４１６は、この検出信号を（ｍｋ−０．５）ピ
ッ！・分、すなわちアクチュエータデータＤＯＱのビッ
ト長ｍｋより若干短い時間だけ遅延し、この遅延信号を
内部コントローラ４１７へ入力する（ｌｌｉｙ刻ｔ４，
第５図（ｆ））。これにより、内部コントローラ４１７
は、スイッチ回路ＳＷ１　５をオンにし、このときＳ／
Ｐ変換回路４０６に存在しているデータをラッチ回路４
１２にラッチする（時刻ｔ４．第５図（０））。この時
刻ｔ４においては、Ｓ／Ｐ変換回路４０６のｍｋビット
パラレル出力には、第５図からも明らかなように、当該
ノードコントローラのアクチュエータデータＤＯｑが存
在しており、この結果、これらｍｋビットのアクチュエ
ータデータＤＯＱがラッチ回路４１２にラッチされる。

一方、第２８ＴＯ検出回路４０３ｂでは、ｍｉピットシ
フト回路４０７によってｍｉビットシフトされたフレー
ム信号中のｒｓＴＯＪコードを検出し、この検出信号を
内部コントローラ４１７へ入力する（時刻ｔｓ＞。これ
により、内部コントローラ４１７はスイッチ回路５Ｗ１
２をオフするとともに、スイッチ回路５Ｗ１３をオンす
る（第５図（ｊ）、（ｍ））、この結果、時刻ｔ５以降
はオアゲートＯＲ１からはｍ（ｋ−ｉ）ビットシフト回
路４０８の出力、すなわち遅延されてないフレーム信号
が出力され、このフレーム信号がスイッチ回路ＳＷＩ　
１．ＥＲＲ”回路４０９、第２ＳＰ検出回路４０４ｂに
加えられる。

この状態は、第２ＳＰ検出回路４０４ｂで「ＳＰ」コー
ドが検出される時刻ｔ６まで続く。すなわち、第２ＳＰ
検出回路４０４　ｂ　Ｇ、ｔ、時＆ｌＪ　ｔ　６　テ、
フレーム信号中のｒｓＰＪコードを検出し、この検出信
号を内部コントローラ４１７へ入力する。

これにより、内部コントローラ４１７は、時刻ｔ６で、
スイッチ回路５Ｗ１１の接点をＯ−３状態に切替えると
ともに、スイッチ回路５Ｗ１３および５Ｗ１７をオフに
する（第５図（ｋ）。

（ｍ）、（（１））。

したがって、時刻ｔ２〜ｔ５の間は、スイッチ回路５Ｗ
１１からは、ｍｉビットシフト７でｍｉビット遅延した
フレーム信号中の他ノードコントローラ（正確には、前
段以前のノードコントローラ）のセンサデータ列ＤＩと
ｒｓＴＯＪコードが出力され、ざらに時刻ｔ５〜ｔ６の
間は、スイッチ回路ＳＷ１　１からは、遅延していない
フレーム信号中の他ノードコントローラ（正確には次段
以降のノードコントローラ）のアクチュエータデータＤ
ｏとｒｓＰＪコードが出力され、これらｒＤＩＪ　　ｒ
ｓＴＯＪ　　ｒＤＯＪ　　ｒｓＰＪは出力回路４１０を
介して次段ノードコントローラ４（Ｑ＋１）へ出力され
る。

また、時刻ｔ６におけるスイッチ回路ＳＷ１１のＯ−３
接点への切替えにより、時刻ｔ６以降はＥＲＲ’ＲＲ’
路４０９で生成されたｒＥＲＲＪコードが送出される。

ｒＥＲＲＪコードは、ＥＲＲ′生成回路４０９でＥＲＲ
’送出完送出比される時刻ｔ７まで送出される。すなわ
ち、ＥＲＲ’ＲＲ’路４０９は［εＲＲ’　Ｊコードの
送出完了を検出すると、この検出信号を内部コントロー
ラ４１７へ入力する（時刻ｔ７、第５図（ｊ））。

これにより、内部コントローラ４１７は時刻ｔ７でスイ
ッチ回路ＳＷ１　１の接点を０−１状態に切替える。こ
の結果、スイッチ回路ＳＷＩ　１は次のフレーム信号の
ｒｓＴＩＪコードの入力に備えて待機した状態となる。

他方、第１ＳＰ検出回路４０４８Ｇ；ｔ、時刻ｔ６で、
入力回路４０１から出力されるフレーム信号中のｒｓＰ
Ｊコードを検出し、この検出信号をＴＥＲＲ遅延回路４
１６へ入力している。”　ＥＲＲ遅延回路４１６（よ、
この検出信号をｒＥＲＲＪコードのビット数分遅延し、
該遅延信号を内部コントローラ４１７へ入力する（時刻
で７、第５図（ｈ））。これにより、内部コントローラ
４１７は、時刻ｔ１でスイッチ回路ＳＷ１４をオフにす
る。エラーチエツク回路４０５では、時刻ｔ１〜ｔ６の
間に入力されたデータ列０１．００とｔ６〜ｔ７の間に
入力されたｒＥＲＲＪコードとによってエラーチエツク
をし、エラーチエツク完了を示す信号、およびエラーが
ある場合はそのエラー内容を内部コントローラ４１７へ
入力する（第５図（ｒ））。そして、内部コントローラ
４１７では、正常なエラーチエツク完了信号の入力があ
ってはじめて、スイッチ回ＩＳＷ１　６をオンとし、ラ
ッチ回路４１２のラッチデータをアクチュエータ駆動信
号生成回路４１３へ取り込む（第５図（ｐ））、したが
って、異常データによるアクチュエータの誤動作を完全
に防止することができる。

第６図は、前述した実施例において、簡単のために、ノ
ードコントローラの数を５個にした場合のフレーム信号
の時間経過を示すものであり、・（ａ）はメインコント
ローラ３０から出力された直後の信号を、（ｂ）、（ｃ
）、（ｄ）、（ｅ）はノードコントローラ４１，４２，
４３．４４から出力される信号を、（ｆ）はノードコン
ト０−ラ４５から出力される信号（メインコントローラ
３０へ帰還入力される信号）を、それぞれ示している。

この第６図からも判るように、この実施例によれば、各
ノードに接続される入力データ数（センサデータのビッ
ト数）ｉと出力データ数（アクチュエータデータのビッ
ト数）ｋとを同じ（ｋ＝　ｉ　）にしているので、フレ
ーム信号へのセンサデータの取り込み時点が各ノードに
ついて全て同一時刻（ｔｉ）となり、データ収集の同時
性を完全に確保できるとともに、ｒｓＰＪコードおよび
ｒＥＲＲ」コードの各ノードでの受信時刻（１，１）が
全く同じになり、これによりスイッチ回路５Ｗ１５およ
び５Ｗ１６のオン時刻が各ノードで同一時点となるので
、データ分配の同時性も好適に確保することができるよ
うになる。

次に、この発明の第２の実施例を第７図および第８図に
したがって説明する。

この第２の実施例では、入力データ（センサデータ）の
同時性を確保するために、各ノードコントローラにおい
て、入力データ数〉出力データ数、すなわちｉ＞ｋとす
る。

この場合、各ノードコントローラの構成は、第３図に示
した回路と全く同じであり、また、内部コントローラ４
１７によるスイッチ回路５Ｗ１１〜１７の切替制御も第
４図に示したものと全く同一である。ただし、先の第１
の実施例では、ｋ＝ｉであるため第３図中のｍ（ｋ−ｉ
）ビットシフト回路４０８が実質的に何の動作も行なっ
ていなかったのに対し、この第２の実施例ではｍ（ｋ−
１）ビットシフト回路４０８がｍ（ｋ−ｉ）ビット分の
シフト動作を実行する。

すなわち、第７図は、かかる第２の実施例におけるノー
ドコントローラ４ｑの内部回路の動作を示すタイムチャ
ートであるが、この第７図に示すものは前述した第５図
に示したものと比して奉賀的な差は全くない。ただ、こ
の第２の実施例では、入力フレーム信号をｍ　（ｋ−ｉ
　）ビットシフト回路４０８でｍ（ｋ−ｉ）ビット遅延
シフトすることによって、ｍｉビットシフト回路４０７
を介して出力されるｒｓＴＯＪコードの終端とｍ（ｋ−
１）ビットシフト回路を介して出力されるｒＤＯＪ信号
の先端とを時間的に一致するようにしており、この点が
先の第１の実施例ではなされなかった動作である。

第８図は、この第２の実施例におけるフレーム信号の伝
送推移を示すものであり、この第２の実施例によれば、
ｉ＞ｋとしているので、フレーム信号へのセンサデータ
の取り込み時点が先の第１の実施例同様各ノードについ
て全て同一時刻ｔｉとなり、データ収集の同時性を確保
することができる。

次に、この発明の第３の実施例を第９図〜第１２図にし
たがって説明する。

この第３の実施例では、出力データ（アクチュエータデ
ータ）の同時性のみを確保するために、各ノードコント
ローラにおいて、入力データく出力データ、すなわちｉ
＜ｋとする。

第９図はこの第３の実施例で用いる各ノードコントロー
ラの内部構成例を示すものである。

この第３の実施例のノードコントローラでは、第３図に
示した第１の実施例のノードコントローラの第１ＳＴＯ
検出回路４０３ａ、ｍｋ−０，５ビット遅延回路４１５
および第２ＳＰ検出回路４０４ｂを削除するとともに、
ＥＲＲ’生成回路４０９への入力をスイッチ回路５Ｗ１
１の出力から得るようにし、さらにシフトレジスタ６０
０の内部回路を大きく変更している。それ以外の各構成
要素は第３図に示したものと全く同じ動作を行ない、同
一符号を付している。なお、第９図に示したＳＰ検出回
路４０４ａおよび第１８ＴＩ検出回路４０２は、それぞ
れ第３図の第１ＳＰ検出回路４０４ａおよびＳＴＩ検出
回路４０２に対応し、これらは全く同じものである。

第９図のシフトレジスタ６００内のαビットシフト回路
６０１は、フレーム信号に搭載されるアクチエエータの
ビット数ｍｋと同センサデータのビット数ｍｉの差、す
なわち α＝ｍ（ｋ−ｉ）（ただしｋ＞ｉ） だけ、入力回路４０１から出力されるフレーム信号を遅
延シフトするものであり、その遅延出力をＳＰ変換回銘
６０２、ｍｉビットシフト回路６０３、アンドゲートＡ
Ｄ２．第２ＳＴＩ検出回路６０４および第１ＳＴＯ検出
回路６０５に入力する。

Ｓ／Ｐ　（シリアル／パラレル）変換回路６０２は、第
３図のＳ／Ｐ変挽回路４０６と同様例えばｍｋビットの
シフトレジスタであり、そのｍｋビットの並列出力がス
イッチ回路５Ｗ１５を介してラッチ回路４１２に加えら
れる。

ｍｉピットシフト回路６０３は、αビットシフト回路６
０１でαビット遅延されたフレーム信号をさらにｍｉビ
ット遅延シフトする。したがってｍｉビットシフト回路
６０３の出力は結果的に入力フレーム信号をｍｋビット
遅延シフトしたものとなる。

第２８Ｔ　Ｉ検出回路６０４は、αビットシフト回路６
０１でαビット遅延されたフレーム信号中のｒｓＴＩＪ
コードく第２図参照）を検出し、その検出信号を内部コ
ントローラ６５０へ入力する。

第１ＳＴＯ検出回路６０５は、同αビット遅延されたフ
レーム信号中のｒｓＴＯＪコード（第２図参照）を検出
し、その検出信号を（ｍｋ−０，５）ビット分遅延した
後内部コントローラ６５０に入力する。

内部コントローラ６５０は、第１ＳＴＩ検出回路４０２
、ｍｉビット遅延回路４１４、”　ＥＲＲ遅延回路４１
６、第２８ＴＩ検出回路６０４．第１ＳＴＯ検出回路６
０５、エラーチエツク回路４０５、第２ＳＰ検出回路４
０４ｂおよびＥＲＲ’生成回路４０９の各出力に基づき
スイッチ回路５Ｗ１１〜ＳＷ１７を第１０図に示した切
替態様で切替制御するものである。

以下、かかる第３の実施例におけるノードコントローラ
４ｑの動作を第１１図のタイムチャートを参照して説明
する。

まず、フレーム信号が入力されない初期状態において、
内部コントローラ６５０は、スイッチ回路８Ｗ１１の接
点を０−２状態にするとともに、スイッチ回路５Ｗ１３
をオンにしている。他のスイッチ回路はオフである。し
たがって、当該ノードコントローラ４ｑに入力されたフ
レーム信号中の先頭のｒｓＴＩＪコードは、入力回路４
０１、αビットシフト回路６０１、アンドゲートＡＤ２
、オアゲートＯＲ１、スイッチ回路５Ｗ１１、出力回路
４１０を通過して次段ノードコントローラ４（Ｑ＋１）
へ送出される。・すなわち、ＳＴＩコードはαビットに
対応する時間遅延された後次段ノードコントＯ−ラ４（
Ｑ＋１＞へ送出される。

一方、第１ＳＴＩ検出回路４０２は、入力回路４０１か
ら出力されるフレーム信号中のｒｓＴＩＪコードの終端
が入力された時点ｔ１ｏでｒｓＴＭコードを検出し、検
出信号を内部コントローラ６５０へ入力する（第１１図
（ｄ））。これにより、内部コントローラ６５０はスイ
ッチ回路５Ｗ１５をオンにしく第１１図（０））、エラ
ーチエツク回路４０５にフレーム信号中のｒＤＩＪ以降
を入力する。

また、第２ＳＴ　Ｉ検出回路６０４は、αビット遅延さ
れたフレーム信号中のｒｓＴＩＪコードを検出し、検出
信号を内部コントローラ６５０に入力する（時刻ｔ１１
、第１１図（ｅ））。この信号の入力により、内部コン
トローラ６５０は、スイッチ回路５Ｗ１１をＯ−４状態
に切替えるとともに、スイッチ回路ＳＷ１７をオンする
（第１１図＜７）、（ｒ））。この結果、時刻ｔ１１か
らはスイッチ回路５Ｗ１１はデータ生成回路４１１の出
力を選択し、当該ノードコントローラ４ｑのセンサデー
タ（ｍｉビット）が次段ノードコントローラへ出力され
る。

他方、ｍｉビットシフト回路６０３では、αビットシフ
ト回路６０１でαビット遅延されたフレーム信号をさら
にｍｉビット遅延する処理を行ない（第１１図（Ｃ））
、またｍｉビット遅延回路４１４では第１ＳＴＩ検出回
路４０２の検出信号をｍｉビット遅延し、この遅延信号
を内部コントローラ６５０に入力する（時刻ｔ１゜、第
１１図（ｒ））。これにより、内部コントローラ６５０
は、スイッチ回路ＳＷ１１をＯ−２状態に切替えるとと
もに（第１１図（Ｊ））、スイッチ回路５Ｗ１２をオン
にし、さらにスイッチ回路５Ｗ１３をオフにする（第１
１図（ｍ＞、（ｎ））。この結果、時刻ｔ１２からは、
スイッチ回路ＳＷ１１でｍｉビットシフト回路６０３の
出力が選択される。

その後、第１ＳＴＯ検出回路６０５は、αビット遅延さ
れたフレーム信号中のｒｓＴＯＪコードを検出し、この
検出時点を（ｍｋ−０，５）ビット分遅延した後、検出
信号を内部コントローラ６５０へ入力する（時刻ｔ１４
、第１１図（９））。

また、はぼ並行して、第２８ＴＯ検出回路４０４ｂは（
α＋ｎｉｌビット遅延したフレーム信号中のｒｓＴＯＪ
コードを検出し、検出信号を内部コントローラ６５０へ
入力する（時刻ｔ１３、第１１図（ｈ））。

この第２８ＴＯ検出回路４０４ｂの検出信号の入力に応
答して内部コントローラ６５０は、スイッチ回路５Ｗ１
１を０−１状態に切替えることにより、遅延しないフレ
ーム信号を次段ノードコントローラへ送出する〈時刻ｔ
１３）。また、内部コントローラ６５０は第１ＳＴＯ検
出回路の検出信号の入力に応答して、スイッチ回路５Ｗ
１５をオンにし、このときＳ／Ｐ変換回路６０２に存在
しているデータＤＯＱをラッチ回路４１２にラッチする
（時刻ｔ１４、第１１図（ｐ））。この時刻ｔ、４にお
いては、Ｓ／Ｐ変挽回路６０２のｍｋビットパラレル出
力には、第１１図からも判るように、当該ノードコント
ローラ４ｑのアクチュエータデータＤＯａが存在してお
り、これらｍｋビットのアクチュエータデータＤＯＱが
ラッチ回路４１２でラッチされる。

この後、ＳＰ検出回路４０４ａは時刻ｔ１５でフレーム
信号中のｒｓＰＪコードを検出し、検出信号を内部コン
トローラ６５０に入力する。これにより、内部コントロ
ーラ６５０は時刻ｔ１５でスイッチ回路ＳＷ１１をＯ−
３状態に切替えるとともに、スイッチ回路ＳＷ１７をオ
フにする（第１１図（ｉ）、　（ｒ））。

すなわち、時刻ｔ１１〜ｔ１３の間は、スイッチ回路Ｓ
ＷＩ　１からはｍｉビットシフト回路６０３で結果的に
（α＋ｍｉ）ビット遅延された他ノードのセンサデータ
列ＤＩおよびｒｓＴＯＪコードが出力され、さらに時刻
ｔ１３〜ｔ１５の間はスイッチ回ｌ５Ｗ１１からは遅延
していないフレーム信号中の他ノードのアクチュエータ
データＤｏと「ＳＰ」コードが出力され、これらｒＤＩ
Ｊ　　ｒｓＴＯＪ「ＤＯ」　「ＳＰ」が出力回路４１０
を介して次段ノードコントローラ４（ｑ＋１＞へ出力さ
れる。

また、時刻ｔ１５におけるスイッチ回路５Ｗ１１の０−
３接点への切替えにより、時刻ｔ１５以降はＥＲＲ’生
成回路４０９で生成されたｒＥＲＲＪコードが送出され
る。ＥＲＲ’生成回路４０９は、この後ｒＥＲＲ’　Ｊ
コードの送出完了を検出すると、検出信号を内部コント
ローラ６５０へ入力する（時刻ｔ１６、第１１図（ｋ）
）。

他方、’　ＥＲＲ遅延回路４１６はｓｐ検出回路４０４
ａの検出時点（ｔ１５）を■ＥＲＲ（「ＥＲＲ」コード
のビット数分）だけＭ延し、該遅延信号を内部コントロ
ーラ６５０へ入力する（時＆１１ｔ１６、第１１図（ｊ
））。この信号入力により、内部コントローラは、時刻
ｔ１６でスイッチ回路５Ｗ１１の接点を初期状態○−２
に切替えるとともに、スイッチ回路ＳＷ１２．ＳＷｌ　
４をオフにし、さらにＳＷｌ　３をオンにする。これに
より、当該ノードコントローラ４ｑは次のフレーム信号
の入力に待機・７た状態となる。

また、エラーチエツク回路４０５では、時刻ｔ１０”　
ｔ１６の間のエラーチエツクの内容を示すエラーチエツ
ク完了信号を内部コントローラ６５０へ入力する。内部
コントローラ６５０ではエラーチエツク回路４０５から
の正常なエラーチエツク完了信号の入力があってはじめ
て、スイッチ回路５Ｗ１６をオンとし、ラッチ回路４１
２のラッチデータをアクチュエータ駆動信号生成回路４
１３へ取り込む（第１１図（Ｑ）、（ｓ））。

すなわち、この第３の実施例では、各ノードコントロー
ラにおいて、ｉ＜ｋの制約を設けるとともに、各ノード
コントローラの出力フレーム信号を、遅延しないものの
、α（＝ｍ　（ｋ−ｉ　）　）ビット遅延シフトしたも
のおよびα＋ｍｉ　＜＝ｍｋ＞ビットシフトしたものを
適宜組合わせて構成するようにしたので、第１２図に示
すように、ｒｓ　ＰＪコード、ｒＥＲＲＪコードの各ノ
ードでの受信時刻が全く同じになり、これによりスイッ
チ回路５Ｗ１５およびＳＷＩ　６のオン時刻が各ノード
コントローラで全て同じになり、各ノードのアクチュエ
ータに付与するデータの同時性を各ノードにわたって完
全に確保することができる。

なお、この第３の実施例においては、ｔ１６時点を検出
するためには、ＴＥＲＲ遅延回路４１６の出力およびＥ
ＲＲ生成回路のＥＲＲ’送出完信号のいずれを用いても
よい。

なお、本発明は上記実施例に適宜の変更を加え得るもの
であり、例えば第３図、第１０図に示したノードコント
ローラ内の各回路は、実施例に示したものと実質的に同
一の機能を達成するものであれば、他の任意の回路に変
更してもよい。

また、第２図に示したフレーム構成では、発生した各種
エラーをメインコントローラへ報告するためのエラーコ
ードを省略したが、このエラーコードを例えばエラーチ
エツクコードｒＥＲＲＪの後に付加するようにしてもよ
い。

さらｋ、、上記実施例では第１表に示したデータ符号化
をセンサとアクチュエータについて同一ビット数ｍとし
て説明したが、センサデータに対する符号化ビット長ｍ
とアクチュエータデータに対する符号化ビット長ｍ′と
をｍ≠ｍ′としてもよい。

〔発明の効果］ 以上説明したようにこの発明によれば、全てのノードコ
ントローラの回路構成を全く同じとする条件のもとで、
データ収集、データ付与の同時性を各ノードコントロー
ラにわたって完全に確保することができ、これにより安
価な構成でシステムの信頼性を向上させることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はこの発明で用いるデータ信号のフレーム構
成例を示す図、第３図はこの発明の第１および第２の実
施例で用いられるノードコントローラの回路構成例を示
すブロック図、第４図は第１および第２の実施例の内部
コントローラの機能を示す図、第５図は第１の実施例に
おけるノードコントローラ内の各回路の動作例を示すタ
イムチャート、第６図は第１の実施例におけフレーム信
号の伝播推移を示すタイムチャート、第７図は第２の実
施例におけるノードコントローラ内の各回路の動作例を
示すタイムチャート、第８図は第２の実施例におけるフ
レーム信号の伝播推移を示すタイムチャート、第９図は
第３の実施例で用いられるノードコントローラの回路構
成例を示すブロック図、第１０図は第３の実施例の内部
コントローラの機能を示す図、第１１図は第３の実施例
におけるノードコントローラ内の各回路の動作例を示す
タイムチャート、第１２図は第３の実施例におけるフレ
ーム信号の伝播推移を示すタイムチャート、第１３図お
よび第１４図は従来技術を説明するための図である。 １０・・・マシンコントローラ、 ２１８〜２ｎＳ・・・センサ群、 ２１Ａ〜２ｎＡ・・・アクチュエータ群、３０・・・メ
インコントローラ、 ４１〜４ｎ、４Ｑ・・・ノードコントローラ、４０１・
・・入力回路、４０２・・・ＳＴＩ検出回路、４０３・
・・ＳＴＯ検出回路、 ４０４ａ、４０４ｂ、６０５・ＳＰ検出回路、４０５・
・・エラーチエツク回路、 ４０６．６０２・・・Ｓ／Ｐ変換回路、４０７・・・ｍ
ｉビットシフト回路、 ４０８．６０３−ｍ（ｋ−ｉ）ビットシフト回路、４０
９・・・ＥＲＲ’生成回路、４１０・・・出力回路、４
１１・・・データ生成回路、４１２・・・ラッチ回路、
４１３・・・アクチュエータ駆動信号生成回路、４１４
・・・ｍｉビット遅延回路、 ４１５・・・ｍｋ−０，５ビット遅延回路、４１６・・
・”ＥＲＲ”延回路、 ４１７．６５０・・・内部コントローラ、６０１・・・
αビットシフト回路。 第１図 第２図 ｉｍｒ：１ｗｌじ 第８図 第１０図 （ａ）　　　　　ＳＴＩ　　０１４　　　ＤＩ　　ＳＴ
ＯＤＯＱ　　＋　　　　　Ｄｏ　　　　　ＳＰ　　ＥＲ
Ｒ？藺 第１２図 ！フレーム 第１３図

Claims (3)

【特許請求の範囲】
1. （１）１乃至複数のセンサおよびアクチュエータを接続
   した複数のノードコントローラおよびこれら複数のノー
   ドコントローラを管理するメインコントローラを環状に
   直列接続するとともに、前記メインコントローラは前記
   複数のノードコントローラのアクチュエータへの出力デ
   ータを含むデータフレーム信号を送出し、各ノードコン
   トローラは前段のノードコントローラもしくは前段のメ
   インコントローラからのデータフレーム信号に自己のノ
   ードコントローラに接続されるセンサからの入力データ
   を付加するとともに自己のノードコントローラに接続さ
   れるアクチュエータへの出力データを抜き取って後段の
   ノードコントローラもしくは後段のメインコントローラ
   へ送出する直列制御装置において、 前記データフレーム信号は前記入力データのスタート位
   置を示す入力データ用スタートコードと、前記入力デー
   タ列と、前記出力データのスタート位置を示す出力デー
   タ用スタートコードと、前記出力データ列と、前記デー
   タ列の終端位置を示すストップコードとを有し、かつこ
   れらが先頭からこの、順番に並べられたフレーム構成と
   するとともに、 各ノードコントローラに接続されるセンサおよびアクチ
   ュエータのビット数をそれぞれｉおよびｋ、前記データ
   フレーム信号に搭載される入力データのセンサ１ビット
   当りについてのビット数をｍ、前記データフレーム信号
   に搭載される出力データのアクチュエータ１ビット当り
   についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
   とした場合、ｉｍ＝ｋｍ′の条件を満足させるとともに
   、前記各ノードコントローラは、 入力されたデータフレーム信号を（ｍｉ）ビット遅延シ
   フトするデータシフト手段と、 入力されたデータフレーム信号中の入力データ用スター
   トコードを検出する第１のスタートコード検出手段と、 この第１のスタートコード検出手段の検出出力を（ｍｉ
   ）ビット分遅延出力する遅延手段と、前記データシフト
   手段によるシフトデータから出力データ用スタートコー
   ドを検出する第２のスタートコード検出手段と、 入力されたデータフレーム信号中のストップコードを検
   出するストップコード検出手段と、前記入力されたデー
   タフレーム信号中の出力データ用スタートコードを検出
   し、この検出信号を略（ｍ′ｋ）ビット分遅延する第３
   のスタートコード検出手段と、 データフレーム信号の入力に応答して入力されたデータ
   フレーム信号中の入力データ用スタートコードを、前記
   第１のスタートコード検出手段の検出信号に応答して当
   該ノードコントローラについての入力データを、前記遅
   延手段の遅延出力に応答して前記データシフト手段のシ
   フト出力中の他ノードコントローラについての入力デー
   タおよび出力データ用スタートコードを、前記第２のス
   タートコード検出手段の検出信号に応答して入力された
   データフレーム信号中の他ノードコントローラについて
   の出力データおよびストップコードを、この順番に次段
   ノードコントローラへのデータフレーム信号として順次
   送出する切替制御手段と、 前記第３のスタートコード検出手段の検出信号に応答し
   て入力されたフレーム信号中の当該ノードコントローラ
   についての出力データをラッチするラッチ手段と、 前記ストップコード検出手段の検出信号に対応するタイ
   ミングで前記ラッチ手段のラッチデータを当該ノードコ
   ントローラのアクチュエータに加えるアクチュエータ駆
   動手段と をそれぞれ具えるようにした直列制御装置。
2. （２）１乃至複数のセンサおよびアクチュエータを接続
   した複数のノードコントローラおよびこれら複数のノー
   ドコントローラを管理するメインコントローラを環状に
   直列接続するとともに、前記メインコントローラは前記
   複数のノードコントローラのアクチュエータへの出力デ
   ータを含むデータフレーム信号を送出し、各ノードコン
   トローラは前段のノードコントローラもしくは前段のメ
   インコントローラからのデータフレーム信号に自己のノ
   ードコントローラに接続されるセンサからの入力データ
   を付加するとともに自己のノードコントローラに接続さ
   れるアクチュエータへの出力データを抜き取って後段の
   ノードコントローラもしくは後段のメインコントローラ
   へ送出する直列制御装置において、 前記データフレーム信号は前記入力データのスタート位
   置を示す入力データ用スタートコードと、前記入力デー
   タ列と、前記出力データのスタート位置を示す出力デー
   タ用スタートコードと、前記出力データ列と、前記デー
   タ列の終端位置を示すストップコードとを有し、かつこ
   れらが先頭からこの順番に並べられたフレーム構成とす
   るとともに、 各ノードコントローラに接続されるセンサおよびアクチ
   ュエータのビット数をそれぞれｉおよびｋ、前記データ
   フレーム信号に搭載される入力データのセンサ１ビット
   当りについてのビット数をｍ、前記データフレーム信号
   に搭載される出力データのアクチュエータ１ビット当り
   についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
   とした場合、ｉｍ＞ｋｍ′の条件を満足させるとともに
   、前記各ノードコントローラは、 入力されたデータフレーム信号を（ｍｉ）ビット遅延シ
   フトする第１のデータシフト手段と、入力されたデータ
   フレーム信号を（ｋｍ′−ｉｍ）ビット遅延シフトする
   第２のデータシフト手段と、 入力されたデータフレーム信号中の入力データ用スター
   トコードを検出する第１のスタートコード検出手段と、 この第１のスタートコード検出手段の検出出力を（ｍｉ
   ）ビット分遅延出力する遅延手段と、前記第一のデータ
   シフト手段によるシフトデータから出力データ用スター
   トコードを検出する第２のスタートコード検出手段と、 入力されたデータフレーム信号中のストップコードを検
   出するストップコード検出手段と、前記入力されたデー
   タフレーム信号中の出力データ用スタートコードを検出
   し、この検出信号を略（ｍ′ｋ）ビット分遅延する第３
   のスタートコード検出手段と、 データフレーム信号の入力に応答して入力されたデータ
   フレーム信号中の入力データ用スタートコードを、前記
   第１のスタートコード検出手段の検出信号に応答して当
   該ノードコントローラについての入力データを、前記遅
   延手段の遅延出力に応答して前記第１のデータシフト手
   段のシフト出力中の他ノードコントローラについての入
   力データおよび出力データ用スタートコードを、前記第
   ２のスタートコード検出手段の検出信号に応答して前記
   第２のデータシフト手段のシフト出力中の他ノードコン
   トローラについての出力データおよびストップコードを
   、この順番に次段ノードコントローラへのデータフレー
   ム信号として順次送出する切替制御手段と、 前記第３のスタートコード検出手段の検出信号に応答し
   て入力されたフレーム信号中の当該ノードコントローラ
   についての出力データをラッチするラッチ手段と、 前記ストップコード検出手段の検出信号に対応するタイ
   ミングで前記ラッチ手段のラッチデータを当該ノードコ
   ントローラのアクチュエータに加えるアクチュエータ駆
   動手段と をそれぞれ具えるようにした直列制御装置。
3. （３）１乃至複数のセンサおよびアクチュエータを接続
   した複数のノードコントローラおよびこれら複数のノー
   ドコントローラを管理するメインコントローラを環状に
   直列接続するとともに、前記メインコントローラは前記
   複数のノードコントローラのアクチュエータへの出力デ
   ータを含むデータフレーム信号を送出し、各ノードコン
   トローラは前段のノードコントローラもしくは前段のメ
   インコントローラからのデータフレーム信号に自己のノ
   ードコントローラに接続されるセンサからの入力データ
   を付加するとともに自己のノードコントローラに接続さ
   れるアクチュエータへの出力データを抜き取って後段の
   ノードコントローラもしくは後段のメインコントローラ
   へ送出する直列制御装置において、 前記データフレーム信号は前記入力データのスタート位
   置を示す入力データ用スタートコードと、前記入力デー
   タ列と、前記出力データのスタート位置を示す出力デー
   タ用スタートコードと、前記出力データ列と、前記デー
   タ列の終端位置を示すストップコードとを有し、かつこ
   れらが先頭からこの順番に並べられたフレーム構成とす
   るとともに、 各ノードコントローラに接続されるセンサおよびアクチ
   ュエータのビット数をそれぞれｉおよびｋ、前記データ
   フレーム信号に搭載される入力データのセンサ１ビット
   当りについてのビット数をｍ、前記データフレーム信号
   に搭載される出力データのアクチュエータ１ビット当り
   についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
   とした場合、ｉｍ＜ｋｍ′の条件を満足させるとともに
   、前記各ノードコントローラは、 入力されたデータフレーム信号を（ｋｍ′−ｉｍ）ビッ
   ト遅延シフトする第１のデータシフト手段と、 入力されたデータフレーム信号を（ｋｍ′）ビット遅延
   シフトする第２のデータシフト手段と、前記第１のデー
   タシフト手段によるシフトデータから入力データ用スタ
   ートコードを検出する第１のスタートコード検出手段と
   、 この第１のスタートコード検出手段の検出信号を（ｍｉ
   ）ビット分遅延する遅延手段と、前記第２のデータシフ
   ト手段によるシフトデータから出力データ用スタートコ
   ードを検出する第２のスタートコード検出手段と、 入力されたデータフレーム信号中のストップコードを検
   出するストップコード検出手段と、前記第１のデータシ
   フト手段によるシフトデータから出力データ用スタート
   コードを検出し、この検出信号を略（ｍ′ｋ）ビット分
   遅延する第３のスタートコード検出手段と、データフレ
   ーム信号の入力に応答して前記第１のデータシフト手段
   のシフトデータ中の入力データ用スタートコードを、前
   記第１のスタートコード検出手段の検出信号に応答して
   当該ノードコントローラについての入力データを、前記
   遅延手段の遅延出力に応答して前記第２のデータシフト
   手段のシフト出力中の他ノードコントローラについての
   入力データおよび出力データ用スタートコードを、前記
   第２のスタートコード検出手段の検出信号に応答して入
   力されたデータフレーム信号中の他ノードコントローラ
   についての出力データおよびストップコードを、この順
   番に次段ノードコントローラへのデータフレーム信号と
   して順次送出する切替制御手段と、 前記第３のスタートコード検出手段の検出信号に応答し
   て入力されたフレーム信号中の当該ノードコントローラ
   についての出力データをラッチするラッチ手段と、 前記ストップコード検出手段の検出信号に対応するタイ
   ミングで前記ラッチ手段のラッチデータを当該ノードコ
   ントローラのアクチュエータに加えるアクチュエータ駆
   動手段と をそれぞれ具えるようにした直列制御装置。