JPH0761182B2

JPH0761182B2 - 直列制御装置

Info

Publication number: JPH0761182B2
Application number: JP25820788A
Authority: JP
Inventors: 正和守時; 慎武部; 政雄萩原
Original assignee: Komatsu Ltd
Current assignee: Komatsu Ltd
Priority date: 1988-10-13
Filing date: 1988-10-13
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: JPH02104198A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、プレス機械、工作機械、無人搬送装置等の
集中管理システムに採用して好適な直列制御装置に関
し、特にこれら装置で用いられる数多くのセンサの検出
データおよびアクチュエータの駆動データについての同
時性を確保する上での装置構成の具現化に関する。

〔従来の技術〕

プレス、工作機械、建設機械、船舶、航空機、無人搬送
装置、無人倉庫等を集中管理する場合、装置各部の状態
を検出するセンサ（リミトスイッチ、操作ボタン、エン
コーダ等）や装置各部の状態を制御するアクチュエータ
（バルブ、リレー、ランプ等）が非常に厖大な数必要と
なる。これらのセンサおよびアクチュエータの数は例え
ばプレスを考えた場合3000以上にも及び、他の装置にお
いては更に多数となるものもある。

従来、この種の装置を集中管理する一般的な集中管理シ
ステムは上述した多数のセンサ及びアクチュエータを中
継装置を介してまたは直接マシンコントローラに並列に
接続し、これら多数のセンサの出力をマシンコントロー
ラで収集するとともに、マシンコントローラからの信号
により多数のアクチュエータを駆動制御するように構成
される。

かかる従来の集中管理システムの場合、センサの数およ
びアクチュエータの数が厖大になると、マシンコントロ
ーラとセンサおよびアクチュエータを結ぶ配線の数や配
線長が厖大になるばかりか、誤配線の原因ともなり、ま
たマシンコントローラの入出力部の構成も非常に複数と
なる。

そこで、複数のノードを直列に接続するとともに各ノー
ドに１乃至複数のセンサおよびアクチュエータを接続
し、これらノードをメインコントローラを介してループ
状またはデジーチェーン状に直列接続し、このメインコ
ントローラからの信号によって各ノードを制御するよう
にした構成が考えられている。かかる構成の場合、基本
的にはメインコントローラは信号入力線と出力線だけで
よく、また各ノードも信号入力線と出力線を接続するだ
けでよいので、メインコントローラに接続される配線数
および配線工事にかかる時間を大幅に減少させることが
できる。

かかる直列接続をとった従来技術としては、例えば特開
昭61−118046号公報がある。この従来技術では、データ
フレーム信号を、第13図に示すように、同期スロットSY
N、５ノードａ〜ｅ分のデータスロットDFa〜DFe、エン
ドスロットＥ等で構成し、データスロットDFa〜DFeを５
つのノードに固定的に割当てることで、データ長を固定
するようにしている。すなわち、各ノードでは、入力さ
れたデータフレーム信号中の当該ノードに対応するデー
タ領域DFから当該ノードのアクチュエータに対する制御
データDOを抜き取るとともに、この当該データ領域DFに
当該ノードのセンサからの検出データDiを挿入するよう
にしている。この際の処理をノードｂを例にとって詳細
に述べると、ノードｂでは、データフレーム信号中の自
ノードに関する制御データDObを一旦所定の記憶器に貯
えた後アクチュエータに加えるとともに、自ノード以降
のノードに関する制御データDOc,DOd,DOeも別の記憶器
に貯え、これを当該ノードのセンサから得た検出データ
Dibの後に付加することで次段のノードｃに送出するフ
レーム信号を作成するようにしている。

〔発明が解決しようとする課題〕

しかし、かかる従来技術では、複数のノードにそれぞれ
接続された各センサの出力の収集および各アクチュエー
タへのデータ付与の同時性を考えた場合、これらの同時
性は各ノード単位には実現可能なものの、各ノード相互
間についてみればそれらの同時性を全く確保することが
できない。すなわち、上記従来技術では、入力されたデ
ータフレーム信号を一旦記憶器に貯えた上で入出力デー
タの抜き取り／挿入を行った後、これらのフレーム信号
を次段のノードに送出するようにしているために、デー
タフレーム信号の各ノードへの入力時刻は、第14図に示
すように、少くとも１フレーム分ずつずれていき、前述
した同時性を確保することは全く不可能になる。もっと
も、上記従来装置において、各ノードに配された記憶器
へのセンサの検出データDiの取込み時刻および同記憶器
からアクチュエータへの駆動データDOの読出し時刻を各
ノードで全て同時にすれば、上記同時性を保てるもの
の、そのためには全ノードを共通にした時間管理のため
の特別な構成が必要になるとともに、データフレーム信
号の送出周期に厳しい制限が加わるという問題が発生す
る。

さらに、この従来装置では、データフレーム信号のデー
タスロットDFa〜DFeを５つのノードに固定的に割当てる
方式をとっているために、各ノードにおいて入出力デー
タのデータフレーム信号中での挿入／取出し位置が異な
るようになり、このため各ノードを完全に同一回路構成
とはできなくなる。このことは製造上のコストアップを
招いてしまう。

ところで、センサの収集データおよびアクチュエータへ
の駆動データについての同時性であるが、この同時性が
全ノードにわたって確保されていない場合には、次のよ
うな不都合が発生する。

例えば、センサの検出値は１ビットとは限らず、物によ
っては８ビットあるいはそれ以上のビット数のものもあ
る。しかし、これら複数ビットの出力線をもつセンサを
１つのノードに入力できるとは限らず、ノードに対する
入力データ数の制限等によっては、２つ以上のノードに
わたって１つのセンサの出力を入力しなければならない
事態も発生する。このような場合には、各ノード間でデ
ータ収集の同時性が確保されていないと、各ノード間で
のデータ収集のズレ時間中にセンサデータが変化したり
すると、結果的に全く誤ったデータを収集してしまう。

また、アクチュエータについては上記センサでの問題の
値に次のような問題も発生する。

すなわち、或る機械を駆動するアクチュエータとして、
力を制御するクラッチ、油量を制御するバルブ等のよう
に２つ以上のアクチュエータが備えられている場合、こ
れらアクチュエータは１つのノードによって制御される
とは限らず、通常は２つ以上のノードにまたがって制御
される。このような場合も、前述と同様であり、各ノー
ド間でのデータ付与の同時性が確保されていないと、こ
れら２つ以上のアクチュエータの状態を同時に変化させ
て機械を制御することは不可能になる。

このように、複数のノードが直列接続されたシステムに
おいては、データ収集およびデータ付与の同時性を各ノ
ードにわたって確保することは、システムの信頼性の向
上を図る他、機器の長寿命化等を図る上でも特に重要な
課題である。

この発明はこのような実情に鑑みてなされたもので、全
てのノードの回路構成を全く同一な構成とすることを条
件とした上で、データ収集およびデータ付与の同時性を
各ノードに亘って確保することができる直列制御装置を
提供することを目的とする。

〔課題を解決するための手段〕

そこでこの発明では、１乃至複数のセンサおよびアクチ
ュエータを接続した複数のノードコントローラおよびこ
れら複数のノードコントローラを管理するメインコント
ローラを環状に直列接続するとともに、前記メインコン
トローラは前記複数のノードコントローラのアクチュエ
ータへの出力データを含むデータフレーム信号を送出
し、各ノードコントローラは前段のノードコントローラ
もしくは前段のメインコントローラからのデータフレー
ム信号に自己のノードコントローラに接続されるセンサ
からの入力データを付加するとともに自己のノードコン
トローラに接続されるアクチュエータへの出力データを
抜き取って後段のノードコントローラもしくは後段のメ
インコントローラへ送出する直列制御装置において、前記データフレーム信号は前記入力データのスタート位
置を示す入力データスタート用コードと、前記入力デー
タ列と、前記出力データのスタート位置を示す出力デー
タ用スタートコードと、前記出力データ列と、前記デー
タ列の終端位置を示すストップコードとを有し、かつこ
れらが先頭からこの順番に並べられたフレーム構成とす
るとともに、各ノードコントローラに接続されるセンサおよびアクチ
ュエータのビット数をそれぞれｉおよびｋ、前記データ
フレーム信号に搭載される入力データのセンサ１ビット
当りについてのビット数をｍ、前記データフレーム信号
に搭載される出力データのアクチュエータ１ビット当り
についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
とした場合、im＝km′の条件を満足させるとともに、前記各ノードコントローラは、入力されたデータフレーム信号を（mi）ビット遅延シフ
トするデータシフト手段と、入力されたデータフレーム信号中の入力データ用スター
トコードを検出する第１のスタートコード検出手段と、この第１のスタートコード検出手段の検出出力を（mi）
ビット分遅延する遅延手段と、前記データシフト手段によるシフトデータから出力デー
タ用スタートコードを検出する第２のスタートコード検
出手段と、入力されたデータフレーム信号中のストップコードを検
出するストップコード検出手段と、前記入力されたデータフレーム信号中の出力データ用ス
タートコードを検出し、この検出信号を略（ｍ′ｋ）ビ
ット分遅延する第３のスタートコード検出手段と、データフレーム信号の入力に応答して入力されたデータ
フレーム信号中の入力データ用スタートコードを、前記
第１のスタートコード検出手段の検出信号に応答して当
該ノードコントローラについての入力データを、前記遅
延手段の遅延出力に応答して前記データシフト手段のシ
フト出力中の他ノードコントローラについての入力デー
タおよび出力データ用スタートコードを、前記第２のス
タートコード検出手段の検出信号に応答して入力された
データフレーム信号中の他のノードコントローラについ
ての出力データおよびストップコードを、この順番に次
段ノードコントローラへのデータフレーム信号として順
次送出する切替制御手段と、前記第３のスタートコード検出手段の検出信号に応答し
て入力されたフレーム信号中の当該ノードコントローラ
についての出力データをラッチするラッチ手段と、前記ストップコード検出手段の検出信号に対応するタイ
ミングで前記ラッチ手段のラッチデータを当該ノードコ
ントローラのアクチュエータに加えるアクチュエータ駆
動手段とを具えるようにする。

〔作用〕

かかる構成によれば、mi＝ｍ′ｋの条件が満足されかつ
各ノードコントローラでは入力データ用スタートコード
の直後に当該ノードコントローラの入力データ（センサ
データ）を付加して次段ノードコントローラへ送出する
ようにしているので、データフレーム信号への上記入力
データの取り込み時点は、各ノードコントローラ全てに
わたって同一時刻となり、データ収集の同時性が確保さ
れる。また、ストップコードの各ノードコントローラで
の受信時刻が全く同じになり、各ノードコントローラで
はこのストップコードの受信時点に基づいて出力データ
をアクチュエータに加えるようにしているので、データ
付与の同時性も確保される。

〔実施例〕

第１図にこの発明にかかる直列制御装置の全体構成例を
示す。この実施例装置では、例えばプレス機械の集中制
御システムに適用されるものである。

この第１図において、センサ群21S〜2nSはプレスの各部
に設けられるリミットスイッチ、操作ボタン、状態検出
センサ、エンコーダ等のセンサに対応し、それらのデー
タがｎ個にグループ分けされ、ｉビットずつ２個のノー
ドコントローラ41〜4nに入力される。アクチュエータ群
21A〜2nAは、同プレスに設けられるバルブ、リレー、ラ
ンプ等のアクチュエータに対応し、それらへの出力デー
タがｎグループ分けされ、ｋビットずつｎ個のノードコ
ントローラ41〜4nから出力される。すなわち、各ノード
コントローラ41〜4nにおいて、センサ群との接続線はｉ
ビット、アクチュエータとの接続線はｋビット（i,kは
例えば８ビット,16ビット,32ビット，…）である。

メインコントローラ30はプレス機械を統轄的に制御する
マシンコントローラ10に付設され、前記センサ群21S〜2
nSのデータを収集するとともに前記アクチュエータ群21
A〜2nAへ制御データを送出する働きをする。ノードコン
トローラ41〜4nは、メインコントローラ30と当該ノード
コントローラに接続されたセンサ群、アクチュエータ群
とのデータ中継の働きを実行し、その内部論理は、ハー
ドウェアのみによって構成されている。メインコントロ
ーラ30と各ノードコントローラ41〜4nとは、同第１図に
示すように、適宜の信号線を介してループ状に直列接続
されている。

すなわち、この第１図に示すシステムでは、メインコン
トローラ30からこれにもっとも近いノードコントローラ
41に対してアクチュエータ制御データを含む所定のフレ
ーム構成の信号を送出し、このフレーム信号がノードコ
ントローラ41→ノードコントローラ42→…ノードコント
ローラ4n→メインコントローラ30へと順次伝播されるこ
とにより上記フレーム信号中のアクチュエータ制御デー
タを該当するノードコントローラへ割り振るとともに、
各ノードコントローラで得たセンサ群の検出データを同
フレーム信号内へ取り込むようにしている。この結果、
上記フレーム信号がメインコントローラ30へ帰還された
ときには、アクチュエータ制御データは全てなくなり、
センサ群の検出データが同フレーム信号中に含まれるこ
とになる。

第２図は、このシステムで用いられるデータ信号のフレ
ーム構成を示すものであり、その信号内容を以下に示
す。

STI:入力データ（センサデータ）DIの先頭以置を示すた
めのスタートコード DI:入力データ（センサデータ） DIq:第ｑ番目のノードコントローラに接続されたセンサ
からの入力データ STO:出力データ（アクチュエータ駆動データ）の先頭位
置を示すためのスタートコード。STIとはコードが異な
る。

DO:出力データ（アクチュエータ駆動データ） DOq:第ｑ番目のノードコントローラに接続されたアクチ
ュエータへの出力データ SP:データ列の終端位置を示すストップコード ERR:各ノード間でのエラーチェックのためのエラーチェ
ックコード（エラー内容をメインコントローラへ報告す
るためのエラーコードではない）また、このシステムでは、第２図に示すように、各ノー
ドコントローラは、「STI」コードの直後に自ノードの
入力データ（センサデータ）「DIq」を挿入し、「STO」
コードの直後から自ノードへの出力データ（アクチュエ
ータ駆動データ）「DOq」を抜きとるものとする。

さらに、このシステムでは、「STI」コード，「STO」コ
ード，「SP」コードと、データ列「DI」，「DO」との混
同を避けるために、実データ「１」、「０」を例えば下
表に示す例１〜例４のうちのいずれかに符号化するよう
にしている。

すなわち、例1,2を用いた場合は、フレーム信号に搭載
されるデータ長は実データ長の２倍になり、同様に例３
の場合は３倍、例４の場合は４倍になる。

また、このシステムでは各ノードコントローラ間のデー
タ伝送をCMI（Coded Mark Inversion）符号またはDMI符
号を用いて行なうようにしている。これは、伝送過程に
おけるノイズ等による伝送誤りを極力少なくしようとす
るためと、各ノードコントローラにおいてクロック信号
の再生（抽出）が可能なようにするためである。したが
って、この場合には、各ノードコントローラにクロック
発振器をそれぞれ設ける必要がない。

第３図は第１番目のノードコントローラ41から第ｑ番目
にあるノードコントローラ4qの詳細構成例を示すもの
で、他のノードコントローラ41〜4nもこれと同一構成と
なっている。

入力回路401は、前段のノードコントローラ４（ｑ−
１）からのフレーム信号を受信し、受信したCMI信号に
よって変調された信号を通常の「１」、「０」に対応す
るNRZ（Non Return Zero）符号に復帰する。

STI検出回路402は、上記復調されたフレーム信号中の先
頭にある「STI」コード（第２図参照）を検出し、その
検出出力をmiビット遅延回路414、内部コントローラ417
に入力する。miビット遅延回路414は、STI検出回路402
の検出信号をmiビット遅延し、その遅延信号を内部コン
トローラ417に入力する。なお、ｉは各ノードコントロ
ーラに入力されるセンサ群のビット数を示し、ｍはフレ
ーム信号に搭載されるデータ列長と実データ長との比
（第１表参照）を示す。すなわち、第１表の例1,例２の
場合はｍ＝２、例３の場合はｍ＝３。例４の場合はｍ＝
４である。

第1STO検出回路403aは、入力回路401で復調されたフレ
ーム信号中にある「STO」コード（第２図参照）を検出
し、その検出出力をmk−0.5ビット遅延回路415に入力す
る。mk−0.5ビット遅延回路415は、STO検出回路403aの
検出信号を（mk−0.5）ビット遅延し、その遅延信号を
内部コントローラ417に入力する。なお、ｋはノードコ
ントローラと接続されるアクチュエータ群のビット数を
示す。

第1SP検出回路404aは、前記フレーム信号中にある「S
P」コード（第２図参照）を検出し、その検出出力をＴ
_ERR遅延回路416に入力する。Ｔ_ERR遅延回路416は、第1S
P検出回路404aの検出信号を「ERR」コード（第２図参
照）のビット数に対応する時間Ｔ_ERRだけ遅延し、その
遅延信号を内部コントローラ417に入力する。なお、前
記「ERR」としては、例えばば16ビット程度の固定長さ
のコード（内容はその程度のデータ列内容に応じて変わ
る）が用意される。

エラーチェック回路405は、CRCチェックやパリティチェ
ック等によって前記フレーム信号に含まれる「ERR」コ
ードとデータ列DI.DOとを照合し、前段ノードコントロ
ーラ４（ｑ−１）からの伝送信号についてのエラー発生
の有無を検査し、その検査内容を内部コントローラ417
に入力する。

S/P（シリアル／パラレル）変換回路406は、例えばmkビ
ットのシフトレジスタであり、そのmkビットの並列出力
がスイッチ回路SW15を介してラッチ回路412に入力され
る。ラッチ回路412はスイッチ回路SW15がオンの時、S/P
変換回路406の出力をラッチする。ラッチ回路412の出力
はスイッチ回路SW16を介してアクチュエータ駆動信号生
成回路413に入力される。アクチュエータ駆動信号生成
回路413は、スイッチ回路SW16がオンのタイミングでラ
ッチ回路412のラッチデータ（mkビット）を取り込み、
これをｋビットのアクチュエータ駆動信号に変換する。

miビットシフト回路407は入力回路401で復調されたフレ
ーム信号をmiビットだけ遅延し、該遅延したフレーム信
号をアンドゲートAD₁に入力する。ｍ（ｋ−ｉ）ビット
シフト回路408は同フレーム信号をｍ（ｋ−ｉ）ビット
だけ遅延し、該遅延したフレーム信号をアンドゲートAD
₂に入力する。アンドゲートAD₁には、スイッチ回路SW12
のオン・オフに対応して信号「１」、「０」が入力され
る。アンドゲートAD₂も同様であり、スイッチ回路SW13
のオン・オフに対応して信号「１」、「０」が入力され
る。これがアンドゲートAD₁,AD₂の出力はオアゲートOR₁
に入力される。すなわち、ゲートAD₁,AD₂,OR₁による構
成はセレクタであり、オアゲートOR₁の出力には、SW12
がオンのときにはmiビットシフト回路407側が選択さ
れ、SW13がオンのときにはｍ（ｋ−ｉ）ビットシフト回
路408側が選択される。

ERR′生成回路409は当該ノードコントローラ4qから出力
されるフレーム信号中のデータ列DI.DOに基づき次段ノ
ードコントローラ４（ｑ＋１）でのエラーチェックのた
めの前記「ERR」コードの新たなコードである「ERR′」
コードを生成出力してスイッチ回路SW11に加えるととも
に、同フレーム信号中の「SP」コードを検出して、この
検出信号を「ERR′」コード分遅延させたERR′送出完了
信号を内部コントローラ417に出力する。

第2STO検出回路403bは、オアゲートOR₁から出力される
フレーム信号中の「STO」コードを検出し、その検出信
号を内部コントローラ417に出力する。第2SP検出回路40
4bもこれと同様に、オアゲートOR₁から出力されるフレ
ーム信号中の「SP」コードを検出し、その検出信号を内
部コントローラ417に出力する。

データ生成回路411は、センサ群2qsから出力されるｉビ
ットのセンサ出力をフレーム信号に搭載するmiビットの
シリアルデータに変換して、これをスイッチ回路SW11に
加える。

スイッチ回路SW11は、内部コントローラ417からの信号
に基づき入力回路401、オアゲートOR₁、EER′生成回路4
09およびデータ生成回路411の出力を選択的に切替え
て、これを出力回路410に出力する。出力回路410は、ス
イッチ回路SW11から加えられた信号をCMI信号に変換す
る変調処理を行ない、これを次段のノードコントローラ
４（ｐ＋１）に出力する。

内部コントローラ417は、上記STI検出回路402、miビッ
ト遅延回路414、mkビット遅延回路415、第2STO検出回路
403b、Ｔ_ERR遅延回路416、および第2SP検出回路404bか
らの各出力、並びにエラーチェック回路405からのエラ
ーチェック完了信号、EER′生成回路409からのERR′送
出完了信号をそれぞれ受入して、同ノードコントローラ
4q内部の第１〜第７のスイッチ回路SW11〜SW17の切換制
御を行なう。

かかる構成においては、センサデータの収集およびアク
チュエータへのデータ付与の同時性を全ノードコントロ
ーラにわたって確保するために、各ノードコントローラ
に接続されるセンサ群のビット数ｉとアクチュエータ群
のビット数ｋとを等しく、すなわちｉ＝ｋとしている。
したがって、この場合はｍ（ｋ−ｉ）ビットシフト回路
408のシフトビット数は０である。

以下、この条件（ｉ＝ｋ）のもとに、第３図に示したノ
ードコントローラ4qの作用を第４図の図表および第５図
のタイムチャートを参照して説明する。

第４図は、この第３図に示したノードコントローラ4qに
おける上記内部コントローラ417の入出力論理を示す図
表（内部コントローラはこうした図表に示される入出力
特性をもってその制御論理が予め組まれた回路）であ
る。

まず、フレーム信号が入力されない初期状態において
は、内部コントローラ417は、スイッチ回路SW11の接点
を０−１状態に接続するとともに、他のスイッチ回路SW
12〜17を全てオフにしている。

この状態でフレーム信号が入力回路401に入力される
と、このフレーム信号中の「STI」コードは、そのま
ま、スイッチ回路SW11、出力回路410を介して次段ノー
ドコントローラ４（ｑ＋１）へ出力される（第５図
（ｓ））。一方、STI検出回路402はこの「STI」コード
の終端が入力された時点t₁で、「STI」コードを検出
し、検出信号を内部コントローラ417に入力する（第５
図（ｄ））。内部コントローラ417は、この検出信号の
入力により、スイッチ回路SW11の接点を０−４状態に接
続するとともに、スイッチ回路SW14をオンにする（時刻
t₁、第５図（ｋ），（ｂ））。この結果、エラーチェッ
ク回路405に、フレーム信号の「DI」以降が入力され、
「ERR」コードの入力後前述したエラーチェックが実行
される。またデータ生成回路411に入力されたセンサ群2
qSからの検出データ（ｉビット）がデータ生成回路411
でmiビットのシリアルデータに変換され、このシリアル
データDIqがスイッチ回路SW11、出力回路410を介して次
段ノードコントローラ４（ｑ＋１）へ出力される（時刻
t₁〜t₂、第５図（ｓ））。

他方、miビットシフト回路407では、前記フレーム信号
をmiビット分、すなわちセンサデータDIqのビット長分
遅延する処理を行なっている（第５図（ｂ））。また、
miビット遅延回路414では、STI検出回路402の検出信号
（時刻t₁）をmiビット遅延し、この遅延信号を内部コン
トローラ417に入力する（時刻t₂、第５図（ｅ））。こ
れにより、内部コントローラ417は、スイッチ回路SW11
の接点を０−２状態に接続するとともに、スイッチ回路
SW12およびSW17をオンにする（時刻t₂、第５図（ｋ）、
（ｌ）、（ｑ））。この結果、この後、スイッチ回路SW
11では、miビットシフト回路407の遅延出力が選択され
るとともに、ERR′生成回路409にmiビットシフト回路40
7の出力が入力される。

その後、第1STO検出回路403aは、入力回路401から出力
されるフレーム信号中の「STO」コードの終端が入力さ
れた時点（時刻t₃）で「STO」コードを検出し、この検
出信号を（mk−0.5）ビット遅延回路416へ入力する。
（mk−0.5）ビット遅延回路416は、この検出信号を（mk
−0.5）ビット分、すなわちアクチュエーターデータDOq
のビット長mkより若干短い時間だけ遅延し、この遅延信
号を内部コントローラ417へ入力する（時刻t₄、第５図
（ｆ））。これにより、内部コントローラ417は、スイ
ッチ回路SW15をオンにし、このときS/P変換回路406に存
在しているデータをラッチ回路412にラッチする（時刻t
₄、第５図（Ｏ））。この時刻t₄においては、S/P変換回
路406のmkビットパラレル出力には、第５図からも明ら
かなように、当該ノードコントローラのアクチュエータ
データDOqが存在しており、この結果、これらmkビット
のアクチュエータデータPOqがラッチ回路412にラッチさ
れる。

一方、第2STO検出回路403bでは、miビットシフト回路40
7によってmiビットシフトされたフレーム信号中の「ST
O」コードを検出し、この検出信号を内部コントローラ4
17へ入力する（時刻t₅）。これにより、内部コントロー
ラ417はスイッチ回路SW12をオフするとともに、スイッ
チ回路SW13をオンする（第５図（ｌ），（ｍ））。この
結果、時刻t₅以降はオアゲートOR₁からはｍ（ｋ−１）
ビットシフト回路408の出力、すなわち遅延されていな
いフレーム信号が出力され、このフレーム信号がスイッ
チ回路SW11,ERR′ERR′回路409、第2SP検出回路404bに
加えられる。

この状態は、第2SP検出回路404bで「SP」コードが検出
される時刻t₆まで続く。すなわち、第2SP検出回路404b
は、時刻t⁶で、フレーム信号中の「SP」コードを検出
し、この検出信号を内部コントローラ417へ入力する。
これにより、内部コントローラ417は、時刻t₆で、スイ
ッチ回路SW11の接点を０−３状態に切替えるとともに、
スイッチ回路SW13およびSW17をオフにする（第５図
（ｋ），（ｍ），（ｑ））。

したがって、時刻t₂〜t₅の間は、スイッチ回路SW11から
は、miビットシフト回路407でmiビット遅延したフレー
ム信号中の他ノードコントローラ（正確には、前段以前
のノードコントローラ）のセンサデータ列DIと「STO」
コードが出力され、さらに時刻t₅〜t₆の間は、スイッチ
回路SW11からは、遅延していないフレーム信号中の他ノ
ードコントローラ（正確には次段以降のノードコントロ
ーラ）のアクチュエータデータDOと「SP」コードが出力
され、これら「DI」「STO」「DO」「SP」は出力回路410
を介して次段ノードコントローラ４（ｑ＋１）へ出力さ
れる。

また、時刻t₆におけるスイッチ回路SW11の０−３接点へ
の切替えにより、時刻t₆以降はERR′生成回路409で生成
された「ERR」コードが送出される。「ERR」コードは、
ERR′生成回路409でERR′送出完が検出される時刻t₇ま
で送出される。すなわち、ERR′生成回路409は「ER
R′」コードの送出完了を検出すると、この検出信号を
内部コントローラ417へ入力する（時刻t₇、第５図
（ｊ））。これにより、内部コントローラ417は_７でス
イッチ回路SW11の接点を０−１状態に切替える。この結
果、スイッチ回路SW11は次のフレーム信号の「STI」コ
ードの入力に備えて待機した状態となる。

他方、第1SP検出回路404aは、時刻t₆で、入力回路401か
ら出力されるフレーム信号中の「SP」コードを検出し、
この検出信号をＴ_ERR遅延回路416へ入力している。Ｔ
_ERR遅延回路416は、この検出信号を「ERR」コードのデ
ータ数分遅延し、該遅延信号を内部コントローラ417へ
入力する（時刻t₇、第５図（ｈ））。これにより、内部
コントローラ417は、時刻t₁でスイッチ回路SW14をオフ
にする。エラーチェック回路405では、時刻t₁〜t₆の間
に入力されたデータ列DI,DOとt₆〜t₇の間に入力された
「ERR」コードとによってエラーチェックをし、エラー
チェック完了を示す信号、およびエラーがある場合はそ
のエラー内容を内部コントローラ417へ入力する（第５
図（ｒ））。そして、内部コントローラ417では、正常
なエラーチェック完了信号の入力があってはじめて、ス
イッチ回路SW16をオンとし、ラッチ回路412のラッチデ
ータをアクチュエータ駆動信号生成回路413へ取り込む
（第５図（ｐ））。したがって、異常データによるアク
チュエータの誤動作を完全に防止することができる。

第６図は、前述した実施例において、簡単のために、ノ
ードコントローラの数を５個にした場合のフレーム信号
の時間経過を示すものであり、（ａ）はメインコントロ
ーラ30から出力された直後の信号を、（ｂ），（ｃ），
（ｄ），（ｅ）はノードコントローラ41,42,43,44から
出力される信号を、（ｆ）はノードコントローラ45から
出力される信号（メインコントローラ30へ復帰入力され
る信号）を、それぞれ示している。

この第６図からも判るように、この実施例によれば、各
ノードに接続される入力データ数（センサデータのビッ
ト数ｉと出力データ数（アクチュエータデータのビット
数）ｋとを同じ（ｋ＝ｉ）にしているので、フレーム信
号へのセンサデータの取り込み時点が各ノードについて
全て同一時刻（ti）となり、データ収集の同時性を完全
に確保できるとともに、「SP」コードおよび「ERR」コ
ードの各ノードでの受信時刻（ｔ₀₁,t₀₂）が全く同じで
あり、これによりスイッチ回路SW15およびSW16のオン時
刻が各ノードで同一時点となるので、データ分配の同時
性も好適に確保することができるようになる。

次に、この発明の第２の実施例を第７図および第８図に
したがって説明する。

この第２の実施例では、入力データ（センサデータ）の
同時性を確保するために、各ノードコントローラにおい
て、入力データ数＞出力データ数、すなわちｉ＞ｋとす
る。

この場合、各ノードコントローラの構成は、第３図に示
した回路と全く同じであり、また、内部コントローラ41
7によるスイッチ回路SW11〜17の切替制御も第４図に示
したものと全く同一である。ただし、先の第１の実施例
では、ｋ＝ｉであるため第３図中のｍ（ｋ−ｉ）ビット
シフト回路408が実質的に何の動作も行なっていなかっ
たのに対し、この第２の実施例ではｍ（ｋ−ｉ）ビット
シフト回路408がｍ（ｋ−ｉ）ビット分のシフト動作を
実行する。

すなわち、第７図は、かかる第２の実施例におけるノー
ドコントローラ4qの内部回路の動作を示すタイムチャー
トであるが、この第７図に示すものは前述した第５図に
示したものと比して本質的な差は全くない。ただ、この
第２の実施例では、入力フレーム信号をｍ（ｋ−ｉ）ビ
ットシフト回路408でｍ（ｋ−ｉ）ビット遅延シフトす
ることによって、miビットシフト回路407を介して出力
される。「STO」コードの終端とｍ（ｋ−ｉ）ビットシ
フト回路を介して出力される「DO」信号の先端とを時間
的に一致するようにしており、この点が先の第１の実施
例ではなされなかった動作である。

第８図は、この第２の実施例におけるフレーム信号の伝
送推移を示すものであり、この第２の実施例によれば、
ｉ＞ｋとしているので、フレーム信号へのセンサデータ
の取り込み時点が先の第１の実施例同様各ノードについ
て全て同一時刻tiとなり、データ収集の同時性を確保す
ることができる。

次に、この発明の第３の実施例を第９図〜第12図にした
がって説明する。

この第３の実施例では、出力データ（アクチュエータデ
ータ）の同時性のみを確保するために、各ノードコント
ローラにおいて、入力データ＜出力データ、すなわちｉ
＜ｋとする。

第９図はこの第３の実施例で用いる各ノードコントロー
ラの内部構成例を示すものである。

この第３の実施例のノードコントローラでは、第３図に
示した第１の実施例のノードコントローラの第1STO検出
回路403a、mk−0.5ビット遅延回路415および第2SP検出
回路404bを削除するとともに、ERR′生成回路409への入
力をスイッチ回路SW11の出力から得るようにし、さらに
シフトレジスタ600の内部回路を大きく変更している。
それ以外の各構成要素は第３図に示したものと全く同じ
動作を行ない、同一符号を付している。なお、第９図に
示したSP検出回路404aおよび第1STI検出回路402は、そ
れぞれ第３図の第1SP検出回路404aおよびSTI検出回路40
2に対応し、これらは全く同じものである。

第９図のシフトレジスタ600内のαビットシフト回路601
は、フレーム信号に搭載されるアクチュエータのビット
数mkと同センサデータのビット数miの差、すなわち α＝ｍ（ｋ−ｉ）（ただしｋ＞ｉ）だけ、入力回路401から出力されるフレーム信号を遅延
シフトするものであり、その遅延出力をSP変換回路60
2、miビットシフト回路603、アンドゲートADAD₂、第2ST
I検出回路604および第1STO検出回路605に入力する。

S/P（シリアル／パラレル）変換回路602は、第３図のS/
P変換回路406と同様例えばmkビットのシフトレジスタで
あり、そのmkビットの並列出力がスイッチ回路SW15を介
してラッチ回路412に加えられる。

miビットシフト回路603は、αビットシフト回路601でα
ビット遅延されたフレーム信号をさらにmiビット遅延シ
フトする。したがってmiビットシフト回路603の出力は
結果的に入力フレーム信号をmkビット遅延シフトしたも
のとなる。

第2STI検出回路604は、αビットシフト回路601でαビッ
ト遅延されたフレーム信号中の「STI」コード（第２図
参照）を検出し、その検出信号を内部コントローラ650
へ入力する。第1STO検出回路605は、同αビット遅延さ
れたフレーム信号中の「STO」コード（第２図参照）を
検出し、その検出信号を（mk−0.5）ビット分遅延した
後内部コントローラ650に入力する。

内部コントローラ650は、第1STI検出回路402、miビット
遅延回路414、Ｔ_ERR遅延回路416、第2STI検出回路604、
第1STO検出回路605、エラーチェック回路405、第2SP検
出回路404bおよびERR′生成回路409の各出力に基づきス
イッチ回路SW11〜SW17を第10図に示した切替態様で切替
制御するものである。

以下、かかる第３の実施例におけるノードコントローラ
4qの動作を第11図のタイムチャートを参照して説明す
る。

まず、フレーム信号が入力されない初期状態において、
内部コントローラ650は、スイッチ回路SW11の接点を０
−２状態にするとともに、スイッチ回路SW13をオンにし
ている。他のスイッチ回路はオフである。したがって、
当該ノードコントローラ4qに入力されたフレーム信号中
の先頭の「STI」コードは、入力回路401、αビットシフ
ト回路601、アンドゲートAD₂、オアゲートOR₁、スイッ
チ回路SW11、出力回路410を通過して次段ノードコント
ローラ４（ｑ＋１）へ送出される。すなわち、STIコー
ドはαビットに対応する時間遅延された後次段ノードコ
ントローラ４（ｑ＋１）へ送出される。

一方、第1STI検出回路402は、入力回路401から出力され
るフレーム信号中の「STI」コードの終端が入力された
時点ｔ₁₀で「STI」コードを検出し、検出信号を内部コ
ントローラ650へ入力する（第11図（ｄ））。これによ
り、内部コントローラ650はスイッチ回路SW15をオンに
し（第11図（ｏ））、エラーチェック回路405にフレー
ム信号中の「DI」以降を入力する。

また、第2STI検出回路604は、αビット遅延されたフレ
ーム信号中の「STI」コードを検出し、検出信号を内部
コントローラ650に入力する（時刻t₁₁、第11図
（ｅ））。この信号の入力により、内部コントローラ65
0は、スイッチ回路SW11を０−４状態に切替えるととも
に、スイッチ回路SW17をオンする（第11図（ｌ），
（ｒ））。この結果、時刻t₁₁からはスイッチ回路SW11
はデータ生成回路411の出力を選択し、当該ノードコン
トローラ4qのセンサデータ（miビット）が次段ノードコ
ントローラへ出力される。

他方、miビットシフト回路603では、αビットシフト回
路601でαビット遅延されたフレーム信号をさらにmiビ
ット遅延する処理を行ない（第11図（ｃ））、またmiビ
ット遅延回路414では第1STI検出回路402の検出信号をmi
ビット遅延し、この遅延信号を内部コントローラ650に
入力する。（時刻t₁₂、第11図（ｆ））。これにより、
内部コントローラ650は、スイッチ回路SW11を０−２状
態に切替えるとともに（第11図（ｌ））、スイッチ回路
SW12をオンにし、さらにスイッチ回路SW13をオフにする
（第11図（ｍ），（ｎ））。この結果、時刻t₁₂から
は、スイッチ回路SW11でmiビットシフト回路603の出力
が選択される。

その後、第1STO検出回路605は、αビット遅延されたフ
レーム信号中の「STO」コードを検出し、この検出時点
を（mk−0.5）ビット分遅延した後、検出信号を内部コ
ントローラ650へ入力する（時刻t₁₄、第11図（ｑ））。
また、ほぼ並行して、第2SP検出回路404bは（α＋mi）
ビット遅延したフレーム信号中の「STO」コードを検出
し、検出信号を内部コントローラ650へ入力する（時刻t
₁₃、第11図（ｈ））。

この第2SP検出回路404bの検出信号の入力に応答して内
部コントローラ650は、スイッチ回路SW11を０−１状態
に切替えることにより、遅延しないフレーム信号を次段
ノードコントローラへ送出する（時刻t₁₃）。また、内
部コントローラ650は第1STO検出回路の検出信号の入力
に応答して、スイッチ回路SW15をオンにし、このときS/
P変換回路602に存在しているデータDOqをラッチ回路412
にラッチする（時刻t₁₄、第11図（ｐ））。この時刻t₁₄
においては、S/P変換回路602のmkデータパラレル出力に
は、第11図からも判るように、当該ノードコントローラ
4qのアクチュエータデータDOqが存在しており、これらm
kビットのアクチュエータDOqがラッチ回路412でラッチ
される。

この後、SP検出回路404aは時刻t₁₅でフレーム信号中の
「SP」コードを検出し、検出信号を内部コントローラ65
0に入力する。これにより、内部コントローラ650は時刻
t₁₅でスイッチ回路SW11を０−３状態に切替えるととも
に、スイッチ回路SW17をオフにする（第11図（ｌ），
（ｒ））。

すなわち、時刻t₁₁〜t₁₃の間は、スイッチ回路SW11から
はmiビットシフト回路603で結果的に（α＋mi）ビット
遅延された他ノードのセンサデータ列DIおよび「STO」
コードが出力され、さらに時刻t₁₃〜t₁₅の間はスイッチ
回路SW11からは遅延していないフレーム信号中の他のノ
ードのアクチュエータデータDOと「SP」コードが出力さ
れ、これら「DI」「STO」「DO」「SP」が出力回路410を
介して次段ノードコントローラ４（ｑ＋１）へ出力され
る。

また、時刻t₁₅におけるスイッチ回路SW11の０−３接点
への切替えにより、時刻t₁₅以降はERR′生成回路409で
生成された「ERR」コードが送出される。ERR′生成回路
409は、この後「ERR′」コードの送出完了を検出する
と、検出信号を内部コントローラ650へ入力する（時刻t
₁₆、第11図（ｋ））。

他方、Ｔ_ERR遅延回路416はSP検出回路404aの検出時点
（t₁₅）をＴ_ERR（「ERR」コードのビット数分）だけ遅
延し、該遅延信号を内部コントローラ650へ入力する
（時刻t₁₆、第11図（ｊ））。この信号入力により、内
部コントローラは、時刻t₁₆でスイッチ回路SW11の接点
を初期状態０−２に切替えるとともに、スイッチ回路SW
SW12,SW14をオ付にし、さらにSW13をオンにする。これ
により、当該ノードコントローラ4qは次のフレーム信号
の入力に待機した状態となる。

また、エラーチェック回路405では、時刻t₁₀〜t₁₆の間
のエラーチェックの内容を示すエラーチェック完了信号
を内部コントローラ650へ入力する。内部コントローラ6
50ではエラーチェック回路405からの正常なエラーチェ
ック完了信号の入力があってはじめて、スイッチ回路SW
16をオンとし、ラッチ回路412のラッチデータをアクチ
ュエータ駆動信号生成回路413へ取り込む（第11図
（ｑ），（ｓ））。

すなわち、この第３の実施例では、各ノードコントロー
ラにおいて、ｉ＜ｋの制約を設けるとともに、各ノード
コントローラの出力フレーム信号を、遅延しないもの
の、α（＝ｍ（ｋ−ｉ））ビット遅延シフトしたものお
よびα＋mi（＝mk）ビットシフトしたものを適宜組合わ
せて構成するようにしたので、第12図に示すように、
「SP」コード、「ERR」コードの各ノードでの受信時刻
が全く同じになり、これによりスイッチ回路SW15および
SW16のオン時刻が各ノードコントローラで全て同じにな
り、各ノードのアクチュエータに付与するデータの同時
性を各ノードにわたって完全に確保することができる。

なお、この第３の実施例においては、t₁₆時点を検出す
るためには、Ｔ_ERR遅延回路416の出力およびERR生成回
路のERR′送出完信号のいずれを用いてもよい。

なお、本発明は上記実施例に適宜の変更を加え得るもの
であり、例えば第３図、第10図に示したノードコントロ
ーラ内の各回路は、実施例に示したものと実質的に同一
の機能を達成するものであれば、他の任意の回路に変更
してもよい。

また、第２図に示したフレーム構成では、発生した各種
エラーをメインコントローラへ報告するためのエラーコ
ードを省略したが、このエラーコードを例えばエラーチ
ェックコード「ERR」の後に付加するようにしてもよ
い。

さらに、上記実施例では第１表に示したデータ符号化を
センサとアクチュエータについて同一データ数ｍとして
説明したが、センサデータに対する符号化ビット長ｍと
アクチュエータデータに対する符号化データ長ｍ′とを
ｍ≠ｍ′としてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、全てのノードコ
ントローラの回路構成を全く同じとする条件のもとで、
データ収集、データ付与の同時性を各ノードコントロー
ラにわたって完全に確保することができ、これにより安
価な構成でシステムの信頼性を向上させることができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はこの発明で用いるデータ信号のフレーム構
成例を示す図、第３図はこの発明の第１および第２の実
施例で用いられるノードコントローラの回路構成例を示
すブロック図、第４図は第１および第２の実施例の内部
コントローラの機能を示す図、第５図は第１の実施例に
おけるノードコントローラ内の各回路の動作例を示すタ
イムチャート、第６図は第１の実施例におけるフレーム
信号の伝播推移を示すタイムチャート、第７図は第２の
実施例におけるノードコントローラ内の各回路の動作例
を示すタイムチャート、第８図は第２の実施例における
フレーム信号の伝播推移を示すタイムチャート、第９図
は第３の実施例で用いられるノードコントローラの回路
構成例を示すブロック図、第10図は第３の実施例の内部
コントローラの機能を示す図、第11図は第３の実施例に
おけるノードコントローラ内の各回路の動作例を示すタ
イムチャート、第12図は第３の実施例におけるフレーム
信号の伝播推移を示すタイムチャート、第13図および第
14図は従来技術を説明するための図である。 10……マシンコントローラ、 21S〜2nS……センサ群、 21A〜2nA……アクチュエータ群、 30……メインコントローラ、 41〜4n,4q……ノードコントローラ、 401……入力回路、402……STI検出回路、 403……STO検出回路、 404a,404b,605……SP検出回路、 405……エラーチェック回路、 406,602……S/P変換回路、 407……miビットシフト回路、 408,603……ｍ（ｋ−ｉ）ビットシフト回路、 409……ERR′生成回路、410……出力回路、 411……データ生成回路、412……ラッチ回路、 413……アクチュエータ駆動信号生成回路、 414……miビット遅延回路、 415……mk−0.5ビット遅延回路、 416……Ｔ_ERR遅延回路、 417,650……内部コントローラ、 601……αビットシフト回路。

Claims

【特許請求の範囲】

【請求項１】１乃至複数のセンサおよびアクチュエータ
を接続した複数のノードコントローラおよびこれら複数
のノードコントローラを管理するメインコントローラを
環状に直列接続するとともに、前記メインコントローラ
は前記複数のノードコントローラのアクチュエータへの
出力データを含むデータフレーム信号を送出し、各ノー
ドコントローラは前段のノードコントローラもしくは前
段のメインコントローラからのデータフレーム信号に自
己のノードコントローラに接続されるセンサからの入力
データを付加するとともに自己のノードコントローラに
接続されるアクチュエータへの出力データを抜き取って
後段のノードコントローラもしくは後段のメインコント
ローラへ送出する直列制御装置において、前記データフレーム信号は前記入力データのスタート位
置を示す入力データ用スタートコードと、前記入力デー
タ列と、前記出力データのスタート位置を示す出力デー
タ用スタートコードと、前記出力データ列と、前記デー
タ列の終端位置を示すストップコードとを有し、かつこ
れらが先頭からこの、順番に並べられたフレーム構成と
するとともに、各ノードコントローラに接続されるセンサおよびアクチ
ュエータのビット数をそれぞれｉおよびｋ、前記データ
フレーム信号に搭載される入力データのセンサ１ビット
当りについてのビット数をｍ、前記データフレーム信号
に搭載される出力データのアクチュエータ１ビット当り
についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
とした場合、im＝km′の条件を満足させるとともに、前記各ノードコントローラは、入力されたデータフレーム信号を（mi）ビット遅延シフ
トするデータシフト手段と、入力されたデータフレーム信号中の入力データ用スター
トコードを検出する第１のスタートコード検出手段と、この第１のスタートコード検出手段の検出出力を（mi）
ビット分遅延出力する遅延手段と、前記データシフト手段によるシフトデータから出力デー
タ用スタートコードを検出する第２のスタートコード検
出手段と、入力されたデータフレーム信号中のストップコードを検
出するストップコード検出手段と、前記入力されたデータフレーム信号中の出力データ用ス
タートコードを検出し、この検出信号を略（ｍ′ｋ）ビ
ット分遅延する第３のスタートコード検出手段と、データフレーム信号の入力に応答して入力されたデータ
フレーム信号中の入力データ用スタートコードを、前記
第１のスタートコード検出手段の検出信号に応答して当
該ノードコントローラについての入力データを、前記遅
延手段の遅延出力に応答して前記データシフト手段のシ
フト出力中の他ノードコントローラについての入力デー
タおよび出力データ用スタートコードを、前記第２のス
タートコード検出手段の検出信号に応答して入力された
データフレーム信号中の他ノードコントローラについて
の出力データおよびストップコードを、この順番に次段
のノードコントローラへのデータフレーム信号として順
次送出する切替制御手段と、前記第３のスタートコード検出手段の検出信号に応答し
て入力されたフレーム信号中の当該ノードコントローラ
についての出力データをラッチするラッチ手段と、前記ストップコード検出手段の検出信号に対応するタイ
ミングで前記ラッチ手段のラッチデータを当該ノードコ
ントローラのアクチュエータに加えるアクチュエータ駆
動手段とをそれぞれ具えるようにした直列制御装置。
【請求項２】１乃至複数のセンサおよびアクチュエータ
を接続した複数のノードコントローラおよびこれらの複
数のノードコントローラを管理するメインコントローラ
を環状に直列接続するとともに、前記メインコントロー
ラは前記複数のノードコントローラのアクチュエータへ
の出力データを含むデータフレーム信号を送出し、各ノ
ードコントローラは前段のノードコントローラもしくは
前段のメインコントローラからのデータフレーム信号に
自己のノードコントローラに接続されるセンサからの入
力データを付加するとともに自己のノードコントローラ
に接続されるアクチュエータへの出力データを抜き取っ
て後段のノードコントローラもしくは後段のメインコン
トローラへ送出する直列制御装置において、前記データフレーム信号は前記入力データのスタート位
置を示す入力データ用スタートコードと、前記入力デー
タ列と、前記出力データのスタート位置を示す出力デー
タ用スタートコードと、前記出力データ列と、前記デー
タ列の終端位置を示すストップコードとを有し、かつこ
れらが先頭からこの順番に並べられたフレーム構成とす
るとともに、各ノードコントローラに接続されるセンサおよびアクチ
ュエータのビット数をそれぞれｉおよびｋ、前記データ
フレーム信号に搭載される入力データのセンサ１ビット
当りについてのビット数をｍ、前記データフレーム信号
に搭載される出力データのアクチュエータ１ビット当り
についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
とした場合、im＞km′の条件を満足させるとともに、前記各ノードコントローラは、入力されたデータフレーム信号を（mi）ビット遅延シフ
トする第１のデータシフト手段と、入力されたデータフレーム信号を（km′−im）ビット遅
延シフトする第２のデータシフト手段と、入力されたデータフレーム信号中の入力データ用スター
トコードを検出する第１のスタートコード検出手段と、この第１のスタートコード検出手段の検出出力を（mi）
ビット分遅延出力する遅延手段と、前記第一のデータシフト手段によるシフトデータから出
力データ用スタートコードを検出する第２のスタートコ
ード検出手段と、入力されたデータフレーム信号中のストップコードを検
出するストップコード検出手段と、前記入力されたデータフレーム信号中の出力データ用ス
タートコードを検出し、この検出信号を略（ｍ′ｋ）ビ
ット分遅延する第３のスタートコード検出手段と、データフレーム信号の入力に応答して入力されたデータ
フレーム信号中の入力データ用スタートコードを、前記
第１のスタートコード検出手段の検出信号に応答して当
該ノードコントローラについての入力データを、前記遅
延手段の遅延出力に応答して前記第１のデータシフト手
段のシフト出力中の他ノードコントローラについての入
力データおよび出力データ用スタートコードを、前記第
２のスタートコード検出手段の検出信号に応答して前記
第２のデータシフト手段のシフト出力中の他ノードコン
トローラについての出力データおよびストップコード
を、この順番に次段ノードコントローラへのデータフレ
ーム信号として順次送出する切替制御手段と、前記第３のスタートコード検出手段の検出信号に応答し
て入力されたフレーム信号中の当該ノードコントローラ
についての出力データをラッチするラッチ手段と、前記スタートコード検出手段の検出信号に対応するタイ
ミングで前記ラッチ手段のラッチデータを当該ノードコ
ントローラのアクチュエータに加えるアクチュエータ駆
動手段とをそれぞれ具えるようにした直列制御装置。
【請求項３】１乃至複数のセンサおよびアクチュエータ
を接続した複数のノードコントローラおよびこれら複数
のノードコントローラを管理するメインコントローラを
環状に直列接続するとともに、前記メインコントローラ
は前記複数のノードコントローラのアクチュエータへの
出力データを含むデータフレーム信号を送出し、各ノー
ドコントローラは前段のノードコントローラもしくは前
段のメインコントローラからのデータフレーム信号に自
己のノードコントローラに接続されるセンサからの入力
データを付加するとともに自己のノードコントローラに
接続されるアクチュエータへの出力データを抜き取って
後段のノードコントローラもしくは後段のメインコント
ローラへ送出する直列制御装置において、前記データフレーム信号は前記入力データのスタート位
置を示す入力データ用スタートコードと、前記入力デー
タ列と、前記出力データのスタート位置を示す出力デー
タ用スタートコードと、前記出力データ列と、前記デー
タ列の終端位置を示すストップコードとを有し、かつこ
れらが先頭からこの順番に並べられたフレーム構成とす
るとともに、各ノードコントローラに接続されるセンサおよびアクチ
ュエータのビット数をそれぞれｉおよびｋ、前記データ
フレーム信号に搭載される入力データのセンサ１ビット
当りについてのビット数をｍ、前記データフレーム信号
に搭載される出力データのアクチュエータ１ビット当り
についてのビット数をｍ′（ｍ′＝ｍまたはｍ′≠ｍ）
とした場合、im＜km′の条件を満足させるとともに、前記各ノードコントローラは、入力されたデータフレーム信号を（km′−im）ビット遅
延シフトする第１のデータシフト手段と、入力されたデータフレーム信号を（km′）ビット遅延シ
フトする第２のデータシフト手段と、前記第１のデータシフト手段によるシフトデータから入
力データ用スタートコードを検出する第１のスタートコ
ード検出手段と、この第１のスタートコード検出手段の検出信号を（mi）
ビット分遅延する遅延手段と、前記第２のデータシフト手段によるシフトデータから出
力データ用スタートコードを検出する第２のスタートコ
ード検出手段と、入力されたデータフレーム信号中のストップコードを検
出するストップコード検出手段と、前記第１のデータシフト手段によるシフトデータから出
力データ用スタートコードを検出し、この検出信号を略
（ｍ′ｋ）ビット分遅延する第３のスタートコード検出
手段と、データフレーム信号の入力に応答して前記第１のデータ
シフト手段のシフトデータ中の入力データ用スタートコ
ードを、前記第１のスタートコード検出手段の検出信号
に応答して当該ノードコントローラについての入力デー
タを、前記遅延手段の遅延出力に応答して前記第２のデ
ータシフト手段のシフト出力中の他ノードコントローラ
についての入力データおよび出力データ用スタートコー
ドを、前記第２のスタートコード検出手段の信号に応答
して入力されたデータフレーム信号中の他ノードコント
ローラについての出力データおよびストップコードを、
この順番に次段ノードコントローラへのデータフレーム
信号として順次送出する切替制御手段と、前記第３のスタートコード検出手段の検出信号に応答し
て入力されたフレーム信号中の当該ノードコントローラ
についての出力データをラッチするラッチ手段と、前記スタートコード検出手段の検出信号に対応するタイ
ミングで前記ラッチ手段のラッチデータを当該ノードコ
ントローラのアクチュエータに加えるアクチュエータ駆
動手段とをそれぞれ具えるようにした直列制御装置。