JP2562179B2 - データ転送制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ転送制御に係り、特にシステムの配
置状態によりケーブル長が変化した場合等のように、信
号遅延時間に変化を生じた際においても信頼性の高いデ
ータ転送の可能な技術に関する。

〔従来の技術〕

磁気ディスク装置等の入出力装置においては、上位の
送信装置からのデータ転送に際して、インターフェース
ケーブルの長さに応じた信号伝搬遅延による影響を考慮
する必要がある。このことを具体的に説明すると、以下
の通りである。

すなわち、磁気ディスク装置に転送されたデータは磁
気ディスク上の予定されたアドレスに記録されなければ
ならない。このようなアドレスは、装置アドレス、ヘッ
ド番号、トラック番号及び該トラックにおけるインデッ
クスと呼ばれる基準点からみた位置を指定するのが一般
的である。したがって、磁気ヘッドが上記アドレス位置
の直上に達した段階で磁気ヘッドに対してデータが与え
られていなければならない。

記録すべき最初のデータが磁気ヘッドの記録開始時に
間に合うように供給されるためには、さらにこれよりも
所定時間前に磁気ディスク装置よりデータ転送要求（SY
NCIN）が出力される必要がある。この所定時間とは、具
体的にデータを要求する制御信号の伝搬時間、データ自
身の伝搬時間及び送信装置における遅延時間等を総合し
て決定され、これらの要素の中でいずれが変動しても誤
ったデータ転送動作を生じさせる危険がある。

上記中、データの伝搬時間は上位の送信装置と磁気デ
ィスク装置とを結ぶインターフェースケーブルの長短に
依存して変動するため、この長さが上記所定時間におけ
る大きな変動要素となっていた。

特に、データ転送速度の高速化にともなって、送信装
置からのデータを直列化した後、さらにこれを符号化し
て磁気ヘッドに送信する等、データが磁気ヘッドに達す
る所用時間がますます短縮化される傾向にあり、ケーブ
ル長の差異による伝搬遅延時間の差は、装置設計及び設
置条件に大きく影響してきている。

このようなケーブルの長短に起因する伝搬遅延時間の
差異に影響されることなく確実なデータ転送を汎用的に
実現しようとする技術として、下記のものがある。

第１は、磁気ディスク装置側に適当な段数のバッファ
を設けて、磁気ディスク装置において当該データが必要
となる時点よりも前に当該データをバッファに取り込ん
でおく技術である。

第２は、特開昭55−23595号公報に記載されているよ
うに、まず、受信装置から送信装置に対して制御信号を
送出した後、これに基づいて送信装置から受信装置に再
度制御信号が送られてくるまでの間の時間を測定し、伝
搬遅延時間を算出する。次に、データ転送前に上記の時
間算出を行い、最初のデータバイトの要求信号を上記算
出値に基づくバイトおよびビット時間だけ早めて送信す
る技術である。

〔発明が解決しようとする課題〕

ところが、上記第１の技術においては、データ転送速
度が高速化するのに従いバッファ段数を増加させなけれ
ばならないという問題があり、第２の技術では制御方法
が複雑化するとともに、送信装置と受信装置の制御回路
の変更を同時に行わなければならないといった問題があ
った。

本発明は、上記課題に着目してなされたものであり、
その目的は、回路変更等を要することなく伝搬遅延時間
の変化に影響されずに信頼性の高いデータ転送の可能な
技術を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、概ね次の通りである。

すなわち、データ転送を開始する際に、第１の装置に
対するデータ転送要求信号（SYNCIN）の送信時点以降の
時間を複数のエリアに分割するとともに、第１の装置か
らの応答信号（SYNCOUT）がいずれのエリアで帰還受信
されたかによって第２の装置からの後続のデータ転送要
求信号（SYNCIN）の送信を所定サイクル分だけシフト出
力させるものである。

また、第１の装置に対して送出されたデータ転送要求
信号（SYNCIN）とこれに対応する第１の装置から帰還受
信された応答信号（SYNCOUT）との一致と、データ転送
要求信号（SYNCIN）と応答信号（SYNCOUT）との信号数
の総数の一致とを検出するものである。

〔作用〕

上記した手段によれば、１番目のデータ要求信号（SY
NCIN）が第２の装置から出力され、第１の装置を経由し
て応答信号（SYNCOUT）として第２の装置に帰還入力さ
れた段階で、いずれのエリアで帰還入力されたかを認識
し、後続のデータ要求信号（SYNCIN）を所定サイクルだ
けシフト、すなわちインヒビットする。これにより第２
の装置におけるバッファにはバッファオーバーフローを
生じない範囲の数の応答信号（SYNCOUT）が入力され該
バッファをセット状態とする。

したがって、インターフェースケーブル長の変更等に
より信号伝搬遅延時間に変化を生じた場合にも、回路等
の複雑な制御の変更を要することなく適切なバッファの
セット状態を実現できる。

また、データ転送要求信号（SYNCIN）と応答信号（SY
NCOUT）との一致をチェックすることにより、データ転
送エラーをより確実に防止することができ、信頼性の高
いデータ転送を実現できる。

〔実施例〕

第１図は本発明の一実施例であるデータ転送制御を実
現するためのSYNC制御回路を示すブロック図、第２図は
SYNCIN発生回路を示す回路図、第３図は第２図の回路構
成による動作時のタイミングチャート、第４図はSYNCOU
Tチェック回路を示す回路図、第５図は第４図の回路構
成による動作時のタイミングチャート、第６図は本実施
例のデータ処理システム全体を示す構成図、第７図は制
御装置からストリングコントローラへのデータ転送回路
図、第８図は第７図の回路構成による動作時のタイミン
グチャートである。

第６図で示されるシステム構成において、11は主処理
装置（CPU）、12は制御装置（DKC）、13a,13bはストリ
ングコントローラ（SDC）、14a,14bは磁気ディスク装置
（DKU）をそれぞれ示している。図中において各装置を
結ぶ16a,16bおよび17a,17bはそれぞれインターフェース
ケーブルを表しており、これらのケーブル長はシステム
設置状況によって異なる。当該システムにおいて、主処
理装置11より転送されるデータは、制御装置12およびス
トリングコントローラ（SDC）13aまたは13bを経由して
レコードとして磁気ディスク装置14aまたは14bに記録さ
れる。

第７図において、制御装置12内にはレシーバ24を介し
てストリングコントローラ13からのデータ転送要求信号
としてのSYNCIN信号によってセットされるフリップフロ
ップ27を備えており、該フリップフロップ27からのＱ出
力はインターフェースドライバ22を経てSYNCOUT信号
（応答信号）としてストリングコントローラ13に対して
帰還出力される。また、主処理装置11より送られてきた
書き込みデータは制御装置12においてインターフェース
ドライバ23を経てBUSOUT信号としてストリングコントロ
ーラ13に出力される。

ストリングコントローラ13において、21はSYNCIN信号
を出力するためのインターフェースドライバ、25および
26は、それぞれSYNCOUT信号およびBUSOUT信号を受信す
るためのレシーバである。

また、140はSYNC制御回路であり、この内部構成につ
いては第１図とともに後述する。

第７図中、31,32および33はANDゲート、28（以下バッ
ファFFA28と略称する）、29（以下バッファFFB29と略称
する）および30はＤタイプフリップフロップ、34は磁気
ディスク装置14に対する書き込み回路である。上記バッ
ファFFA28およびバッファFFB29の前段のANDゲート31,32
にはSYNCOUT信号およびＤタイプのフリップフロップ30
の１出力および０出力がそれぞれ入力される構造となっ
ている。また上記フリップフロップ30は０出力がＤ端子
に帰還入力されてＴフリップフロップとして動作するよ
うに構成されている。したがって、ストリングコントロ
ーラ13に入力されるSYNCOUT信号は１パルス毎にバッフ
ァFFA28とバッファFFB29とに振り分けられ、これと同期
してBUSOUT信号により書き込みデータがバッファFFA28
およびバッファFFB29にそれぞれ取り込まれる。

第８図は上記第７図の動作タイミングを示しており、
同図において信号BRは図示されないリングカウンタ等で
生成される計数パルスであり、この信号BRの８カウント
を１周期としてSYNCIN信号が発生されている。

主処理装置11から磁気ディスク装置14への書き込みデ
ータの転送は、ストリングコントローラ13が制御装置12
に対してSYNCIN信号を送出することに応じて開始され
る。制御装置12はストリングコントローラ13からのSYNC
IN信号を受領すると、主処理装置11から予め転送された
データバイトをBUSOUT信号にのせて送出し、これととも
にSYNCOUT信号をストリングコントローラ13に送出す
る。ストリングコントローラ13は、SYNCOUT信号の受信
によりBUSOUT信号で受領したデータバイトをバッファFF
A28あるいはバッファFFB29にセットする。すなわち、第
７図および第８図では、フリップフロップ30はSYNCOUT
信号の１回の転送毎に反転するため、BUSOUT信号からの
データバイトはバッファFFA28とバッファFFB29とに交互
にセットされる。ここで、最後のデータバイトが転送さ
れるまでストリングコントローラ13は制御装置12に対し
てSYNCIN信号をＴ間隔の周期で繰り返し送出する。この
ようなデータバイトの転送の間に最初のデータバイトは
書き込み回路34で直列化されるとともに符号化されて磁
気ディスク装置14の磁気ヘッドに与えられる。ここで、
ストリングコントローラ13は上記磁気ディスク装置14と
同期しているので、直列化された最初のデータバイトは
磁気ヘッドの直下位置からトラックに沿って記録が開始
される。したがって、上記回路構成によれば、第８図に
おいて、第１のデータバイトを必要とする時点Ｐでバッ
ファFFA28に既にこのデータバイトがセットされていな
ければならない。

ここで、制御装置12とストリングコントローラ13のケ
ーブル長が変更された場合には、SYNCIN信号の発生から
SYNCOUT信号の到着までの時間TD、すなわち信号の伝搬
遅延時間はこれにともなって変化する。通常、インター
フェースケーブル16に用いられるケーブル自身の伝搬遅
延時間は5nSec/m程度であり、データ転送速度が3Mbyte/
Secである場合、SYNCIN信号のパルス間隔Ｔは660nSecと
なる。このようなデータ転送速度下において、従来の回
路構成例では、インターフェースケーブル16の長さが０
〜約60m程度の範囲であれば、磁気ヘッドが第１のデー
タバイトを必要とする時点までに例えばバッファFFA28
に対して最初のデータバイトをセットしておくことが可
能であった。ところが、データ転送速度が4.5または6Mb
yte/Secの高速状態となると、SYNCIN信号のパルス間隔
は、444nSecあるいは334nSecと高速化するため、従来の
回路構成でこれに追従する場合にはインターフェースケ
ーブル16a,16bの長さを45mあるいは30m以下に制限する
か、ストリングコントローラ13のデータバッファである
バッファFFA28,バッファFFB29をさらに３段あるいは４
段以上とするしかなかった。

この点について、本実施例では以下に説明するSYNC制
御回路140におけるSYNCIN発生回路50およびSYNCOUTチェ
ック回路80とにより、SYNCIN信号とSYNCOUT信号とが出
力制御されている。

以下、SYNCIN発生回路50の構成およびその動作タイミ
ングを第２図および第３図を用いて説明する。

SYNCIN発生回路50の内部は第２図に示すように、AND
ゲート51,54,56,59,61,62,67、ORゲート58,66,68、およ
びフリップフロップ52,53,55,57,60,63,64,65で構成さ
れている。

同図の回路構成において、初期リセット信号であるRS
T1およびRST2の“0"によりこれが反転されてフリップフ
ロップ52,53,60のＲ端子にそれぞれ“1"が入力され、こ
れらのフリップフロップの１出力の初期状態がすべて
“0"とされる。この状態で１番目のSYNCCLK信号が入力
される。ここでANDゲート51はフリップフロップ60の０
出力からの“1"により開かれた状態となっているため、
ANDゲート51より“1"が出力され、フリップフロップ52,
53のＴ端子に“1"を与える。このときフリップフロップ
52のＤ端子には常に“1"が与えられているため、これを
取り込んだフリップフロップ52の１出力は“1"となる。
一方フリップフロップ53のＤ端子はフリップフロップ52
の１出力がまだ“0"の段階のデータを取り込んでいるた
めその１出力は“0"のまま維持される。したがって、各
フリップフロップ52,53,60の出力１の状態はそれぞれ
“1,0,0"となる。

次に、２番目のSYNCCLK信号が入力された時点で、既
にフリップフロップ52の１出力は“1"となっており、こ
れによりフリップフロップ53のＤ端子には“1"が与えら
れているため、該フリップフロップ53の１出力は“1"に
変化し、ANDゲート59を開く。

続いて、フリップフロップ53の１出力が“1"となった
直後のBR信号の“0"タイミング（BR0）によってANDゲー
ト59を経てフリップフロップ60がセットされ、この１出
力が“1"に変化する。

上記のフリップフロップ52の１出力の立ち上がりから
フリップフロップ53の１出力の立ち上がりまでをT1、そ
の後のフリップフロップ60の１出力の立ち上がりまでを
T2、それ以降の「第１のデータバイトを必要とする時点
Ｐ」までをT3、これ以降をすべてT4として４個のSYNCOU
Tエリア（T1,T2,T3,T4）を定義する。

本実施例では、１番目のCYNCCLK信号によりこれが初
期状態において開かれているANDゲート67を通過して１
番目のSYNCIN信号として出力される。この時点からT1エ
リアが開始される。以降のSYNCIN信号の生成について
は、上記の１番目のSYNCIN信号が上記SYNCOUTエリア（T
1〜T4）のいずれの段階で１番目のSYNCOUT信号としてSY
NCIN発生回路50に帰還入力されたか、すなわちケーブル
その他による信号遅延時間がどの程度であるかによって
異なる制御が行われる。

以下に３つのケースに分けて説明する。

１番目のSYNCOUT信号がT1エリアで帰還入力された場
合 このような事態は、インターフェースケーブル16が短
い場合に生じ、何等の制御も行わない場合には、「第１
のデータバイトを必要とする時点」において、４番目の
SYNCIN信号までが入力された状態となってしまい、用意
された２つのバッファFFA28およびバッファFFB29がオー
バーフローしてしまう事態となる。

そこで本実施例のSYNC制御回路140ではSYNCIN信号
は、２番目および３番目のSYNCCLK信号をインヒビッ
ト、すなわち２周期分だけシフトさせこの間は、SYNCIN
信号の出力を停止し、「第１のデータバイトを必要とす
る時点Ｐ」までに２番目までのSYNCOUT信号がバッファF
FA28およびバッファFFB29に対してセットされた状態を
維持できるようにしておく。このようなインヒビット動
作について以下に説明する。

すなわち第３図のケース１において、T1エリアではフ
リップフロップ52,53,60の１出力がそれぞれ“1,0,0"と
なっているため、ANDゲート54が開き、入力されてきた
１番目のSYNCOUT信号はフリップフロップ55をセット
し、該フリップフロップ55の１出力を“1"とし、これに
よってフリップフロップ63のＤ端子に“1"を与える。

一方、当該フリップフロップ55の０出力からの“0"に
よりANDゲート56が閉じた状態に維持されるとともに、O
Rゲート58を通過してフリップフロップ57のＲ端子に
“0"から反転された“1"が与えられるため、該フリップ
フロップ57はリセット状態を保持される。したがって、
フリップフロップ52,53,60の各出力状態が“1,0,0"と
“1,1,0"との境界領域にある状態でSYNCOUT信号の入力
があった場合、フリップフロップ55の出力を優先させる
ように制御されている。またこのとき、フリップフロッ
プ65においてもＤ端子が“0"となっているため、出力１
は“0"を維持されている。

続いて、フリップフロップ53および60の１出力が順次
“1"とされると、フリップフロップ60の１出力“1"によ
りANDゲート62が開かれ、続くBR2のタイミングでフリッ
プフロップ63のＴ端子に“1"が与えられ該フリップフロ
ップ63の出力を“1"とする。この出力“1"は、ORゲート
66を通過し、“0"出力に反転しANDゲート67を閉じる。
このようにANDゲート67が閉じられるタイミングは、第
３周期目のBR2に同期しており、これによって３番目以
降のSYNCIN信号が出力されない（インヒビットされた）
状態となる。

以上のようにしてANDゲート67が閉じられた状態で
「第１のデータバイトを必要とする時点Ｐ」を経過した
後、４番目と５番目のSYNCCLK信号の間のBR2のタイミン
グにおいてANDゲート62を経てフリップフロップ64がセ
ット状態となり、１出力に“1"を発生する。この出力は
ORゲート68を通過してANDゲート61を開く。このように
してフリップフロップ64がセット状態となった直後のBR
0のタイミングでフリップフロップ55がリセットされ、
次段のフリップフロップ63のＤ端子を“0"とする。さら
にこの直後のBR2のタイミングによってフリップフロッ
プ63の１出力が“0"となると、フリップフロップ64のＤ
端子も“0"とされる。一方、フリップフロップ63の１出
力の“0"はORゲート66を通過した後“1"に反転されて、
ANDゲート67を開く。

以上によってSYNCCLK信号のインヒビット状態が解除
され、５番目以降のSYNCCLK信号が３番目以降のSYNCIN
信号として出力される。

このように、SYNCIN信号のT1エリアでの帰還、すなわ
ち信号遅延時間の比較的短い（同一CLK周期内で帰還さ
れた）場合には、3,4番目のSYNCIN信号の“1"出力をイ
ンヒビットすることにより、２個のバッファFFA28およ
びバッファFFB29が３番目以降のSYNCOUT信号によびオー
バーフローされることなく、１番目および２番目のSYNC
OUT信号によってセット状態を維持したまま「第１のデ
ータバイトを必要とする時点Ｐ」を迎えることができ
る。

１番目のSYNCOUT信号がT2エリアで帰還入力された場
合 当該T2エリアではフリップフロップ52,53,60の各１出
力がそれぞれ“1,1,0"となっているため、ANDゲート56
が開かれた状態となっており、これに１番目のSYNCOUT
信号が入力されると、ANDゲート56に出力“1"を生じ
る。これによりフリップフロップ57がセットされるとと
もにフリップフロップ65のＤ端子に“1"が与えられる。
その後、フリップフロップ60の１出力が“1"になった直
後のBR2のタイミングによってANDゲート62を経てフリッ
プフロップ65のＴ端子に“1"が与えられて該１出力が
“1"となる。この出力はORゲート66を経て“0"に反転し
た後、ANDゲート67を閉じる。これによって３番目のSYN
CCLK信号はSYNCIN信号としては出力されない状態とな
る。

続いてBR0のタイミングによって、ANDゲート61および
ORゲート58を経てフリップフロップ57がリセットされ、
次段のフリップフロップ65のＤ端子に“0"が与えられ
る。続くBR2のタイミングでANDゲート62を経てフリップ
フロップ65の１出力が“0"となる。これによってORゲー
ト66を経て反転された出力“1"は、ANDゲート67を開
き、その後の４番目のSYNCCLK信号は３番目のSYNCIN信
号として出力される。すなわちケース２においては、４
番目のSYNCCLK信号のみが１周期分インヒビットされたS
YNCIN信号として出力される。

１番目のSYNCOUT信号がT3エリアで帰還入力された場
合 この状態は、インターフェースケーブル16の長さが許
容最大値となった場合であり、SYNCIN信号のインヒビッ
ト制御は行われない。

すなわち、当該T3エリアにおいて、フリップフロップ
52,53,60の１出力はそれぞれ“1,1,1"となっているた
め、ANDゲート54および56の論理積は成立せず閉じたま
まの状態となる。このため、フリップフロップ55,57,6
3,64,65の１出力はすべて“0"のままとなる。したがっ
て、ORゲート66の反転出力は“1"となり、ANDゲート67
は常に開いた状態とされる。したがって、この状態で帰
還入力されたSYNCOUT信号はそのままSYNCIN信号として
出力される。

以上のように、本実施例ではSYNCIN発生回路50によ
り、帰還入力されるSYNCOUT信号の遅延時間を測定し、
この遅延状態に応じて〜に示したようにSYNCIN信号
の出力をインヒビット制御するため、ケーブル長が変更
され、遅延時間が変化した場合においても、バッファFF
A28およびバッファFFB29のオーバーフローを生じること
なく、「第１のデータバイトを必要とする時点Ｐ」にお
いて少なくともバッファFFA28が１番目のSYNCOUT信号に
よるセット状態を維持できるようになっている。

なお、上記１番目のSYNCOUT信号の帰還入力がT4であ
った場合には、インターフェースケーブル16の過長等に
より、規定遅延時間を満たしていない状態である。この
T4エリアの場合については後述する。

次に、SYNCOUTチェック回路80の回路構成およびその
動作を第４図および第５図を用いて説明する。

第４図において、81〜83はインバータ、84〜95,108〜
115,125はフリップフロップ、96〜107,116〜123,131はA
NDゲート、126〜130,124はORゲートをそれぞれ示してい
る。上記中、フリップフロップ84〜87,88〜91,92〜95は
それぞれ４ビットのリングカウンターを構成しており、
これらの初期値はRST3により全て（1,0,0,0）となる。
また、フリップフロップ85〜87はSYNCIN信号、フリップ
フロップ88〜91はSYNCOUT信号、フリップフロップ92〜9
5はBR3のそれぞれの立ち下がりエッジにおいて（0,1,0,
0）（0,0,1,0）（0,0,0,1）（1,0,0,0）（0,1,0,
0）,,,,,,,,のようにリング状にシフトするよう構成さ
れている。

ANDゲート96〜99はSYNCIN信号、ANDゲート100〜103は
SYNCOUT信号を先頭から順にA,B,C,D,A,B,,,,,というよ
うに４種類にナンバリングしてそれぞれのレジスタに格
納するためのセレクト回路となっている。フリップフロ
ップ108〜111は、入力されてきたSYNCIN信号を送り出し
たことを記憶しておくためのレジスタとして機能し、上
記ANDゲート96〜99によってナンバリングされたA,B,C,D
に対応して４ビットで構成されている。フリップフロッ
プ112〜115は上記フリップフロップ108〜111と同様にSY
NCOUT信号を受け取ったことを記憶しておくレジスタと
して機能し、同様に４ビット構成となっている。ANDゲ
ート104〜107は、上記レジスタをリセットするタイミン
グを発生するために機能し、A,B,C,Dのそれぞれに対応
してチェック終了後、順次レジスタをリセットしてい
く。ANDゲート116〜119はA,B,C,Dのそれぞれの上記レジ
スタがセット状態にあるか否かのチェックタイミングを
生成する。126〜129のORゲートは、排他的論理和回路
（エクスクルッシブ・オアゲート）であり、フリップフ
ロップ84〜87とフリップフロップ88〜91の両出力が、全
情報転送終了後においてそれぞれ一致しているか否か
（SIA＝SOA,SIB＝SOB,SIC＝SOC,SID＝SOD）、すなわ
ち、SYNCIN信号の総数とSYNCOUT信号の総数の下位４ビ
ットを比較チェックし、一致しないものが一つでもある
場合には出力“1"をORゲート130より発生させる。ま
た、ANDゲート120〜123は、後述の如く、SYNCIN信号とS
YNCOUT信号との対応をチェックして、これが相違する場
合には出力“1"をORゲート124に対して出力する構成と
なっている。上記各チェックにおいて不一致（エラー）
が検出された場合には、フリップフロップ125がセット
状態となり、SYNCOUNTERR信号が出力される。

次に、上記第４図で説明した回路構成における動作を
第５図に基づいて説明する。

前述の如く、フリップフロップ84〜87の出力であるSI
A〜SID信号は初期リセットによりそれぞれSIA＝“1",SI
B＝“0",SIC＝“0",SID＝“0"（1,0,0,0）の状態に初期
化される。これとともに、SOA〜SOD信号およびRSA〜RSD
信号も同様（1,0,0,0）に初期化される。

ここで第５図に示されるように、SIA〜SID信号は、１
番目のSYNCIN信号の立ち下がりでSIA＝“0",SIB＝“1"
となり、その後２番目以降のSYNCIN信号の各立ち下がり
で順次SIC→SID→SIA→SIBを“1"に変化させシフトして
いく。SILA〜SILD信号（前述のレジスタ出力）は、１番
目のSYNCIN信号の立ち上がり時において、SIA＝“1"でS
IB〜SID＝“0"のため、ANDゲート96のみが論理和が成立
し、フリップフロップ108を“1"にセットする。２番目
のSYNCIN信号の立ち上がり時にはSIBのみが“1"となる
ため、ANDゲート97を経てフリップフロップ109に“1"が
セットされる。以後同様に、３番目のSYNCIN信号でフリ
ップフロップ110に、４番目のSYNCIN信号でフリップフ
ロップ111に“1"がそれぞれセットされる。

一方、フリップフロップ92〜95の出力によるRSA〜RSD
信号は、BR3のタイミングで上記SIA〜SIDと同様にリン
グ状にシフトし、前述のレジスタのリセットおよびSYNC
OUT信号のチェックタイミングを生成する。すなわちリ
セットタイミングは、フリップフロップ108を例にする
とSYNCIN信号の４番目と５番目の間のRB1のタイミング
でANDゲート104を経てリセットされる。続いて、SYNCIN
信号の５番目の立ち上がりでANDゲート96を経てフリッ
プフロップ108は再度セットされる。また、チェックタ
イミングについては、リセットされる直前のBR7のタイ
ミングによってチェックタイミング信号CTAが出力さ
れ、ANDゲート120を開く。他のフリップフロップ109〜1
11についても上記のフリップフロップ108よりも順次１
サイクル遅れのタイミングでリセットおよびセットを繰
り返すとともに、チェックタイミング信号CTB〜CTDを順
次出力する。

第５図のケース１では、SYNCOUTチェック回路80に対
して正常に状態でSYNCOUT信号が帰還入力されている場
合を示している。同図では説明の都合上、第３図におけ
るT3エリアでSYNCOUT信号が帰還入力された場合を示し
ているが、T1またはT2エリアであってもよい。このとき
SOA〜SODは、SIA〜SIDと同様にSYNCOUTの立ち下がりエ
ッジによって順次シフトしている。フリップフロップ11
2〜115は、上記フリップフロップ108〜111と同様に、た
とえば１番目のSYNCOUT信号の立ち上がりエッジでフリ
ップフロップ112がセットされ、上記ANDゲート104が開
いた状態でのBR1のタイミングによってリセットされ
る。以後、他のフリップフロップ113〜115についても順
次１サイクル遅れのタイミングでリセットおよびセット
を繰り返す。

SILA〜SILDはそれぞれフリップフロップ108〜111の１
出力であり、SANCOUT信号が正常状態であれば、１番目
のCTAのタイミング時においてSILAは“1"となってい
る。一方このときフリップフロップ112はセット状態と
なっておりその０出力（SOLA）は“0"であるため、AND
ゲート120における論理積は成立せず、ANDゲート120か
らの出力は“0"となる。このとき、他のANDゲート121〜
123もCTB〜CTDが“0"に維持されているため、いずれも
論理積が不成立となっており、フリップフロップ125は
リセット状態が維持され、エラー報告であるSYNCOUTERR
信号は出力されない。

以上が、正常状態における動作であるが、第５図のケ
ース２に示したように、SYNCOUT信号が非常に遅れてSYN
COUTチェック回路80に帰還入力された場合、すなわち第
３図で示したT4エリアで１番目のSYNCOUT信号の帰還入
力があった場合（異常時）には、１番目のCTAのタイミ
ングでSILAは“1"となっており、これに対してフリップ
フロップ112にはこれに対応するSYNCOUT信号がまだ到着
していないためセット状態とはなっておらず、その０出
力が“1"、すなわちSOLA＝“1"となっている。したがっ
て、ANDゲート120の論理積が成立し、該ANDゲート120か
らの出力“1"はORゲート124を経てフリップフロップ125
をセット状態とする。これによりSYNCONTERR信号が“1"
となり、異常検出が報告される。

また、第５図のケース３に示されるように、たとえば
２番目のSYNCOUT信号のみが異常に遅延した場合には、
１番目のCTBのタイミング時にフリップフロップ113がセ
ットされていないため、SOLBが“1"のままとなり、AND
ゲート121の論理積が成立し、ORゲート124を経てフリッ
プフロップ125をセット状態とする。これによりSYNCONT
ERR信号が“1"となり、異常検出が報告される。同図の
ケース３では２番目のSYNCOUTが異常を生じた場合であ
るが、３番目以降のいずれかが異常である場合には、そ
れぞれCTC,CTD,CTA,CTBのタイミングでそれぞれ常時異
常検出が可能となる。

以上の説明では、SYNCIN信号とSYNCOUT信号との対応
チェックについて説明したが、SYNCIN信号の総数とSYNC
OUT信号の総数のチェックについては下記のように行わ
れる。

すなわち、総数のチェックはORゲート126〜129,130お
よびANDゲート131によって行われる。

情報転送終了後、ORゲート125〜129によってSIA＝SO
A,SIB＝SOB,SIC＝SOC,SID＝SODがそれぞれチェックされ
る。ORゲート126〜129はそれぞれ前述のようにエクスク
ルシブ・オアゲートで構成されているため、比較値が一
致しない場合には出力“1"となりORゲート130を経てCHK
TIME信号のタイミングによりANDゲート131を経てフリッ
プフロップ125をセットし、SYNCONTERR信号が“1"とな
り、異常検出が報告される。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、実施例では２段のバッファFFA28,FFB29を
備えた場合について説明したが３段以上の構成であって
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。

すなわち本発明によれば、インターフェースケーブル
長の変更等により信号遅延時間が変化した場合にも、複
雑な回路等の制御の変更を要することなく適切なバッフ
ァのセット状態を実現できる。

また、データ転送要求信号と応答信号との一致をチェ
ックすることにより、データ転送エラーをより確実に防
止することができ、信頼性の高いデータ転送を実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ転送制御方式を
示すブロック図、 第２図はSYNCIN発生回路を示す回路図、 第３図は第２図の回路構成による動作時のタイミングチ
ャート、 第４図はSYNCOUTチェック回路を示す回路図、 第５図は第４図の回路構成による動作時のタイミングチ
ャート、 第６図は実施例のデータ処理システム全体を示す構成
図、 第７図は制御装置からストリングコントローラへのデー
タ転送回路図、 第８図は第７図の回路構成による動作時のタイミングチ
ャートである。 11……主処理装置（CPU）、12……制御装置（DKC）、1
3,13a,13b……ストリングコントローラ（SDC）、14……
磁気ディスク装置、14a,14b……磁気ディスク装置（DK
U）、16,16a,16b,17a,17b……インターフェースケーブ
ル、21,22,23……インターフェースドライバ、24,25,26
……レシーバ、27……フリップフロップ、28……バッフ
ァFFA、29……バッファFFB、30……フリップフロップ、
31,32,33……ANDゲート、34……書き込み回路、50……S
YNCIN発生回路、51……ANDゲート、52,53……フリップ
フロップ、54……ANDゲート、55……フリップフロッ
プ、56……ANDゲート、57……フリップフロップ、58…
…ORゲート、59……ANDゲート、60……フリップフロッ
プ、61,62……ANDゲート、63〜65……フリップフロッ
プ、66……ORゲート、67……ANDゲート、68……ORゲー
ト、80……SYNCOUTチェック回路、81〜83……インバー
タ、84〜95……フリップフロップ、96〜107……ANDゲー
ト、108〜115……フリップフロップ、116〜123……AND
ゲート、124……ORゲート、125……フリップフロップ、
126〜130……ORゲート、131……ANDゲート、140……SYN
C制御回路、SYNCIN……データ転送要求信号、SYNCOUT…
…応答信号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】インターフェースケーブルによって相互に
   接続される第１の装置から第２の装置に対してデータ転
   送を行うデータ転送制御システムにおいて、データ転送
   を開始する際に、第１の装置に対するデータ転送要求信
   号の送信時点以降の時間を複数のエリアに分割するとと
   もに、第１の装置からの応答信号がいずれのエリアで帰
   還受信されたかによって第２の装置からの後続のデータ
   転送要求信号の送信を所定サイクル分だけシフト出力さ
   せて送信することを特徴とするデータ転送制御方式。
2. 【請求項２】上記第２の装置において第１の装置に対し
   て送出されたデータ転送要求信号とこれに対応する第１
   の装置から帰還受信された応答信号との一致と、データ
   転送要求信号と応答信号との信号数の総数の一致とを検
   出する検出手段を備えていることを特徴とする請求項１
   記載のデータ転送制御方式。