JPH10320181A - 非線形フィードバック・シフトレジスタ回路 - Google Patents
非線形フィードバック・シフトレジスタ回路Info
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- JPH10320181A JPH10320181A JP9146072A JP14607297A JPH10320181A JP H10320181 A JPH10320181 A JP H10320181A JP 9146072 A JP9146072 A JP 9146072A JP 14607297 A JP14607297 A JP 14607297A JP H10320181 A JPH10320181 A JP H10320181A
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Abstract
(57)【要約】
【課題】 回路規模の小型化が可能であり、かつ設計の
容易な非線形フィードバック・シフトレジスタ回路を実
現する。 【解決手段】 双方向フリップフロップ１０１は、関数
発生器１０６の出力ビットＤＩＲの値が０又は１に応じ
てｍビットの内部状態を右又は左にシフトするととも
に、右端又は左端のビットをシリアル出力ＳＯとして出
力する。関数発生器１０６は、双方向シフトレジスタ１
０１のパラレル出力ＰＯと双方向シフトレジスタ１０１
の直前のシリアル出力ＳＯと関数発生器１０６の直前の
出力ビットＤＩＲを入力して、出力ビットＳＩと出力ビ
ットＤＩＲを出力する。出力ビットＳＩは疑似乱数とし
て出力端子１１０から出力される。本発明の非線形フィ
ードバック・シフトレジスタ回路の設計は、オイラー閉
路を探索することと等価であり、主関数として選べる関
数の種類が多様となり、かつ回路規模の小型化が可能で
ある。
容易な非線形フィードバック・シフトレジスタ回路を実
現する。 【解決手段】 双方向フリップフロップ１０１は、関数
発生器１０６の出力ビットＤＩＲの値が０又は１に応じ
てｍビットの内部状態を右又は左にシフトするととも
に、右端又は左端のビットをシリアル出力ＳＯとして出
力する。関数発生器１０６は、双方向シフトレジスタ１
０１のパラレル出力ＰＯと双方向シフトレジスタ１０１
の直前のシリアル出力ＳＯと関数発生器１０６の直前の
出力ビットＤＩＲを入力して、出力ビットＳＩと出力ビ
ットＤＩＲを出力する。出力ビットＳＩは疑似乱数とし
て出力端子１１０から出力される。本発明の非線形フィ
ードバック・シフトレジスタ回路の設計は、オイラー閉
路を探索することと等価であり、主関数として選べる関
数の種類が多様となり、かつ回路規模の小型化が可能で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置や情報処
理装置において採用され、許可されていないものが通信
データや記録媒体の内容を読みとることを困難にするた
めに、送信データ系列に疑似乱数を排他的論理和で足し
込む、ストリーム暗号を作成するための非線形フィード
バック・シフトレジスタ回路に関するものである。
理装置において採用され、許可されていないものが通信
データや記録媒体の内容を読みとることを困難にするた
めに、送信データ系列に疑似乱数を排他的論理和で足し
込む、ストリーム暗号を作成するための非線形フィード
バック・シフトレジスタ回路に関するものである。
【０００２】
【従来の技術】ストリーム暗号とは、送信データ系列に
疑似乱数を排他的論理和で足し込むことによって、疑似
乱数の値を知らない第三者によって送信データが読みと
られることを防止するものである。
疑似乱数を排他的論理和で足し込むことによって、疑似
乱数の値を知らない第三者によって送信データが読みと
られることを防止するものである。
【０００３】このストリーム暗号における疑似乱数を生
成する方法として、非線形フィードバック・シフトレジ
スタ回路を用いる方法が古くから使われている。図９
は、従来の非線形フィードバック・シフトレジスタ回路
の基本構成を示す機能ブロック図である。
成する方法として、非線形フィードバック・シフトレジ
スタ回路を用いる方法が古くから使われている。図９
は、従来の非線形フィードバック・シフトレジスタ回路
の基本構成を示す機能ブロック図である。
【０００４】図９において、シフトレジスタ９０１は、
入力端子９０８から供給される制御信号Ｌが０の時に入
力端子９０９からクロック信号ＣＬＫが供給されると、
入力端子９０７から供給されるｍビットのビット列ＰＩ
を内部状態として保持し、入力端子９０８から供給され
る制御信号Ｌが１の時に入力端子９０９からクロック信
号ＣＬＫが供給されると、保持されている内部状態を右
に１ビットシフトするとともに内部状態の左端には関数
発生器９０２から供給されるシリアル入力ＳＩが保持さ
れる。
入力端子９０８から供給される制御信号Ｌが０の時に入
力端子９０９からクロック信号ＣＬＫが供給されると、
入力端子９０７から供給されるｍビットのビット列ＰＩ
を内部状態として保持し、入力端子９０８から供給され
る制御信号Ｌが１の時に入力端子９０９からクロック信
号ＣＬＫが供給されると、保持されている内部状態を右
に１ビットシフトするとともに内部状態の左端には関数
発生器９０２から供給されるシリアル入力ＳＩが保持さ
れる。
【０００５】シフトレジスタ９０１の内部状態は、パラ
レル出力ＰＯとして関数発生器９０２に供給される。ま
た、関数発生器９０２の出力は、疑似乱数として出力端
子９１０から出力される。関数発生器９０２は、リード
・オンリ・メモリ（ＲＯＭ）あるいは論理回路によって
構成される。
レル出力ＰＯとして関数発生器９０２に供給される。ま
た、関数発生器９０２の出力は、疑似乱数として出力端
子９１０から出力される。関数発生器９０２は、リード
・オンリ・メモリ（ＲＯＭ）あるいは論理回路によって
構成される。
【０００６】図１０は、シフトレジスタ９０１の基本構
成を示す機能ブロック図である。図１０において、セレ
クタ１００１1〜１００１mは、入力端子１００５を介し
て供給される制御信号Ｌの値に応じてその左側から供給
される２つの入力（上から順にＡ入力、Ｂ入力とする）
の一方を選択して右側へ出力する。即ち、セレクタ１０
０１1〜１００１mは、制御信号Ｌが０であればＡ入力を
選択して出力し、制御信号Ｌが１であればＢ入力を選択
して出力する。
成を示す機能ブロック図である。図１０において、セレ
クタ１００１1〜１００１mは、入力端子１００５を介し
て供給される制御信号Ｌの値に応じてその左側から供給
される２つの入力（上から順にＡ入力、Ｂ入力とする）
の一方を選択して右側へ出力する。即ち、セレクタ１０
０１1〜１００１mは、制御信号Ｌが０であればＡ入力を
選択して出力し、制御信号Ｌが１であればＢ入力を選択
して出力する。
【０００７】入力端子１００７にはｍビットのパラレル
入力ＰＩが供給され、ＰＩのそれぞれのビットがセレク
タ１００１1〜１００１mのＡ入力に供給される。また、
入力端子１００８から供給されるシリアル入力ＳＩが、
セレクタ１００１1のＢ入力に供給される。フリップフ
ロップ１００２1〜１００２m-1の出力は、セレクタ１０
０１2〜１００１mのＢ入力に供給される。フリップフロ
ップ１００２1〜１００２mは、入力端子１００６からク
ロック信号ＣＬＫが供給される毎に、それぞれ図の左側
のセレクタ１００１1〜１００１mの出力を保持して、保
持した値を図の右側へ出力する。フリップフロップ１０
０２1〜１００２mの出力は、ｍビットのパラレル出力Ｐ
Ｏとして出力端子１０１０から出力される。したがっ
て、シフトレジスタの内部状態はフリップフロップ１０
０２1〜１００２mに保持されたビット系列によって表さ
れる。
入力ＰＩが供給され、ＰＩのそれぞれのビットがセレク
タ１００１1〜１００１mのＡ入力に供給される。また、
入力端子１００８から供給されるシリアル入力ＳＩが、
セレクタ１００１1のＢ入力に供給される。フリップフ
ロップ１００２1〜１００２m-1の出力は、セレクタ１０
０１2〜１００１mのＢ入力に供給される。フリップフロ
ップ１００２1〜１００２mは、入力端子１００６からク
ロック信号ＣＬＫが供給される毎に、それぞれ図の左側
のセレクタ１００１1〜１００１mの出力を保持して、保
持した値を図の右側へ出力する。フリップフロップ１０
０２1〜１００２mの出力は、ｍビットのパラレル出力Ｐ
Ｏとして出力端子１０１０から出力される。したがっ
て、シフトレジスタの内部状態はフリップフロップ１０
０２1〜１００２mに保持されたビット系列によって表さ
れる。
【０００８】シフトレジスタの内部状態を設定するに
は、まず内部状態として設定するｍビットのデータをパ
ラレル入力ＰＩとして入力端子１００７に供給し、入力
端子１００５に供給される制御信号Ｌを０とし、入力端
子１００６からクロック信号ＣＬＫを１個供給する。す
ると、パラレル入力ＰＩの各ビットが対応するフリップ
フロップ１００２1〜１００２mに保持される。
は、まず内部状態として設定するｍビットのデータをパ
ラレル入力ＰＩとして入力端子１００７に供給し、入力
端子１００５に供給される制御信号Ｌを０とし、入力端
子１００６からクロック信号ＣＬＫを１個供給する。す
ると、パラレル入力ＰＩの各ビットが対応するフリップ
フロップ１００２1〜１００２mに保持される。
【０００９】シフトレジスタに保持されたｍビットを図
の右方向に１ビットだけシフトするには、入力端子１０
０５に供給される制御信号Ｌを１とする。そして、入力
端子１００６からクロック信号ＣＬＫを１個供給する。
すると、シフトレジスタに保持されたｍビットが図の右
方向に１ビットだけシフトする。なお、その際には、入
力端子１００８から供給されたシリアル入力ＳＩが左端
のフリップフロップ１００２1に保持される。
の右方向に１ビットだけシフトするには、入力端子１０
０５に供給される制御信号Ｌを１とする。そして、入力
端子１００６からクロック信号ＣＬＫを１個供給する。
すると、シフトレジスタに保持されたｍビットが図の右
方向に１ビットだけシフトする。なお、その際には、入
力端子１００８から供給されたシリアル入力ＳＩが左端
のフリップフロップ１００２1に保持される。
【００１０】図１０のシフトレジスタの内部状態の可能
な変化の仕方は、図１１のような状態グラフによって表
現することができる。図１１は、ｍ＝３の場合のシフト
レジスタの状態グラフである。図１１において、丸印の
中に書かれている３文字は、図９又は図１０のシフトレ
ジスタの内部状態を表している。丸印と丸印の間の矢印
の付いた実線は状態の変化の方向を表しており、各実線
に添えられている数字０又は１は、シフトレジスタの左
端に供給されるシリアル入力ＳＩの値を示している。ま
た、矢印の付いた点線は状態が変化しないことを示して
いる。
な変化の仕方は、図１１のような状態グラフによって表
現することができる。図１１は、ｍ＝３の場合のシフト
レジスタの状態グラフである。図１１において、丸印の
中に書かれている３文字は、図９又は図１０のシフトレ
ジスタの内部状態を表している。丸印と丸印の間の矢印
の付いた実線は状態の変化の方向を表しており、各実線
に添えられている数字０又は１は、シフトレジスタの左
端に供給されるシリアル入力ＳＩの値を示している。ま
た、矢印の付いた点線は状態が変化しないことを示して
いる。
【００１１】例えば、０００が記入された丸印の右側に
１があり、その数字の添えられている矢印の付いた実線
の端に１００が記入された丸印があるが、これはシフト
レジスタのシリアル入力としてＳＩ＝１を供給してシフ
トレジスタを右にシフトさせると、シフトレジスタの内
部状態が０００から１００に変化することを意味してい
る。
１があり、その数字の添えられている矢印の付いた実線
の端に１００が記入された丸印があるが、これはシフト
レジスタのシリアル入力としてＳＩ＝１を供給してシフ
トレジスタを右にシフトさせると、シフトレジスタの内
部状態が０００から１００に変化することを意味してい
る。
【００１２】これをグラフ理論における用語と対比させ
ると、図の丸印がノードに対応し、実線が枝に対応して
いる。したがって、従来の非線形フィードバック・シフ
トレジスタ回路を設計することは、図１１の状態グラフ
においてハミルトン閉路を求めることに他ならない。ハ
ミルトン閉路とは、全てのノードを１度だけ通過して元
のノードに戻るような経路のことである。
ると、図の丸印がノードに対応し、実線が枝に対応して
いる。したがって、従来の非線形フィードバック・シフ
トレジスタ回路を設計することは、図１１の状態グラフ
においてハミルトン閉路を求めることに他ならない。ハ
ミルトン閉路とは、全てのノードを１度だけ通過して元
のノードに戻るような経路のことである。
【００１３】関数発生器９０２の入力は、シフトレジス
タ９０１の内部状態すなわち図１１の丸印の内部の値で
あり、関数発生器９０２の出力はシフトレジスタ９０１
に供給するシリアル入力ＳＩすなわち図１１の矢印の付
いた実線に添えられた数字であるから、ハミルトン閉路
が決まれば関数発生器９０２の入出力関係も決まる。
タ９０１の内部状態すなわち図１１の丸印の内部の値で
あり、関数発生器９０２の出力はシフトレジスタ９０１
に供給するシリアル入力ＳＩすなわち図１１の矢印の付
いた実線に添えられた数字であるから、ハミルトン閉路
が決まれば関数発生器９０２の入出力関係も決まる。
【００１４】図１２は、図１１の状態グラフに存在する
ハミルトン閉路の一例である。図１２において、小さな
丸印で囲まれた数字の示す順序で、内部状態０００から
実線を矢印の方向にたどって行くと、全ての内部状態を
１度だけ通過して、再び内部状態０００に戻ることが分
かる。
ハミルトン閉路の一例である。図１２において、小さな
丸印で囲まれた数字の示す順序で、内部状態０００から
実線を矢印の方向にたどって行くと、全ての内部状態を
１度だけ通過して、再び内部状態０００に戻ることが分
かる。
【００１５】図１３は、図１２のハミルトン閉路に対応
する関数発生器９０２の入出力対応を示した表である。
図１２の閉路の場合、関数発生器９０２から出力される
疑似乱数の１周期の出力は、１１１０１０００となる。
する関数発生器９０２の入出力対応を示した表である。
図１２の閉路の場合、関数発生器９０２から出力される
疑似乱数の１周期の出力は、１１１０１０００となる。
【００１６】なお、従来の非線形フィードバック・シフ
トレジスタ回路については、例えば、１９８６年にスプ
リンガー・ヴァーラグから刊行されたルェペル著「アナ
リシス・アンド・デザイン・オブ・ストリーム・サイフ
ァー」(R.A.Rueppel,Analysis and Design of Stream C
iphers, Springer-Verlag,1986)などに詳しい解説があ
る。また、グラフ理論やハミルトン閉路については、例
えば、高橋、藤重著「離散数学」（岩波書店１９８１
年）などに詳しい解説がある。
トレジスタ回路については、例えば、１９８６年にスプ
リンガー・ヴァーラグから刊行されたルェペル著「アナ
リシス・アンド・デザイン・オブ・ストリーム・サイフ
ァー」(R.A.Rueppel,Analysis and Design of Stream C
iphers, Springer-Verlag,1986)などに詳しい解説があ
る。また、グラフ理論やハミルトン閉路については、例
えば、高橋、藤重著「離散数学」（岩波書店１９８１
年）などに詳しい解説がある。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
非線形フィードバック・シフトレジスタ回路は、その設
計が難しいという問題があった。すなわち、前記のよう
に、疑似乱数の周期を最大にするような関数を設計する
ことは、ハミルトン経路を探索することに他ならない
が、ハミルトン閉路を探索することは難しい問題である
ことが知られている（例えば、前記「離散数学」参
照）。図１１の例のように、ノードが８個しか存在しな
い場合には、試行錯誤で簡単に経路を発見することがで
きるが、シフトレジスタの段数が大きくなってノードの
数が多くなると、設計することは事実上不可能になる。
非線形フィードバック・シフトレジスタ回路は、その設
計が難しいという問題があった。すなわち、前記のよう
に、疑似乱数の周期を最大にするような関数を設計する
ことは、ハミルトン経路を探索することに他ならない
が、ハミルトン閉路を探索することは難しい問題である
ことが知られている（例えば、前記「離散数学」参
照）。図１１の例のように、ノードが８個しか存在しな
い場合には、試行錯誤で簡単に経路を発見することがで
きるが、シフトレジスタの段数が大きくなってノードの
数が多くなると、設計することは事実上不可能になる。
【００１８】また、仮にハミルトン閉路を発見できたと
しても、そのようなハミルトン閉路に対応する関数は、
０と１とを等頻度で出力するから、論理圧縮して回路規
模を小さくすることは、関数が線形な関数である場合な
ど一部の例外を除けば一般に困難である。
しても、そのようなハミルトン閉路に対応する関数は、
０と１とを等頻度で出力するから、論理圧縮して回路規
模を小さくすることは、関数が線形な関数である場合な
ど一部の例外を除けば一般に困難である。
【００１９】本発明は、以上の問題点に鑑み、設計が容
易で、かつ回路規模を小さくすることができる非線形フ
ィードバック・シフトレジスタ回路を提供することを目
的とするものである。
易で、かつ回路規模を小さくすることができる非線形フ
ィードバック・シフトレジスタ回路を提供することを目
的とするものである。
【００２０】
【課題を解決するための手段】本発明は、双方向にシフ
トできるシフトレジスタ（以下、双方向シフトレジスタ
という）を用いて非線形フィードバック・シフトレジス
タ回路を構成したことを特徴とするものである。
トできるシフトレジスタ（以下、双方向シフトレジスタ
という）を用いて非線形フィードバック・シフトレジス
タ回路を構成したことを特徴とするものである。
【００２１】グラフの全ての枝をそれぞれ１度だけ通る
ような経路は、オイラー経路と呼ばれ、探索することが
容易であることが知られている。より厳密に言うと、も
し、グラフのノードから出ている枝の数が、どのノード
についても２あるいは４であれば、グラフの全ての枝を
それぞれ１度だけ通るような経路が存在し、しかも、そ
のような経路は簡単に求められることが知られている。
これらのことについては、グラフ理論関係の参考書（例
えば前記の文献等参照）に詳しい解説がある。
ような経路は、オイラー経路と呼ばれ、探索することが
容易であることが知られている。より厳密に言うと、も
し、グラフのノードから出ている枝の数が、どのノード
についても２あるいは４であれば、グラフの全ての枝を
それぞれ１度だけ通るような経路が存在し、しかも、そ
のような経路は簡単に求められることが知られている。
これらのことについては、グラフ理論関係の参考書（例
えば前記の文献等参照）に詳しい解説がある。
【００２２】後述するように、双方向シフトレジスタを
利用して非線形フィードバック・シフトレジスタ回路を
設計することは、前記オイラー閉路を探索することに帰
着され、よって、非線形フィードバック・シフトレジス
タ回路の設計が容易となる。
利用して非線形フィードバック・シフトレジスタ回路を
設計することは、前記オイラー閉路を探索することに帰
着され、よって、非線形フィードバック・シフトレジス
タ回路の設計が容易となる。
【００２３】
【発明の実施の形態】図１は、本発明の非線形フィード
バック・シフトレジスタの第１の実施の形態を示す機能
ブロック図であり、図２は、本発明において用いられる
双方向シフトレジスタの基本構成を示す機能ブロック図
である。
バック・シフトレジスタの第１の実施の形態を示す機能
ブロック図であり、図２は、本発明において用いられる
双方向シフトレジスタの基本構成を示す機能ブロック図
である。
【００２４】説明の便宜上、最初に双方向シフトレジス
タについて説明する。図２において、セレクタ２０１1
〜２０１mは、入力端子２０４から供給される制御信号
ＤＩＲ及び入力端子２０５から供給される制御信号Ｌの
各値に応じて、図の左側から供給される３つの入力（図
の上から順にＡ入力、Ｂ入力、Ｃ入力とする）を選択
し、選択された入力を図の右側へ出力する。セレクタ２
０３は、入力端子２０４から供給される制御信号ＤＩＲ
の値に応じて、図の左側から供給される２つの入力（図
の上から順にＢ入力、Ｃ入力とする）を選択し、選択さ
れた入力をシリアル出力ＳＯとして出力端子２０９から
出力する。
タについて説明する。図２において、セレクタ２０１1
〜２０１mは、入力端子２０４から供給される制御信号
ＤＩＲ及び入力端子２０５から供給される制御信号Ｌの
各値に応じて、図の左側から供給される３つの入力（図
の上から順にＡ入力、Ｂ入力、Ｃ入力とする）を選択
し、選択された入力を図の右側へ出力する。セレクタ２
０３は、入力端子２０４から供給される制御信号ＤＩＲ
の値に応じて、図の左側から供給される２つの入力（図
の上から順にＢ入力、Ｃ入力とする）を選択し、選択さ
れた入力をシリアル出力ＳＯとして出力端子２０９から
出力する。
【００２５】セレクタ２０１1〜２０１mは、制御信号Ｌ
が０であればＡ入力を選択して出力し、制御信号Ｌが１
で制御信号ＤＩＲが０であればＣ入力を選択して出力
し、制御信号Ｌが１で制御信号ＤＩＲが１であればＢ入
力を選択して出力する。セレクタ２０３は、制御信号Ｄ
ＩＲが０であればＣ入力を選択して出力し、制御信号Ｄ
ＩＲが１であればＢ入力を選択して出力する。
が０であればＡ入力を選択して出力し、制御信号Ｌが１
で制御信号ＤＩＲが０であればＣ入力を選択して出力
し、制御信号Ｌが１で制御信号ＤＩＲが１であればＢ入
力を選択して出力する。セレクタ２０３は、制御信号Ｄ
ＩＲが０であればＣ入力を選択して出力し、制御信号Ｄ
ＩＲが１であればＢ入力を選択して出力する。
【００２６】入力端子２０７にはｍビットのパラレル入
力ＰＩが供給され、ＰＩのそれぞれのビットがセレクタ
２０１1〜２０１mのＡ入力に供給される。また、入力端
子２０８から供給されるシリアル入力ＳＩが、セレクタ
２０１1のＢ入力とセレクタ２０１mのＣ入力に供給され
る。
力ＰＩが供給され、ＰＩのそれぞれのビットがセレクタ
２０１1〜２０１mのＡ入力に供給される。また、入力端
子２０８から供給されるシリアル入力ＳＩが、セレクタ
２０１1のＢ入力とセレクタ２０１mのＣ入力に供給され
る。
【００２７】フリップフロップ２０２1〜２０１mは、入
力端子２０６からクロック信号ＣＬＫが供給される毎
に、それぞれ図の左側のセレクタ２０１1〜２０１mの出
力を保持して、保持した値を図の右側へ出力する。フリ
ップフロップ２０２1〜２０１mから出力される合計ｍビ
ットの出力は、パラレル出力ＰＯとして、出力端子２１
０から出力される。
力端子２０６からクロック信号ＣＬＫが供給される毎
に、それぞれ図の左側のセレクタ２０１1〜２０１mの出
力を保持して、保持した値を図の右側へ出力する。フリ
ップフロップ２０２1〜２０１mから出力される合計ｍビ
ットの出力は、パラレル出力ＰＯとして、出力端子２１
０から出力される。
【００２８】ｍ−１個のフリップフロップ２０２1〜２
０２m-1の出力は、それぞれ図の右側のセレクタ２０１2
〜２０１mのＢ入力にも供給されている。フリップフロ
ップ２０２mの出力は、セレクタ２０３のＢ入力にも供
給されている。ｍ−１個のフリップフロップ２０２2〜
２０２mの出力は、それぞれ図の左側のセレクタ２０１1
〜２０１m-1のＣ入力にも供給されている。フリップフ
ロップ２０２1の出力は、セレクタ２０３のＣ入力にも
供給されている。双方向シフトレジスタの内部状態は、
フリップフロップ２０２1〜２０２mに保持されたビット
系列によって表される。
０２m-1の出力は、それぞれ図の右側のセレクタ２０１2
〜２０１mのＢ入力にも供給されている。フリップフロ
ップ２０２mの出力は、セレクタ２０３のＢ入力にも供
給されている。ｍ−１個のフリップフロップ２０２2〜
２０２mの出力は、それぞれ図の左側のセレクタ２０１1
〜２０１m-1のＣ入力にも供給されている。フリップフ
ロップ２０２1の出力は、セレクタ２０３のＣ入力にも
供給されている。双方向シフトレジスタの内部状態は、
フリップフロップ２０２1〜２０２mに保持されたビット
系列によって表される。
【００２９】双方向シフトレジスタの内部状態を設定す
るには、内部状態として設定するｍビットのデータをパ
ラレル入力ＰＩとして入力端子２０７に供給するととも
に入力端子２０５に供給される制御信号Ｌを０とし、入
力端子２０６からクロック信号ＣＬＫを１個供給する。
すると、パラレル入力ＰＩのビットが、それぞれフリッ
プフロップ２０２1〜２０２mに保持される。
るには、内部状態として設定するｍビットのデータをパ
ラレル入力ＰＩとして入力端子２０７に供給するととも
に入力端子２０５に供給される制御信号Ｌを０とし、入
力端子２０６からクロック信号ＣＬＫを１個供給する。
すると、パラレル入力ＰＩのビットが、それぞれフリッ
プフロップ２０２1〜２０２mに保持される。
【００３０】双方向シフトレジスタに保持されたｍビッ
トを図の右方向に１ビットだけシフトするには、まず、
入力端子２０５に供給される制御信号Ｌを１とし、入力
端子２０４に供給される制御信号ＤＩＲを１とする。そ
の際には、セレクタ２０３はＢ入力を選択するので右端
のフリップフロップ２０２mに保持されていたビットが
シリアル出力ＳＯとして出力端子２０９から出力され
る。そして、入力端子２０６からクロック信号ＣＬＫを
１個供給すると、双方向シフトレジスタに保持されたｍ
ビットが図の右方向に１ビットだけシフトするとともに
入力端子２０８から供給されたシリアル入力ＳＩが左端
のフリップフロップ２０２1に保持される。
トを図の右方向に１ビットだけシフトするには、まず、
入力端子２０５に供給される制御信号Ｌを１とし、入力
端子２０４に供給される制御信号ＤＩＲを１とする。そ
の際には、セレクタ２０３はＢ入力を選択するので右端
のフリップフロップ２０２mに保持されていたビットが
シリアル出力ＳＯとして出力端子２０９から出力され
る。そして、入力端子２０６からクロック信号ＣＬＫを
１個供給すると、双方向シフトレジスタに保持されたｍ
ビットが図の右方向に１ビットだけシフトするとともに
入力端子２０８から供給されたシリアル入力ＳＩが左端
のフリップフロップ２０２1に保持される。
【００３１】双方向シフトレジスタに保持されたｍビッ
トを図の左方向に１ビットだけシフトするには、まず、
入力端子２０５に供給される制御信号Ｌを１とし、入力
端子２０４に供給される制御信号ＤＩＲを０とする。そ
の際には、セレクタ２０３はＣ入力を選択するので左端
のフリップフロップ２０２1に保持されていたビットが
シリアル出力ＳＯとして出力端子２０９から出力され
る。そして、入力端子２０６からクロック信号ＣＬＫを
１個供給すると、双方向シフトレジスタに保持されたｍ
ビットが図の左方向に１ビットだけシフトするとともに
入力端子２０８から供給されたシリアル入力ＳＩが右端
のフリップフロップ２０２mに保持される。
トを図の左方向に１ビットだけシフトするには、まず、
入力端子２０５に供給される制御信号Ｌを１とし、入力
端子２０４に供給される制御信号ＤＩＲを０とする。そ
の際には、セレクタ２０３はＣ入力を選択するので左端
のフリップフロップ２０２1に保持されていたビットが
シリアル出力ＳＯとして出力端子２０９から出力され
る。そして、入力端子２０６からクロック信号ＣＬＫを
１個供給すると、双方向シフトレジスタに保持されたｍ
ビットが図の左方向に１ビットだけシフトするとともに
入力端子２０８から供給されたシリアル入力ＳＩが右端
のフリップフロップ２０２mに保持される。
【００３２】図５は、図２の双方向シフトレジスタの状
態グラフをｍ＝３の場合について表したものである。図
５において、丸印の中に書かれている３ビットは、図２
の双方向シフトレジスタのフリップフロップに保持され
ているビットを表している。そして、丸印と丸印が、両
端に矢印の付いた実線で結ばれている。また、どの実線
の両端にも、１Ｒ，１Ｌ，０Ｒ，０Ｌの４通りの記号の
何れかが添えられている。
態グラフをｍ＝３の場合について表したものである。図
５において、丸印の中に書かれている３ビットは、図２
の双方向シフトレジスタのフリップフロップに保持され
ているビットを表している。そして、丸印と丸印が、両
端に矢印の付いた実線で結ばれている。また、どの実線
の両端にも、１Ｒ，１Ｌ，０Ｒ，０Ｌの４通りの記号の
何れかが添えられている。
【００３３】この状態グラフの見方は、例えば、０００
が記入された丸印の右側に、１Ｒと言う記号があり、そ
の記号が添えられている実線のもう一方の端に１００が
記入された丸印があるが、１Ｒの１はシリアル入力ＳＩ
の値を示し、１ＲのＲは右シフトを示しており、これ
は、ＳＩ＝１として双方向シフトレジスタを右にシフト
させると、双方向シフトレジスタの内部状態が０００か
ら１００に変化することを意味している。
が記入された丸印の右側に、１Ｒと言う記号があり、そ
の記号が添えられている実線のもう一方の端に１００が
記入された丸印があるが、１Ｒの１はシリアル入力ＳＩ
の値を示し、１ＲのＲは右シフトを示しており、これ
は、ＳＩ＝１として双方向シフトレジスタを右にシフト
させると、双方向シフトレジスタの内部状態が０００か
ら１００に変化することを意味している。
【００３４】図５の状態グラフは、内部状態０００，１
１１に対応するノードからは２本の枝が出ており（同じ
ノードに戻る枝を無視すれば）、それ以外のノードから
は４本の枝が出ているので、オイラー閉路が存在する。
図６は、図５の状態グラフに存在するオイラー閉路の１
例である。図において、小さな丸印で囲まれた数字の示
す順序で、内部状態０００から実線を辿って行くと、全
ての実線を辿って、再び内部状態０００に戻ることが分
かる。
１１に対応するノードからは２本の枝が出ており（同じ
ノードに戻る枝を無視すれば）、それ以外のノードから
は４本の枝が出ているので、オイラー閉路が存在する。
図６は、図５の状態グラフに存在するオイラー閉路の１
例である。図において、小さな丸印で囲まれた数字の示
す順序で、内部状態０００から実線を辿って行くと、全
ての実線を辿って、再び内部状態０００に戻ることが分
かる。
【００３５】図１において、双方向シフトレジスタ１０
１は、前記のように、入力端子１０８から供給される制
御信号Ｌが０の時に入力端子１０９からクロック信号Ｃ
ＬＫが供給されると、入力端子１０７から供給されるｍ
ビットのパラレル入力ＰＩを内部状態として保持し、入
力端子１０８から供給される制御信号Ｌが１で関数発生
器１０６が出力する制御信号ＤＩＲが１の時には、内部
状態の右端のビットをシリアル出力ＳＯとしてセレクタ
１０２に供給し、その時に、入力端子１０９からクロッ
ク信号ＣＬＫが供給されると、内部状態を右に１ビット
だけシフトして、内部状態の左端にシリアル入力ＳＩを
保持し、入力端子１０８から供給される制御信号が１で
関数発生器１０６の出力する制御信号ＤＩＲが０の時に
は、内部状態の左端のビットをシリアル出力ＳＯとして
セレクタ１０２に供給し、その時に、入力端子１０９か
らクロック信号ＣＬＫが供給されると、内部状態を左に
１ビットだけシフトして、内部状態の右端にシリアル入
力ＳＩを保持する。
１は、前記のように、入力端子１０８から供給される制
御信号Ｌが０の時に入力端子１０９からクロック信号Ｃ
ＬＫが供給されると、入力端子１０７から供給されるｍ
ビットのパラレル入力ＰＩを内部状態として保持し、入
力端子１０８から供給される制御信号Ｌが１で関数発生
器１０６が出力する制御信号ＤＩＲが１の時には、内部
状態の右端のビットをシリアル出力ＳＯとしてセレクタ
１０２に供給し、その時に、入力端子１０９からクロッ
ク信号ＣＬＫが供給されると、内部状態を右に１ビット
だけシフトして、内部状態の左端にシリアル入力ＳＩを
保持し、入力端子１０８から供給される制御信号が１で
関数発生器１０６の出力する制御信号ＤＩＲが０の時に
は、内部状態の左端のビットをシリアル出力ＳＯとして
セレクタ１０２に供給し、その時に、入力端子１０９か
らクロック信号ＣＬＫが供給されると、内部状態を左に
１ビットだけシフトして、内部状態の右端にシリアル入
力ＳＩを保持する。
【００３６】また、双方向シフトレジスタ１０１の内部
状態はパラレル出力ＰＯとして関数発生器１０６に供給
される。セレクタ１０２は、入力端子１０８から供給さ
れる制御信号Ｌが０の時には０を選択して出力し、制御
信号Ｌが１の時には、双方向シフトレジスタ１０１から
供給されるシリアル出力ＳＯを選択して出力し、その出
力をフリップフロップ１０３に供給する。フリップフロ
ップ１０３は、入力端子１０９からクロック信号ＣＬＫ
が供給されると、セレクタ１０２の出力を保持して、保
持したビットを関数発生器１０６に供給する。
状態はパラレル出力ＰＯとして関数発生器１０６に供給
される。セレクタ１０２は、入力端子１０８から供給さ
れる制御信号Ｌが０の時には０を選択して出力し、制御
信号Ｌが１の時には、双方向シフトレジスタ１０１から
供給されるシリアル出力ＳＯを選択して出力し、その出
力をフリップフロップ１０３に供給する。フリップフロ
ップ１０３は、入力端子１０９からクロック信号ＣＬＫ
が供給されると、セレクタ１０２の出力を保持して、保
持したビットを関数発生器１０６に供給する。
【００３７】セレクタ１０４は、入力端子１０８から供
給される制御信号Ｌが０の時には０を選択して出力し、
制御信号Ｌが１の時には、関数発生器１０６が出力する
制御信号ＤＩＲを選択して出力し、その出力をフリップ
フロップ１０５に供給する。フリップフロップ１０５
は、入力端子１０９からクロック信号ＣＬＫが供給され
ると、セレクタ１０４の出力を保持して、保持したビッ
トを関数発生器１０６に供給する。
給される制御信号Ｌが０の時には０を選択して出力し、
制御信号Ｌが１の時には、関数発生器１０６が出力する
制御信号ＤＩＲを選択して出力し、その出力をフリップ
フロップ１０５に供給する。フリップフロップ１０５
は、入力端子１０９からクロック信号ＣＬＫが供給され
ると、セレクタ１０４の出力を保持して、保持したビッ
トを関数発生器１０６に供給する。
【００３８】関数発生器１０６は、双方向シフトレジス
タ１０１から出力されるパラレル出力ＰＯと、フリップ
フロップ１０３及び１０５の出力に依存して、制御信号
ＳＩと制御信号ＤＩＲを出力する。また、関数発生器１
０６の出力する制御信号ＳＩは、疑似乱数として、出力
端子１１０から出力される。
タ１０１から出力されるパラレル出力ＰＯと、フリップ
フロップ１０３及び１０５の出力に依存して、制御信号
ＳＩと制御信号ＤＩＲを出力する。また、関数発生器１
０６の出力する制御信号ＳＩは、疑似乱数として、出力
端子１１０から出力される。
【００３９】なお、フリップフロップ１０３の出力は、
１時刻前、すなわち、入力端子１０９からクロック信号
ＣＬＫが入力される前に、双方向シフトレジスタ１０１
が出力していたシリアルデータＳＯであり、フリップフ
ロップ１０５の出力は、１時刻前に、関数発生器１０５
が出力していた制御信号ＤＩＲである。双方向シフトレ
ジスタ１０１は、１時刻に１ビットだけしかシフトされ
ないから、それらのデータだけで、双方向シフトレジス
タ１０１の１時刻前の状態が特定できる。このため、双
方向シフトレジスタのパラレル出力ＰＯと、１時刻前の
ＳＯ及びＤＩＲだけに依存して、関数発生器１０６の出
力ＳＩとＤＩＲが決定される。
１時刻前、すなわち、入力端子１０９からクロック信号
ＣＬＫが入力される前に、双方向シフトレジスタ１０１
が出力していたシリアルデータＳＯであり、フリップフ
ロップ１０５の出力は、１時刻前に、関数発生器１０５
が出力していた制御信号ＤＩＲである。双方向シフトレ
ジスタ１０１は、１時刻に１ビットだけしかシフトされ
ないから、それらのデータだけで、双方向シフトレジス
タ１０１の１時刻前の状態が特定できる。このため、双
方向シフトレジスタのパラレル出力ＰＯと、１時刻前の
ＳＯ及びＤＩＲだけに依存して、関数発生器１０６の出
力ＳＩとＤＩＲが決定される。
【００４０】次に、本発明の非線形フィードバック・シ
フトレジスタの動作について説明する。最初に、双方向
シフトレジスタ１０１の内部状態の初期状態として設定
するｍビットのデータをパラレル入力ＰＩとして入力端
子１０７に供給し、入力端子１０８に供給される制御信
号Ｌを０とし、入力端子１０９からクロック信号を１個
供給する。次に入力端子１０８に供給される制御信号Ｌ
を１とする。するとそれ以降は、入力端子１０９からク
ロック信号ＣＬＫが１個供給される毎に、出力端子１１
０から疑似乱数のビットが出力される。
フトレジスタの動作について説明する。最初に、双方向
シフトレジスタ１０１の内部状態の初期状態として設定
するｍビットのデータをパラレル入力ＰＩとして入力端
子１０７に供給し、入力端子１０８に供給される制御信
号Ｌを０とし、入力端子１０９からクロック信号を１個
供給する。次に入力端子１０８に供給される制御信号Ｌ
を１とする。するとそれ以降は、入力端子１０９からク
ロック信号ＣＬＫが１個供給される毎に、出力端子１１
０から疑似乱数のビットが出力される。
【００４１】ただし、双方向シフトレジスタ１０１の内
部状態の初期状態を０００あるいは１１１にすると、関
数によっては、それ以降の内部状態がずっと０００ある
いは１１１になって、内部状態がオイラー閉路に沿って
遷移しなくなる。例えば図６の例では、内部状態の初期
状態を０００にしてしまうと、それ以降の内部状態はず
っと０００のままである。このため、図１の実施の形態
においては、双方向シフトレジスタ１０１の内部状態の
初期状態をオール０やオール１にすることは避ける必要
がある。
部状態の初期状態を０００あるいは１１１にすると、関
数によっては、それ以降の内部状態がずっと０００ある
いは１１１になって、内部状態がオイラー閉路に沿って
遷移しなくなる。例えば図６の例では、内部状態の初期
状態を０００にしてしまうと、それ以降の内部状態はず
っと０００のままである。このため、図１の実施の形態
においては、双方向シフトレジスタ１０１の内部状態の
初期状態をオール０やオール１にすることは避ける必要
がある。
【００４２】関数発生器１０６は、リード・オンリ・メ
モリ（ＲＯＭ）あるいは論理回路によって構成すること
ができる。例えば、図６のオイラー閉路に対応する状態
遷移を実現するには、関数発生器１０６の入力と出力の
関係を図７の表のように設定すればよい。双方向シフト
レジスタ１０１の内部状態の初期状態によっては図６の
実線に添えられて番号と逆順に進むこともあるが、いず
れの場合も、初期状態を０００あるいは１１１にしない
限り、オイラー閉路に沿って移動する。
モリ（ＲＯＭ）あるいは論理回路によって構成すること
ができる。例えば、図６のオイラー閉路に対応する状態
遷移を実現するには、関数発生器１０６の入力と出力の
関係を図７の表のように設定すればよい。双方向シフト
レジスタ１０１の内部状態の初期状態によっては図６の
実線に添えられて番号と逆順に進むこともあるが、いず
れの場合も、初期状態を０００あるいは１１１にしない
限り、オイラー閉路に沿って移動する。
【００４３】図３は、本発明の非線形フィードバック・
シフトレジスタの第２の実施の形態を示す機能ブロック
図である。この実施の形態においては、関数発生器１０
６の構成方法が前記第１の実施の形態と異なっているだ
けで、他の部分は第１の実施の形態と同様である。すな
わち、図３においては、フリップフロップ１０３と１０
５の出力が、関数発生器１０６ではなく、それぞれ排他
的論理和回路３０３と３０４に供給されている。
シフトレジスタの第２の実施の形態を示す機能ブロック
図である。この実施の形態においては、関数発生器１０
６の構成方法が前記第１の実施の形態と異なっているだ
けで、他の部分は第１の実施の形態と同様である。すな
わち、図３においては、フリップフロップ１０３と１０
５の出力が、関数発生器１０６ではなく、それぞれ排他
的論理和回路３０３と３０４に供給されている。
【００４４】排他的論理和回路３０３においては、フリ
ップフロップ１０３の出力と関数発生器３０１の出力ｆ
との排他的論理和が計算され、その計算結果は制御信号
ＳＩおよび疑似乱数出力として出力される。また、排他
的論理和回路３０４においては、フリップフロップ１０
５の出力と関数発生器３０２の出力ｄとの排他的論理和
が計算され、その計算結果は制御信号ＤＩＲとして出力
される。双方向シフトレジスタ１０１から出力されるパ
ラレルデータＰＯは、関数発生器３０１と３０２にそれ
ぞれ供給される。
ップフロップ１０３の出力と関数発生器３０１の出力ｆ
との排他的論理和が計算され、その計算結果は制御信号
ＳＩおよび疑似乱数出力として出力される。また、排他
的論理和回路３０４においては、フリップフロップ１０
５の出力と関数発生器３０２の出力ｄとの排他的論理和
が計算され、その計算結果は制御信号ＤＩＲとして出力
される。双方向シフトレジスタ１０１から出力されるパ
ラレルデータＰＯは、関数発生器３０１と３０２にそれ
ぞれ供給される。
【００４５】関数発生器３０１と３０２は、それぞれリ
ード・オンリ・メモリ（ＲＯＭ）あるいは論理回路によ
って構成される。そして、例えば図６のオイラー閉路に
対応する状態遷移を実現する場合には、各関数発生器の
出力ｆとｄを、図８の入出力対応表のように設定すれば
よい。このようにすれば、図３の双方向シフトレジスタ
の内部状態は、図６のオイラー閉路に沿って移動する。
双方向シフトレジスタ１０１の内部状態の初期状態によ
っては図６に実線に添えられた番号とは逆順に進むこと
もあるが、いずれの場合もオイラー閉路に沿って移動す
る。
ード・オンリ・メモリ（ＲＯＭ）あるいは論理回路によ
って構成される。そして、例えば図６のオイラー閉路に
対応する状態遷移を実現する場合には、各関数発生器の
出力ｆとｄを、図８の入出力対応表のように設定すれば
よい。このようにすれば、図３の双方向シフトレジスタ
の内部状態は、図６のオイラー閉路に沿って移動する。
双方向シフトレジスタ１０１の内部状態の初期状態によ
っては図６に実線に添えられた番号とは逆順に進むこと
もあるが、いずれの場合もオイラー閉路に沿って移動す
る。
【００４６】これは、どのようなオイラー閉路について
も、内部状態Ｓに対して２つのビットＳＩ（Ｓ），ＤＩ
Ｒ（Ｓ）が存在して、ＳＩ＝「直前のＳＯ」＋ＳＩ
（Ｓ），ＤＩＲ＝「直前のＤＩＲ」＋ＤＩＲ（Ｓ）とい
う関係が成り立っていることに依るものである。ここ
で、＋は排他的論理和を意味する。この関係は図７の入
出力対応表においても成り立っているこの第２の実施の
形態においては、図８に示すように、その入出力対応表
は、図７に示す第１の実施の形態における入出力対応表
よりも簡単化することができるので、関数発生器をＲＯ
Ｍで構成した場合には、メモリ容量を小さくすることが
できる。また、論理回路で構成した場合には、関数の入
力ビット数が少なくなり、回路規模を小さくすることが
できるとともに、動作に伴う遅延時間も小さくなる。
も、内部状態Ｓに対して２つのビットＳＩ（Ｓ），ＤＩ
Ｒ（Ｓ）が存在して、ＳＩ＝「直前のＳＯ」＋ＳＩ
（Ｓ），ＤＩＲ＝「直前のＤＩＲ」＋ＤＩＲ（Ｓ）とい
う関係が成り立っていることに依るものである。ここ
で、＋は排他的論理和を意味する。この関係は図７の入
出力対応表においても成り立っているこの第２の実施の
形態においては、図８に示すように、その入出力対応表
は、図７に示す第１の実施の形態における入出力対応表
よりも簡単化することができるので、関数発生器をＲＯ
Ｍで構成した場合には、メモリ容量を小さくすることが
できる。また、論理回路で構成した場合には、関数の入
力ビット数が少なくなり、回路規模を小さくすることが
できるとともに、動作に伴う遅延時間も小さくなる。
【００４７】図４は、第２の実施の形態における関数発
生器３０１の一例を示すブロック図である。図４におい
て、入力端子４０４から入力されたパラレルデータＰＯ
は、主関数発生器４０１と補助関数発生器４０２に入力
される。主関数発生器４０１は論理回路によって構成さ
れ、その入力に依存して１ビットを出力する。補助関数
発生器４０２は、ＲＯＭあるいは論理回路によって構成
され、その入力に依存して１ビットを出力する。そし
て、主関数発生器４０１の出力と補助関数発生器４０２
の出力との排他的論理和が排他的論理和回路４０３で計
算され、計算結果が出力端子４０５から関数の出力とし
て出力される。
生器３０１の一例を示すブロック図である。図４におい
て、入力端子４０４から入力されたパラレルデータＰＯ
は、主関数発生器４０１と補助関数発生器４０２に入力
される。主関数発生器４０１は論理回路によって構成さ
れ、その入力に依存して１ビットを出力する。補助関数
発生器４０２は、ＲＯＭあるいは論理回路によって構成
され、その入力に依存して１ビットを出力する。そし
て、主関数発生器４０１の出力と補助関数発生器４０２
の出力との排他的論理和が排他的論理和回路４０３で計
算され、計算結果が出力端子４０５から関数の出力とし
て出力される。
【００４８】図４の関数発生器を構成するにあたって
は、まず、オイラー閉路を選択する前に、主関数発生器
４０１を構成する論理回路を適当に決めておく。その際
に、論理回路として回路規模の小さな論理回路を選択す
る。そして、補助関数発生器４０２と関数発生器３０２
の出力ができるだけ０となるようなオイラー閉路を選択
する。出力の大部分が０であるような論理回路であれ
ば、論理圧縮することで回路規模あるいはメモリ容量を
小さくすることができる。一般に、ｍ段の双方向シフト
レジスタの状態グラフには、３の２m−２乗通りのオイ
ラー閉路が存在することが知られており、上記のような
条件を満たすオイラー閉路は高い確率で発見できる。
は、まず、オイラー閉路を選択する前に、主関数発生器
４０１を構成する論理回路を適当に決めておく。その際
に、論理回路として回路規模の小さな論理回路を選択す
る。そして、補助関数発生器４０２と関数発生器３０２
の出力ができるだけ０となるようなオイラー閉路を選択
する。出力の大部分が０であるような論理回路であれ
ば、論理圧縮することで回路規模あるいはメモリ容量を
小さくすることができる。一般に、ｍ段の双方向シフト
レジスタの状態グラフには、３の２m−２乗通りのオイ
ラー閉路が存在することが知られており、上記のような
条件を満たすオイラー閉路は高い確率で発見できる。
【００４９】
【発明の効果】本発明は、双方向シフトレジスタを用
い、非線形フィードバック・シフトレジスタの設計を、
オイラー閉路によって実現しており、かつオール０とオ
ール１以外の任意のバイナリ系列を初期状態として設定
できるので、回路設計が容易である。
い、非線形フィードバック・シフトレジスタの設計を、
オイラー閉路によって実現しており、かつオール０とオ
ール１以外の任意のバイナリ系列を初期状態として設定
できるので、回路設計が容易である。
【００５０】また、双方向シフトレジスタを用いている
にもかかわらず、関数発生器の構成を工夫することによ
り、回路規模を小さくすることができる。
にもかかわらず、関数発生器の構成を工夫することによ
り、回路規模を小さくすることができる。
【００５１】さらに、関数として選べる種類が非常に多
いので、ストリーム暗号の解読が困難な疑似乱数を多く
生成することができ、主関数を秘密にすることによる暗
号強度の増加を図ることができる。
いので、ストリーム暗号の解読が困難な疑似乱数を多く
生成することができ、主関数を秘密にすることによる暗
号強度の増加を図ることができる。
【００５２】
【図１】本発明の第１の実施の形態を示す機能ブロック
図である。
図である。
【図２】双方向シフトレジスタの基本構成を示す機能ブ
ロック図である。
ロック図である。
【図３】本発明の第２の実施の形態を示す機能ブロック
図である。
図である。
【図４】本発明の第２の実施の形態において用いられる
複数の関数発生器のうちの一つを示す機能ブロック図で
ある。
複数の関数発生器のうちの一つを示す機能ブロック図で
ある。
【図５】ｍ＝３の場合の双方向シフトレジスタの状態グ
ラフである。
ラフである。
【図６】図５の状態グラフに存在するオイラー閉路の一
例を示す図である。
例を示す図である。
【図７】第１の実施の形態における関数発生器に対する
図６のオイラー閉路の場合の入出力対応表である。
図６のオイラー閉路の場合の入出力対応表である。
【図８】第２の実施の形態における関数発生器に対する
図６のオイラー閉路の場合の入出力対応表である。
図６のオイラー閉路の場合の入出力対応表である。
【図９】従来の非線形フィードバック・シフトレジスタ
回路を示す機能ブロック図である。
回路を示す機能ブロック図である。
【図１０】シフトレジスタに基本構成を示す機能ブロッ
ク図である。
ク図である。
【図１１】ｍ＝３の場合のシフトレジスタの状態グラフ
である。
である。
【図１２】図１１の状態グラフに存在するハミルトン閉
路の一例を示す図である。
路の一例を示す図である。
【図１３】従来例における関数発生器に対する図１２の
ハミルトン閉路の場合の入出力対応表である。
ハミルトン閉路の場合の入出力対応表である。
１０１ 双方向シフトレジスタ １０２，１０４，２０１，２０３，１００１ セレク
タ １０３，１０５，２０２，１００２ フリップフロッ
プ １０６ 関数発生器 ３０１ 第１の関数発生器 ３０２ 第２の関数発生器 ４０１ 主関数発生器 ４０２ 補助関数発生器 ３０３，３０４，４０３ 排他的論理和回路 ９０１ シフトレジスタ ９０２ 関数発生器
タ １０３，１０５，２０２，１００２ フリップフロッ
プ １０６ 関数発生器 ３０１ 第１の関数発生器 ３０２ 第２の関数発生器 ４０１ 主関数発生器 ４０２ 補助関数発生器 ３０３，３０４，４０３ 排他的論理和回路 ９０１ シフトレジスタ ９０２ 関数発生器
Claims (5)
- 【請求項１】 少なくとも、後述の関数発生器の第２の
出力ビットの値が０あるいは１であるかに応じて、クロ
ック信号が入力される毎に、保持されたｍビットのビッ
ト系列を右あるいは左にシフトするとともに、ビット系
列を右にシフトする際には、ビット系列の右端のビット
をシリアル出力信号として出力して、前記関数発生器の
第１の出力ビットをビット系列の左端に保持し、ビット
系列を左にシフトする際には、ビット系列の左端のビッ
トをシリアル出力として、前記関数発生器の第１の出力
ビットをビット系列の右端に保持し、かつ、保持されて
いるｍビットのビット系列をパラレル出力信号として出
力する双方向シフトレジスタと、 前記クロック信号が入力される毎に前記双方向シフトレ
ジスタの前記シリアル出力信号を保持して保持された値
を出力する第１のフリップフロップと、 前記クロック信号が入力される毎に前記関数発生器の第
２の出力ビットを保持して保持された値を出力する第２
のフリップフロップと、 前記双方向シフトレジスタのパラレル出力信号と前記第
１のフリップフロップの出力信号と前記第２のフリップ
フロップの出力信号に依存して第１の出力ビットと第２
の出力ビットを出力する前記関数発生器と、から構成さ
れ、前記クロック信号が入力される毎に前記関数発生器
の第１の出力ビットを疑似乱数として出力することを特
徴とする非線形フィードバック・シフトレジスタ回路。 - 【請求項２】 前記関数発生器は、前記双方向シフトレ
ジスタのパラレル出力信号に依存してそれぞれ１ビット
を出力する第１の関数発生器および第２の関数発生器
と、前記第１の関数発生器の出力と前記第１のフリップ
フロップの出力との排他的論理和を計算して計算結果を
前記第１の出力ビットとして出力する第１の排他的論理
和回路と、前記第２の関数発生器の出力と前記第２のフ
リップフロップの出力との排他的論理和を計算して計算
結果を前記第２の出力ビットとして出力する第２の排他
的論理和回路とから構成されていることを特徴とする請
求項１記載の非線形フィードバック・シフトレジスタ。 - 【請求項３】 前記第１の関数発生器は、前記双方向シ
フトレジスタのパラレル出力信号に依存してそれぞれ１
ビットを出力する主関数発生器及び補助関数発生器と、
この主関数発生器の出力と補助関数発生器の出力の排他
的論理和を計算して計算結果を出力する排他的論理和回
路とから構成されていることを特徴とする請求項２記載
の非線形フィードバック・シフトレジスタ回路。 - 【請求項４】 前記主関数発生器は論理回路によって構
成され、前記補助関数発生器は論理回路又はリード・オ
ンリ・メモリ（ＲＯＭ）によって構成されていることを
特徴とする請求項３記載の非線形フィードバック・シフ
トレジスタ回路。 - 【請求項５】 前記各関数発生器の入力である前記双方
向シフトレジスタのパラレル出力データとそれに対応す
る前記各関数発生器の出力データを記録した請求項１、
２、３又は４記載の非線形フィードバック・シフトレジ
スタに用いる記憶媒体。
Priority Applications (4)
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|---|---|---|---|
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| JP9146072A JP2940517B2 (ja) | 1997-05-21 | 1997-05-21 | 非線形フィードバック・シフトレジスタ回路 |
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- 1998-05-21 US US09/082,029 patent/US6067359A/en not_active Expired - Fee Related
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