KR20150063759A

KR20150063759A - 반도체 장치

Info

Publication number: KR20150063759A
Application number: KR1020130148516A
Authority: KR
Inventors: 한민식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-02
Filing date: 2013-12-02
Publication date: 2015-06-10
Also published as: US9240246B2; US20150155051A1; KR102060022B1

Abstract

본 기술은 다수의 퓨즈(fuse)를 이용하여 내부의 정보를 출력하는 다이-아이디(Die-ID) 퓨즈 회로를 포함하는 반도체 장치에 관한 것으로서, 다수의 퓨즈를 포함하는 퓨즈 어레이와, 다수의 퓨즈에 대한 다수의 퓨즈커팅정보를 각각 래치하되, 설정된 개수씩 그룹화되어 각 그룹별로 파워 업 신호와 초기화 신호를 공통으로 입력받는 다수의 퓨즈 레지스터, 및 다수의 퓨즈 레지스터에 저장된 다수의 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하기 위한 출력선택부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 다수의 퓨즈(fuse)를 이용하여 내부의 정보를 출력하는 다이-아이디(Die-ID) 퓨즈 회로를 포함하는 반도체 장치에 관한 것이다.

반도체 장치의 집적도 증가함에 따라, 반도체 장치의 동작 환경을 설정하기 위하여 기 설정되어 저장되는 정보들의 양 또한 증가한다. 반도체 장치의 동작 환경을 설정하기 위한 다양한 정보들을 저장하기 위하여 퓨즈(fuse) 회로를 채용한 기술이 일반적으로 이용되고 있다.

이러한 퓨즈 회로에는 결함있는 메모리 셀에 대한 리던던시(Redundancy) 정보, 반도체 메모리 장치의 DC 레벨 트리밍(trimming) 정보, MRS(Mode Register Set)정보, 테스트(test) 결과 정보 등이 저장된다.

참고로, 퓨즈 회로에는, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈, 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈가 이용되거나, 고 저항 상태에서 저 저항 상태로 변환시키는 안티 퓨즈(Anti-fuse) 회로 등이 이용될 수 있다.

퓨즈 회로에 저장되는 정보들에 테스트 결과 정보가 포함되는 이유는, 프로브 테스트의 결과에 따른 테스트 정보와 같이 반도체 장치 생산 초기에 테스트된 정보를 반도체 장치가 패키지된 이후 수행되는 테스트 동작에서 사용될 수 있기 때문이다. 즉, 프로브 테스트의 결과에 따른 테스트 정보를 퓨즈 회로에 저장한 뒤, 반도체 장치가 패키지된 이후 수행되는 테스트 동작시 퓨즈 회로의 정보를 리딩(reading)하여 사용하는 방식으로 테스트가 진행되기 때문에 퓨즈 회로에 저장되는 정보 중에는 테스트 결과 정보가 포함된다.

전술한 바와 같은 테스트 결과 정보를 저장하기 위한 퓨즈 회로를 다이-아이디(Die-ID) 퓨즈 회로라고 한다. 따라서, 다이-아이디(Die-ID) 퓨즈 회로는, 프로브 테스트의 결과에 따른 테스트 정보를 저장한 뒤, 반도체 장치가 패키지된 이후 수행되는 테스트 동작에서 설정된 데이터 패드를 통해 내부에 저장된 데이터를 출력하는 동작을 수행하게 된다.

한편, 반도체 장치에 대한 테스트 동작의 복잡성 및 다양성으로 인해 다이-아이디(Die-ID) 퓨즈 회로에 저장되어야 하는 테스트 결과 정보의 양도 크게 증가하고 있다. 그에 따라, 다이-아이디(Die-ID) 퓨즈 회로가 차지하는 반도체 장치의 면적이 점점 증가하고 있는 추세이다.

따라서, 다이-아이디(Die-ID) 퓨즈 회로 면적을 최적화하고, 효율적으로 동작시키는 회로 구성은 매우 중요한 이슈(issue)이다.

본 발명의 실시예는 차지하는 면적을 최소화하면서도 효율적인 동작을 수행할 할 수 있는 다이-아이디(Die-ID) 퓨즈 회로를 제공한다.

본 발명의 실시예에 따른 반도체 장치는, 다수의 퓨즈를 포함하는 퓨즈 어레이; 상기 다수의 퓨즈에 대한 다수의 퓨즈커팅정보를 각각 래치하되, 설정된 개수씩 그룹화되어 각 그룹별로 파워 업 신호와 초기화 신호를 공통으로 입력받는 다수의 퓨즈 레지스터; 및 상기 다수의 퓨즈 레지스터에 저장된 상기 다수의 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하기 위한 출력선택부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 반도체 장치는, 다수의 퓨즈를 포함하는 퓨즈 어레이; 상기 다수의 퓨즈 중 설정된 첫 번째 N개의 퓨즈에 대한 N개의 제1 퓨즈커팅정보를 래치하되, 파워 업 신호 및 초기화 신호를 공통으로 입력받는 N개의 제1 퓨즈 레지스터; 상기 다수의 퓨즈 중 상기 설정된 첫 번째 N개의 퓨즈와는 겹치지 않는 두 번째 N개의 퓨즈에 대한 N개의 제2 퓨즈커팅정보를 래치하되, 상기 파워 업 신호 및 상기 초기화 신호를 공통으로 입력받는 N개의 제2 퓨즈 레지스터; 상기 N개의 제1 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하고, 이어서 상기 N개의 제2 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하는 출력선택부를 포함할 수 있다.

본 기술은 다이-아이디(Die-ID) 퓨즈 회로에서 다수의 퓨즈에 저장되어 있던 내부정보를 래치하기 위한 다수의 퓨즈 레지스터를 설정된 개수씩 그룹화하여 제어함으로써, 다이-아이디(Die-ID) 퓨즈 회로가 차지하는 면적을 최소화하는 효과가 있다.

또한, 다이-아이디(Die-ID) 퓨즈 회로에서 다수의 퓨즈에 저장되어 있던 내부정보를 순차적으로 출력하기 위한 출력선택먹스의 구성을 프리차지-측정(precharge-evaluate) 방식으로 전환함으로써, 다이-아이디(Die-ID) 퓨즈 회로가 차지하는 면적을 최소화하는 효과가 있다.

이로 인해, 차지하는 면적을 최소화하면서도 효율적으로 동작하는 다이-아이디(Die-ID) 퓨즈 회로를 제공하는 효과가 있다.

도 1은 다이-아이디(Die-ID) 퓨즈 회로의 구성을 도시한 블록 다이어그램.
도 2는 도 1에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 멀티플랙서의 구성을 상세히 도시한 회로도.
도 3은 도 1에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 퓨즈 레지스터를 상세히 도시한 회로도.
도 4는 본 발명의 실시예에 따른 다이-아이디(Die-ID) 퓨즈 회로의 구성을 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 구성요소 중 멀티플랙서의 구성을 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 퓨즈 레지스터를 상세히 도시한 회로도.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 구성요소 중 출력구동부의 구성을 상세히 도시한 회로도.
도 8A 내지 도 8D는 도 4 내지 도 7에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 다이-아이디(Die-ID) 퓨즈 회로의 구성을 도시한 블록 다이어그램이다.

도 1을 참조하면, 다이-아이디(Die-ID) 퓨즈 회로는, 퓨즈 어레이(100)와, 퓨즈 래치부(120)와, 출력선택부(140)와, 출력구동부(160), 및 글로벌 라인(GIO<0:7>)을 구비한다.

퓨즈 어레이(100)는, 퓨즈커팅정보(FZDATA)를 저장한다. 이때, 퓨즈커팅정보(FZDATA)는 테스트 결과 정보를 나타낸다. 즉, 프로브 테스트 동작에 결과 생성된 테스트 결과 정보가 퓨즈커팅정보(FZDATA)로서 퓨즈 어레이(100)에 저장된다. 부트-업(boot-up) 동작구간에 진입하면, 퓨즈 어레이(100)에 포함된 다수의 퓨즈(미도시)에 각각 저장되어 있던 다수의 비트를 포함하는 퓨즈커팅정보(FZDATA)를 출력한다. 도면에서는 퓨즈 어레이(100)에 128개의 퓨즈(미도시)가 포함되고, 그로부터 128비트로 이루어진 퓨즈커팅정보(FZDATA)가 출력되는 것을 예시하였다.

퓨즈 래치부(120)는, 부트-업 동작구간에서 퓨즈 어레이(100)로부터 출력되는 퓨즈커팅정보(FZDATA)를 입력받아 저장한다. 이때, 퓨즈커팅정보(FZDATA)는 128비트를 포함하므로, 퓨즈 래치부(120)에 포함된 퓨즈 레지스터(FUSE REGISTER)의 개수도 128개가 된다.

출력선택부(140)는, 퓨즈 래치부(120)에 래치된 퓨즈커팅정보(FZDATA)를 순차적으로 선택하여 출력한다. 즉, 퓨즈 래치부(120)에 래치된 128비트의 퓨즈커팅정보(FZDATA)가 미리 설정된 순서대로 출력될 수 있도록 128개의 퓨즈 레지스터를 순차적으로 선택하여 인에이블시킨다. 이를 위해, 출력선택부(140)는, 16개의 멀티플랙서(MUX<0:15>)를 통해 퓨즈 래치부(120)에 포함된 128개의 퓨즈 레지스터를 8개씩 그룹화하여 선택한다.

출력구동부(160)는, 출력선택부(140)에서 출력되는 신호(MUXOUT<0:15>)를 글로벌 라인(GIO<0:7>)에 실어준다. 이때, 출력선택부(140)에 포함된 16개의 멀티플랙서(MUX<0:15>)가 2개씩 그룹화(MUX<0,8>, MUX<1,9>, MUX<2,10>, MUX<3,11>, MUX<4,12>, MUX<5,13>, MUX<6,14>, MUX<7,15>)되어 8개의 글로벌 라인(GIO<0:7>)에 병렬로 실릴 수 있도록 16개의 드라이버(DRIVER<0:15>)가 8개의 글로벌 라인(GIO<0:7>)에 2개씩 그룹화(DRIVER<0,8>, DRIVER<1,9>, DRIVER<2,10>, DRIVER<3,11>, DRIVER<4,12>, DRIVER<5,13>, DRIVER<6,14>, DRIVER<7,15>)되어 연결된다. 즉, 출력구동부(160)는, 제어신호(CBA2, CBA2B)에 따라 2개로 그룹화된 8개씩의 드라이버(DRIVER<0:7>, DRIVER<8:15>)를 통해 8개씩의 멀티플랙서(MUX<0:7>, MUX<8:15>)에서 출력되는 신호(MUXOUT<0:7>, MUXOUT<8:15>)를 번갈아가면서 8개의 글로벌 라인(GIO<0:7>)에 실어주게 된다. 참고로, 도면에 도시된 글로벌 라인(GIO<0:7>)의 개수가 8개인 것은, 하나의 데이터 패드(미도시)를 통해 직렬화되어 출력되는 글로벌 라인의 개수가 8개인 것으로 가정하였기 때문이며, 설계자의 선택에 의해 하나의 데이터 패드(미도시)를 통해 직렬화되어 출력되는 글로벌 라인의 개수는 얼마든지 달라질 수 있다.

도 2는 도 1에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 멀티플랙서의 구성을 상세히 도시한 회로도이다.

도 2를 참조하면, 도 1에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 16개의 멀티플랙서(MUX<0:15>) 각각은, 8개의 퓨즈 레지스터에서 출력되는 퓨즈커팅정보(FZDATA)를 순차적으로 선택할 수 있도록 8 to 1 멀티플랙싱 동작을 수행하는 것을 알 수 있다.

또한, 도 2에 도시된 멀티플랙서(MUX<0:15>)는, 일반적으로 다수의 신호 중에서 하나의 신호를 선택할 때 많이 사용되는 클록을 기반으로 한 인버터+래치 타입의 멀티플랙서(Clocked INV+LATCH Type MUX)인 것을 알 수 있다.

도 3은 도 1에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 퓨즈 레지스터를 상세히 도시한 회로도이다.

도 3을 참조하면, 퓨즈 레지스터(FUSE REGISTER)는, 퓨즈 어레이(100)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)에 응답하여 내부에 래치되는 값이 달라지는 것을 알 수 있다.

구체적으로, 파워 업 신호(POWERUP)가 로직'하이'(high)가 되는 것에 응답하여 내부에 로직'하이'(high)의 값이 래치된다. 여기서, 파워 업 신호(POWERUP)가 로직'하이'(high)가 되는 구간에서 리셋신호(RST)는 로직'로우'(low)가 됨으로써, 내부에 로직'하이'(high)의 값이 래치될 때 래치 내부에서 전류패스가 로직'로우'(low) 방향으로 형성되는 것을 차단한다.

이후, 퓨즈 어레이(100)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)가 모두 로직'하이'(high)가 되면, 내부에 래치되었던 로직'하이'(high) 값이 로직'로우'(low)로 바뀌어서 래치된다. 여기서, 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)가 모두 로직'하이'(high)가 됨으로써, 내부에 로직'로우'(low)의 값이 래치될 때 래치 내부에서 전류패스가 로직'하이'(high) 방향으로 형성되는 것을 차단한다.

반대로, 퓨즈 어레이(100)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM) 중 어느 하나의 신호라도 로직'로우'(low)가 되면, 내부에 래치되었던 로직'하이'(high)의 값은 그대로 유지된다.

전술한 바와 같이 도 1 내지 도 3의 구성을 통해 다이-아이디(Die-ID) 회로는 퓨즈 어레이(100)에 저장된 퓨즈커팅정보(FZDATA)를 글로벌 라인(GIO<0:7>)에 전달함으로써, 비교적 작은 면적을 차지하면서도 효과적으로 반도체 장치 외부에 출력하는 것이 가능하다.

하지만, 도 1 내지 도 3의 구성은 퓨즈 어레이(100)에 저장된 퓨즈커팅정보(FZDATA)가 128비트인 것을 가정한 것으로써, 추후 퓨즈커팅정보(FZDATA)의 비트수가 늘어나면 늘어날수록 면적도 함께 증가하는 구조이다. 예컨대, 출력선택부(140)에 포함된 다수의 멀티플랙서(MUX<0:15>)는 선택하여야 하는 입력신호의 개수가 증가함에 따라 기하급수적으로 그 면적이 늘어날 수 있는 구조이다.

이를 위해, 본 발명의 실시예에서는 퓨즈커팅정보(FZDATA)의 비트수가 늘어나더라도 그 면적 증가폭이 최소화되는 다이-아이디(Die-ID) 회로를 제안한다.

도 4는 본 발명의 실시예에 따른 다이-아이디(Die-ID) 퓨즈 회로의 구성을 도시한 블록 다이어그램이다.

도 4를 참조하면, 본 발명의 실시예에 따른 다이-아이디(Die-ID) 퓨즈 회로는, 퓨즈 어레이(400)와, 퓨즈 래치부(420)와, 출력선택부(440)와, 출력구동부(460)와, 동작제어부(480), 및 글로벌 라인(GIO<0:7>)을 구비한다.

퓨즈 어레이(400)는, 퓨즈커팅정보(FZDATA)를 저장한다. 이때, 퓨즈커팅정보(FZDATA)는 테스트 결과 정보를 나타낸다. 즉, 프로브 테스트 동작에 결과 생성된 테스트 결과 정보가 퓨즈커팅정보(FZDATA)로서 퓨즈 어레이(400)에 저장된다. 부트-업(boot-up) 동작구간에 진입하면, 퓨즈 어레이(400)에 포함된 다수의 퓨즈(미도시)에 각각 저장되어 있던 다수의 비트를 포함하는 퓨즈커팅정보(FZDATA)를 출력한다. 도면에서는 퓨즈 어레이(400)에 256개의 퓨즈(미도시)가 포함되고, 그로부터 256비트로 이루어진 퓨즈커팅정보(FZDATA)가 출력되는 것을 예시하였다.

퓨즈 래치부(420)는, 부트-업 동작구간에서 퓨즈 어레이(400)로부터 출력되는 퓨즈커팅정보(FZDATA)를 입력받아 저장한다. 이때, 퓨즈커팅정보(FZDATA)는 256비트를 포함하므로, 퓨즈 래치부(420)에 포함된 퓨즈 레지스터(FUSE REGISTER)의 개수도 256개가 된다.

또한, 퓨즈 래치부(420)에 포함된 256개의 퓨즈 레지스터(FUSE REGISTER)는, 64개씩 그룹화되어 각 그룹별로 파워 업 신호(POWERUP)와 초기화 신호(RST)가 공통으로 입력된다. 여기서, 256개의 퓨즈 레지스터(FUSE REGISTER)은 퓨즈 어레이(400)에서 출력되는 256비트의 퓨즈커팅정보(FZDATA)가 래치되기 전에 파워 업 신호(POWERUP) 및 초기화 신호(RST)에 응답하여 초기화되어야 한다. 이때, 파워 업 신호(POWERUP) 및 초기화 신호(RST)에 의해 초기화되는 동작구간의 길이는 비교적 충분한 시간적 여유가 있기 때문에 파워 업 신호(POWERUP) 및 초기화 신호(RST)를 입력받기 위한 MOS 트랜지스터의 사이즈가 매우 작은 편에 속한다. 그런데, 도 3에 도시된 것과 같이 각각의 퓨즈 레지스터(FUSE REGISTER)에서 파워 업 신호(POWERUP) 및 초기화 신호(RST)를 입력받기 위해 여러 단계의 MOS 트랜지스터를 사용하게 되는 것은 퓨즈 레지스터(FUSE REGISTER)의 개수가 증가하면 증가할수록 많은 면적을 차지하는 원인이 될 수 있다. 따라서, 도 4에 개시된 본 발명의 실시예에서는 256개의 퓨즈 레지스터(FUSE REGISTER)를 64개씩 그룹화한 뒤 각 그룹에 속한 퓨즈 레지스터(FUSE REGISTER)들은 파워 업 신호(POWERUP)와 초기화 신호(RST)를 공통으로 입력받도록 하는 구성을 제안한다. 참고로, 도면에는 256개의 퓨즈 레지스터(FUSE REGISTER)가 그룹화되는 구성이 구체적으로 도시되지 않았는데, 이는 하기에서 개시된 도 6의 도면을 참조할 수 있다.

출력선택부(440)는, 퓨즈 래치부(420)에 래치된 퓨즈커팅정보(FZDATA)를 순차적으로 선택하여 출력한다. 즉, 퓨즈 래치부(420)에 래치된 256비트의 퓨즈커팅정보(FZDATA)가 미리 설정된 순서대로 출력될 수 있도록 256개의 퓨즈 레지스터를 순차적으로 선택하여 인에이블시킨다. 이를 위해, 출력선택부(440)는, 16개의 멀티플랙서(MUX<0:15>)를 통해 퓨즈 래치부(420)에 포함된 256개의 퓨즈 레지스터를 16개씩 그룹화하여 선택한다. 따라서, 16개의 멀티플랙서(MUX<0:15>)에서 16비트씩 병렬화된 퓨즈커팅정보(FZDATA)가 직렬로 16번 연속하여 출력되면서 총 256비트의 퓨즈커팅정보(FZDATA)가 출력선택부(440)에서 출력된다.

출력구동부(460)는, 출력선택부(440)에서 출력되는 신호(MUXOUT<0:15>)를 글로벌 라인(GIO<0:7>)에 실어준다. 이때, 출력선택부(440)에 포함된 16개의 멀티플랙서(MUX<0:15>)가 2개씩 그룹화(MUX<0,8>, MUX<1,9>, MUX<2,10>, MUX<3,11>, MUX<4,12>, MUX<5,13>, MUX<6,14>, MUX<7,15>)되어 8개의 글로벌 라인(GIO<0:7>)에 병렬로 실릴 수 있도록 16개의 드라이버(DRIVER<0:15>)가 8개의 글로벌 라인(GIO<0:7>)에 2개씩 그룹화(DRIVER<0,8>, DRIVER<1,9>, DRIVER<2,10>, DRIVER<3,11>, DRIVER<4,12>, DRIVER<5,13>, DRIVER<6,14>, DRIVER<7,15>)되어 연결된다. 즉, 출력구동부(460)는, 제어신호(CBA2, CBA2B)에 따라 2개로 그룹화된 8개씩의 드라이버(DRIVER<0:7>, DRIVER<8:15>)를 통해 8개씩의 멀티플랙서(MUX<0:7>, MUX<8:15>)에서 출력되는 신호(MUXOUT<0:7>, MUXOUT<8:15>)를 번갈아가면서 8개의 글로벌 라인(GIO<0:7>)에 실어주게 된다. 참고로, 도면에 도시된 글로벌 라인(GIO<0:7>)의 개수가 8개인 것은, 하나의 데이터 패드(미도시)를 통해 직렬화되어 출력되는 글로벌 라인의 개수가 8개인 것으로 가정하였기 때문이며, 설계자의 선택에 의해 하나의 데이터 패드(미도시)를 통해 직렬화되어 출력되는 글로벌 라인의 개수는 얼마든지 달라질 수 있다.

동작제어부(480)는, 도 4에 개시된 다이-아이디(Die-ID) 회로의 동작이 정해진 순서대로 동작할 수 있도록 여러 가지 제어신호(DIDPCGB, CAS<0:15>, CBA2, CBA2B)를 생성한다. 구체적으로, 다이-아이디(Die-ID) 회로의 동작 인에이블 여부를 결정하는 신호(TDID)가 활성화 될 때, 여러 가지 제어신호(DIDPCGB, CAS<0:15>, CBA2, CBA2B)가 정상적으로 생성될 수 있다. 만약, 다이-아이디(Die-ID) 회로의 동작 인에이블 여부를 결정하는 신호(TDID)가 비활성화된 상태라면, 여러 가지 제어신호(DIDPCGB, CAS<0:15>, CBA2, CBA2B)도 비활성화된 상태를 유지할 것이다. 그리고, 설정된 커맨드(CASP10RD)에 응답하여 출력선택부(440)에 포함된 16개의 멀티플랙서(MUX<0:15>) 각각의 프리차지 동작을 제어하기 위한 프리차지 펄스(DIDPCGB) 및 구동 펄스(CAS<0:15>)를 생성한다. 여기서, 16개의 멀티플랙서(MUX<0:15>) 각각의 프리차지 동작에 대한 상세한 설명은 하기에서 개시하도록 하겠다. 그리고, 어드레스 신호(BA<2:0>)에 응답하여 16개의 멀티플랙서(MUX<0:15>)를 8개씩 그룹화하기 위한 제어신호(CBA2, CBA2B)를 생성한다.

도 5는 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 구성요소 중 멀티플랙서의 구성을 상세히 도시한 회로도이다.

도 4 및 도 5를 참조하면, 도 4에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 출력선택부(440)에 포함된 16개의 멀티플랙서(MUX<0:15>) 각각은, 16개의 퓨즈 레지스터에서 출력되는 퓨즈커팅정보(FZDATA)를 순차적으로 선택할 수 있도록 16 to 1 멀티플랙싱 동작을 수행하는 것을 알 수 있다. 또한, 도 5에 도시된 멀티플랙서(MUX<0:15>)는, 프리차지/평가 방식의 멀티플랙서(PRECHARGE/EVALUATE Type MUX)인 것을 알 수 있다.

구체적으로, 16개의 멀티플랙서(MUX<0:15>)는, 설정된 커맨드(CASP10RD)가 인가될 때마다 평가노드(FUSEND)를 프리차지시킨 후, 256개의 퓨즈 레지스터(FUSE REGISTER)에 저장된 256개의 퓨즈커팅정보(FZDATA)를 16개씩 그룹화(FUSE REGISTER<0:15>)화여 설정된 순서(0->1->2-> ... ->15)대로 평가노드(FUSEND)에 구동한다. 이렇게, 설정된 순서대로 평가노드(FUSEND)에 구동된 퓨즈커팅정보(FZDATA)는 구동되는 즉시 그 논리레벨 값을 판단하여 출력(MUXOUT<0:15>)한다.

이와 같은 동작을 위해 16개의 멀티플랙서(MUX<0:15>) 각각은, 프리차지부(500)와, 구동부(520), 및 평가 판단부(540)를 구비한다.

프리차지부(500)는, 설정된 커맨드(CASP10RD)에 응답하여 프리차지 펄스(DIDPCGB)가 토글링할 때마다 평가노드(FUSEND)를 프리차지시킨다. 즉, 프리차지부(500)는, 설정된 커맨드(CASP10RD)가 인가될 때마다 프리차지 펄스(DIDPCGB)가 로직'로우'(low)로 토글링하는 것에 응답하여 평가노드(FUSEND)를 로직'하이'(high)로 프리차지시킨다.

구동부(520)는, 프리차지 펄스(DIDPCGB)의 토글링이 끝나는 것에 응답하여 구동 펄스(CAS<0:15>)가 토글링할 때마다 256개의 퓨즈 레지스터(FUSE REGISTER)에 저장된 256개의 퓨즈커팅정보(FZDATA)를 16개씩 그룹화(FUSE REGISTER<0:15>)화여 설정된 순서(0->1->2-> ... ->15)대로 평가노드(FUSEND)에 구동한다. 즉, 16개의 구동 펄스(CAS<0:15>)가 순차적으로 토글링(CAS<0> -> CAS<1> -> CAS<2> -> ... -> CAS<15>)할 때마다 16개씩 그룹화된 퓨즈 레지스터(FUSE REGISTER<0:15>)가 순차적으로 인에이블(FUSE REGISTER<0> -> FUSE REGISTER<1> -> FUSE REGISTER<2> -> ... -> FUSE REGISTER<15>)되어 내부에 저장된 퓨즈커팅정보가 평가노드(FUSEND)에 구동된다.

평가 판단부(540)는, 구동 펄스(CAS<0:15>)의 토글링 구간에서 평가노드(FUSEND)의 논리레벨 값을 판단하여 출력(MUXOUT<0:15>)한다. 즉, 16개씩 그룹화된 퓨즈 레지스터(FUSE REGISTER<0:15>) 내부에 저장된 퓨즈커팅정보가 평가노드(FUSEND)에 구동되는 즉시 그 논리레벨 값을 판단하여 출력(MUXOUT<0:15>)한다.

동작을 정리하면, 프리차지 펄스(DIDPCGB)가 토글링하면서 평가노드(FUSEND)가 로직'하이'(high)로 프리차지된 후, 구동 펄스(CAS<0:15>)의 첫 번째 펄스(CAS<0>)가 토글링하면서 16개씩 그룹화된 퓨즈 레지스터(FUSE REGISTER<0:15>) 중 첫 번째 퓨즈 레지스터(FUSE REGISTER<0>)에 저장된 퓨즈커팅정보가 평가노드(FUSEND)에 구동되고, 구동되는 즉시 논리레벨 값이 판단되어 출력된다. 이어서, 또다시 프리차지 펄스(DIDPCGB)가 토글링하면서 평가노드(FUSEND)가 로직'하이'(high)로 프리차지된 후, 구동 펄스(CAS<0:15>)의 두 번째 펄스(CAS<1>)가 토글링하면서 16개씩 그룹화된 퓨즈 레지스터(FUSE REGISTER<0:15>) 중 두 번째 퓨즈 레지스터(FUSE REGISTER<1>)에 저장된 퓨즈커팅정보가 평가노드(FUSEND)에 구동되고, 구동되는 즉시 논리레벨 값이 판단되어 출력된다. 이와 같은 방식으로 16개씩 그룹화된 퓨즈 레지스터(FUSE REGISTER<0:15>) 중 마지막 퓨즈 레지스터(FUSE REGISTER<16>)에 저장된 퓨즈커팅정보가 평가노드(FUSEND)에 구동되어 출력될 때까지 순차적으로 동작한다.

참고로, 도면에 도시된 것은 16개의 멀티플랙서(MUX<0:15>) 중 어느 하나의 멀티플랙서(MUX<0:15>)에 대한 도면이다. 따라서, 16개의 멀티플랙서(MUX<0:15>) 각각은 도면에 도시된 것과 동일한 구성을 가지며, 공통으로 제어신호(DIDPCGB, CAS<0:15>)를 입력받기 때문에 그 동작 타이밍까지 완전히 일치한다.

도 6은 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 퓨즈 레지스터를 상세히 도시한 회로도이다.

도 6을 참조하면, 퓨즈 레지스터(FUSE REGISTER)는, 퓨즈 어레이(400)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)에 응답하여 내부에 래치되는 값이 달라지는 것을 알 수 있다. 특히, 64개(X64)의 퓨즈 레지스터(FUSE REGISTER)가 공통으로 파워 업 신호(POWERUP)와 초기화 신호(RST)를 입력받는 것을 알 수 있다. 즉, 도 6에는 256개의 퓨즈 레지스터(FUSE REGISTER)가 모두 도시되진 않았지만, 도 4를 함께 참조하면 256개의 퓨즈 레지스터(FUSE REGISTER)를 64개(X64)씩 그룹화한 뒤 각 그룹에 속한 퓨즈 레지스터(FUSE REGISTER)들은 파워 업 신호(POWERUP)와 초기화 신호(RST)를 공통으로 입력받도록 하는 구성임을 알 수 있다.

구체적으로, 64개(X64)의 퓨즈 레지스터(FUSE REGISTER)에 공통으로 반전 파워 업 신호(POWERUPB)와 초기화 신호(RST)를 제공하기 위한 공통 신호 생성부(600)를 구비한다. 이때, 공통 신호 생성부(600)는, 파워 업 신호(POWERUP)를 반전구동하여 반전 파워 업 신호(POWERUPB)를 생성함과 동시에 파워 업 신호(POWERUP)가 활성화되는 구간에서 비활성화 상태를 유지하고 비활성화되는 구간에서 활성화 상태를 유지하는 초기화 신호(RST)를 생성한다. 즉, 파워 업 신호(POWERUP)가 활성화될 때 초기화 신호(RST)는 비활성화된다. 반대로, 파워 업 신호(POWERUP)가 비활성화될 때 초기화 신호(RST)는 활성화된다.

이렇게, 공통 신호 생성부(600)는, 반전 파워 업 신호(POWERUPB)를 생성하여 64개(X64)의 퓨즈 레지스터(FUSE REGISTER)에 공통으로 제공한다. 또한, 초기화 신호(RST)가 파워 업 신호(POWERUP)의 활성화 여부에 종속되도록 생성하여 64개(X64)의 퓨즈 레지스터(FUSE REGISTER)에 공통으로 제공한다. 이와 같은 구성이 개시된 도 4의 도면을 도 3의 구성에 비교하여 살펴보면, 64개의 퓨즈 레지스터(FUSE REGISTER) 각각에서 파워 업 신호(POWERUP)를 반전 파워 업 신호(POWERUPB)로서 생성하기 위한 64개의 인버터와, 초기화 신호(RST)에 응답하여 퓨즈 레지스터(FUSE REGISTER)의 전류패스를 조절하기 위한 64개의 MOS 트랜지스터가 공통 신호 생성부(600)에 포함된 3개의 인버터와 1개의 MOS 트랜지스터로서 포함되는 것을 알 수 있다. 물론, 64개의 퓨즈 레지스터(FUSE REGISTER) 각각에 포함되어야 했던 64개의 인버터와 64개의 MOS 트랜지스터를 모두 합한 사이즈가 공통 신호 생성부(600)에 포함된 3개의 인버터와 1개의 MOS 트랜지스터를 모두 합한 사이즈보다 절대적으로 큰 상태가 될 것이라는 것을 쉽게 예상할 수 있다.

그리고, 초기화 신호(RST)의 비활성화 상태는 플로팅(floating) 상태일 수도 있고, 퓨즈 레지스터(FUSE REGISTER)에서 초기 값으로 래치되어야 하는 논리레벨 값, 예컨대, 로직'하이'(high)일 수도 있다. 또한, 초기화 신호(RST)의 활성화 상태는 퓨즈 레지스터(FUSE REGISTER)에서 초기 값으로 래치되어야 하는 논리레벨 값의 반대 값, 예컨대, 로직'로우'(low)가 된다. 참고로, 도면에서는 초기화 신호(RST)의 비활성화 상태가 플로팅(floating) 상태인 것을 예시하였다.

그리고, 파워 업 신호(POWERUP)가 로직'하이'(high)로 활성화되면, 반전 파워 업 신호(POWERUPB)가 로직'로우'(low)로 활성화되어 64개(X64)의 퓨즈 레지스터(FUSE REGISTER) 각각에 로직'하이'(high)의 값이 래치된다. 이렇게, 파워 업 신호(POWERUP)가 로직'하이'(high)로 활성화되는 구간에서 초기화 신호(RST)는 플로팅 상태 또는 로직'로우'(low)로 비활성화됨으로써, 64개(X64)의 퓨즈 레지스터(FUSE REGISTER) 각각에 로직'하이'(high)의 값이 래치될 때 내부에서 전류패스가 로직'로우'(low) 방향으로 형성되는 것을 차단한다.

이렇게, 파워 업 신호(POWERUP)에 응답하여 64개의 퓨즈 레지스터(FUSE REGISTER) 각각이 로직'하이'(high)로 초기화된 이후, 64개의 퓨즈 레지스터(FUSE REGISTER) 중 퓨즈 어레이(400)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)가 모두 로직'하이'(high)가 되는 퓨즈 레지스터(FUSE REGISTER)의 경우, 내부에 래치되었던 로직'하이'(high) 값이 로직'로우'(low)로 바뀌어서 래치된다. 이때, 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM)가 모두 로직'하이'(high)가 됨으로써, 내부에 로직'로우'(low)의 값이 래치될 때 래치 내부에서 전류패스가 로직'하이'(high) 방향으로 형성되는 것을 차단한다.

반대로, 64개의 퓨즈 레지스터(FUSE REGISTER) 중 퓨즈 어레이(400)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 그 값이 결정되는 신호(FD, FM) 중 어느 하나의 신호라도 로직'로우'(low)가 되는 퓨즈 레지스터(FUSE REGISTER)의 경우, 내부에 래치되었던 로직'하이'(high)의 값은 그대로 유지된다.

이렇게, 퓨즈 어레이(400)에서 출력되는 퓨즈커팅정보(FZDATA)에 대응하여 64개의 퓨즈 레지스터(FUSE REGISTER) 각각에 래치된 값이 결정된 이후, 각각의 퓨즈 레지스터(FUSE REGISTER)에 해당하는 구동 펄스(CAS<0:15>)가 인가되면, 내부에 래치된 논리 값을 평가노드(FUSEND)에 전달하게 된다.

참고로, 도 6에서는 64개의 퓨즈 레지스터(FUSE REGISTER)에 대한 구성만 개시되어 있다. 하지만, 도 4에 개시된 것처럼 전체 퓨즈 레지스터(FUSE REGISTER)의 개수가 256개인 경우 도 6에 개시된 것과 같은 구성이 동일하게 4개 포함될 것이다. 또한, 도 6에서는 64개의 퓨즈 레지스터(FUSE REGISTER)가 공통으로 반전 파워 업 신호(POWERUPB)와 초기화 신호(RST)를 입력받는 것으로 설명되어 있는데, 이는 어디까지나 설명의 편의를 위한 한정일 뿐, 실제로는 더 많거나 더 적은 개수의 퓨즈 레지스터(FUSE REGISTER)가 공통으로 반전 파워 업 신호(POWERUPB)와 초기화 신호(RST)를 입력받는 것도 얼마든지 가능하다.

도 7은 도 4에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 구성요소 중 출력구동부의 구성을 상세히 도시한 회로도이다.

도 7을 참조하면, 도 4에 도시된 다이-아이디(Die-ID) 퓨즈 회로의 구성요소 중 출력구동부(460)는, 16개의 멀티플랙서(MUX<0:15>)에서 출력되는 신호(MUXOUT<0:15>)를 2단계로 구분하여 8개의 글로벌 라인(GIO<0:7>)에 실어주기 위해 제어신호(CBA2 or CBA2B)를 구분하여 입력받는 것을 알 수 있다. 구체적으로, 2개씩 그룹화(MUX<0,8>, MUX<1,9>, MUX<2,10>, MUX<3,11>, MUX<4,12>, MUX<5,13>, MUX<6,14>, MUX<7,15>)되는 16개의 멀티플랙서(MUX<0:15>) 중 첫 번째 그룹에 속한 8개의 멀티플랙서(MUX<0:7>)는 첫 번째 제어신호(CBA2)에 응답하여 8개의 글로벌 라인(GIO<0:7>)에 실린다. 또한, 두 번째 그룹에 속한 8개의 멀티플랙서(MUX<8:15>)는 두 번째 제어신호(CBA2B)에 응답하여 8개의 글로벌 라인(GIO<0:7>)에 실린다.

정리하면, 16개의 드라이버(DRIVER<0:15>) 중 첫 번째 그룹에 속한 드라이버(DRIVER<0:7>)는 첫 번째 제어신호(CBA2)에 응답하여 첫 번째 그룹에 속한 멀티플랙서(MUX<0:7>)의 출력신호(MUXOUT<0:7>)를 8개의 글로벌 라인(GIO<0:7>)에 실어준다. 이때에는, 두 번째 그룹에 속한 드라이버(DRIVER<8:15>)는 아무런 동작도 수행하기 않기 때문에 두 번째 그룹에 속한 멀티플랙서(MUX<8:15>)의 출력신호(MUXOUT<8:15>)는 8개의 글로벌 라인(GIO<0:7>)에 실릴 수 없다.

또한, 16개의 드라이버(DRIVER<0:15>) 중 두 번째 그룹에 속한 드라이버(DRIVER<8:15>)는 두 번째 제어신호(CBA2B)에 응답하여 두 번째 그룹에 속한 멀티플랙서(MUX<8:15>)의 출력신호(MUXOUT<8:15>)를 8개의 글로벌 라인(GIO<0:7>)에 실어준다. 이때에는, 첫 번째 그룹에 속한 드라이버(DRIVER<0:7>)는 아무런 동작도 수행하지 않기 때문에 첫 번째 그룹에 속한 멀티플랙서(MUX<0:7>)의 출력신호(MUXOUT<0:7>)는 8개의 글로벌 라인(GIO<0:7>)에 실릴 수 없다.

참고로, 도 7에 개시된 도면은, 출력구동부(460)에 포함된 16개의 드라이버(DRIVER<0:15>) 중 하나의 드라이버(DRIVER<x>)에 대한 구성이며, 16개의 드라이버(DRIVER<0:15>)는 모두 동일한 구성을 갖는다. 다만, 첫 번째 그룹에 속하는지 아니면 두 번째 그룹에 속하는지에 따라 서로 다른 제어신호(CBA2 or CBA2B)를 입력받을 뿐이다. 또한, 16개의 드라이버(DRIVER<0:15>)가 두 개의 그룹으로 분리되어 번갈아가면서 동작하는 것은 글로벌 라인(GIO<0:7>)의 개수가 8개인 것으로 가정되었기 때문이며, 글로벌 라인(GIO<0:7>)의 개수가 달라지면, 그에 따라 분리되는 그룹의 개수도 달라질 수 있다.

도 8A 내지 도 8D는 도 4 내지 도 7에 도시된 본 발명의 실시예에 따른 다이-아이디(Die-ID) 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 8A 내지 도 8D를 참조하면, 다이-아이디(Die-ID) 회로의 동작은 인에이블 신호(TDID)가 로직'하이'(high)로 활성화되는 것을 기점으로 시작된다. 또한, 설정된 간격마다 인가되는 설정된 커맨드(CASP10RD)를 기준으로 동일한 동작이 반복되는 것을 알 수 있다. 또한, 도면에 도시된 동작은 퓨즈 래치부(420)와 출력선택부(440)와 출력구동부(460)와 동작제어부(480)의 동작에 관한 것이다. 즉, 퓨즈 어레이(400)에 저장된 퓨즈커팅정보(FZDATA)가 퓨즈 래치부(420)에 저장되는 과정은 포함되어 있지 않다.

따라서, 인에이블 신호(TDID)가 로직'하이'(high)로 활성화되어 다이-아이디(Die-ID) 회로의 동작이 시작되기 전에 퓨즈 어레이(400)에 럽쳐된 퓨즈커팅정보(FZDATA)는 퓨즈 래치부(420)에 저장되어 있는 상태이다. 즉, 도면에 직접적으로 도시되진 않았지만 반도체 장치의 파워 업(power up) 동작에 이어서 부트 업(boot up) 동작이 이루어지면서 퓨즈 어레이(400)에 럽쳐된 256비트의 퓨즈커팅정보(FZDATA)는 퓨즈 래치부(420)에 포함된 256개의 퓨즈 레지스터(FUSE REGISTER)에 각각 저장될 것이다.

참고로, 다이-아이디(Die-ID) 회로의 동작은 반도체 장치의 파워 업(power up) 동작 및 부트 업(boot up) 동작과는 독립된 형태로 이루어진다. 예컨대, 파워 업(power up) 동작 및 부트 업(boot up) 동작이 반도체 장치에 전원이 공급된 이후 설정된 시간 이내에 반드시 이루어져야 하는 동작이라면, 다이-아이디(Die-ID) 회로의 동작은 부트 업(boot up) 동작에 이어서 즉시 수행되어도 상관없고, 나중에 필요에 의해 선택적으로 수행되어도 상관없다. 즉, 설계자의 선택에 의해 그 수행시점이 자유롭게 조절될 수 있다.

먼저, 도 8A 및 도 8B를 참조하면, 다이-아이디(Die-ID) 회로의 동작 인에이블 신호(TDID)가 로직'하이'(high)로 활성화된 후, 설정된 커맨드(CASP10RD)가 로직'하이'(high)로 토글링하는 것에 응답하여 프리차지 펄스(DIDPCGB)가 로직'로우'(low)로 토글링한다. 또한, 프리차지 펄스(DIDPCGB)가 로직'로우'(low)로 토글링하는 것에 응답하여 16개의 구동 펄스(CAS<0:15>)가 순차적으로 로직'하이'(high)로 토글링한다.

구체적으로, 설정된 커맨드(CASP10RD)가 첫 번째 로직'하이'(high)로 토글링하는 것(RD0)에 응답하여 프리차지 펄스(DIDPCGB)가 첫 번째로 로직'로우'(low)로 토글링한다. 또한, 프리차지 펄스(DIDPCGB)가 첫 번째로 로직'로우'(low)로 토글링하는 것에 응답하여 16개의 구동 펄스(CAS<0:15>) 중 첫 번째 구동 펄스(CAS<0>)가 로직'하이'(high)로 토글링한다. 이어서, 설정된 커맨드(CASP10RD)가 두 번째 로직'하이'(high)로 토글링하는 것(RD1)에 응답하여 프리차지 펄스(DIDPCGB)가 두 번째로 로직'로우'(low)로 토글링한다. 또한, 프리차지 펄스(DIDPCGB)가 두 번째로 로직'로우'(low)로 토글링하는 것에 응답하여 16개의 구동 펄스(CAS<0:15>) 중 두 번째 구동 펄스(CAS<0>)가 로직'하이'(high)로 토글링한다. 이와 같은 방법으로 설정된 커맨드(CASP10RD)가 열여섯 번째 로직'하이'(high)로 토글링하는 것(RD15)에 응답하여 프리차지 펄스(DIDPCGB)가 열여섯 번째로 로직'로우'(low)로 토글링한다. 또한, 프리차지 펄스(DIDPCGB)가 열여섯 번째로 로직'로우'(low)로 토글링하는 것에 응답하여 16개의 구동 펄스(CAS<0:15>) 중 열여섯 번째 구동 펄스(CAS<15>)가 로직'하이'(high)로 토글링한다.

이와 같이, 설정된 커맨드(CASP10RD)가 반복적으로 16번 입력되는 것에 응답하여 먼저 프리차지 펄스(DIDPCGB)가 16번 반복적으로 활성화되는 것에 응답하여 16개의 멀티플랙서(MUX<0:15>) 각각의 평가노드(FUSEND)는 각각 프리차지(precharge)된다.

이어서 16개의 구동 펄스(CAS<0:15>)가 순차적으로 하나씩 활성화되는 것에 응답하여 16개의 멀티플랙서(MUX<0:15>) 각각의 평가노드(FUSEND)에는 256개의 퓨즈 레지스터(FUSE REGISTER)에 래치된 256비트의 퓨즈커팅정보(FZDATA)가 16비트씩(SET<0>, SET<16> -> SET<1>, SET<17> -> SET<2>, SET<18> -> SET<3>, SET<19> -> SET<4>, SET<20> -> SET<5>, SET<21> -> SET<6>, SET<22> -> SET<7>, SET<23> -> SET<8>, SET<24> -> SET<9>, SET<25> -> SET<10>, SET<26> -> SET<11>, SET<27> -> SET<12>, SET<28> -> SET<13>, SET<29> -> SET<14>, SET<30> -> SET<15>, SET<31>)순차적으로 실린다.

이때, 어드레스 신호(BA<2:0>)는 '0 ~ 3'로서 상위 값을 가지며, 그로 인해, 제어신호(CBA2)가 로직'로우'(low)로 활성화 / 제어신호(CBA2B)는 로직'하이'(high)로 비활성화 된다. 따라서, 256개의 퓨즈 레지스터(FUSE REGISTER)에 래치된 256비트의 퓨즈커팅정보(FZDATA) 중 16개의 멀티플랙서(MUX<0:15>) 중 상위 8개의 멀티플랙서(MUX<0:7>) 각각의 평가노드(FUSEND)에 순차적으로 16비트씩(SET<0> -> SET<1> -> SET<2> -> SET<3> -> SET<4> -> SET<5> -> SET<6> -> SET<7> -> SET<8> -> SET<9> -> SET<10> -> SET<11> -> SET<12> -> SET<13> -> SET<14> -> SET<15>) 실린 128비트 퓨즈커팅정보(FZDATA)만 8개의 글로벌 라인(GIO<0:7>)에 순차적으로 실린다. 따라서, 16개의 멀티플랙서(MUX<0:15>) 중 하위 8개의 멀티플랙서(MUX<8:15>) 각각의 평가노드(FUSEND)에 순차적으로 16비트씩(SET<16> -> SET<17> -> SET<18> -> SET<19> -> SET<20> -> SET<21> -> SET<22> -> SET<23> -> SET<24> -> SET<25> -> SET<26> -> SET<27> -> SET<28> -> SET<29> -> SET<30> -> SET<31>) 실린 128비트의 퓨즈커팅정보(FZDATA)는 무시된다.

이렇게, 8개의 글로벌 라인(GIO<0:7>)에 8비트씩 병렬로 16단계에 걸쳐 실린 상위 8개의 멀티플랙서(MUX<0:7>)에서 출력되는 128비트의 퓨즈커팅정보(SET<0> -> SET<1> -> SET<2> -> SET<3> -> SET<4> -> SET<5> -> SET<6> -> SET<7> -> SET<8> -> SET<9> -> SET<10> -> SET<11> -> SET<12> -> SET<13> -> SET<14> -> SET<15>)는 설정된 데이터 패드(DQ<0>)를 통해 직렬로 출력된다.

그리고, 도 8C 및 도 8D를 참조하면, 다이-아이디(Die-ID) 회로의 동작 인에이블 신호(TDID)가 로직'하이'(high)로 활성화된 후, 설정된 커맨드(CASP10RD)가 로직'하이'(high)로 토글링하는 것에 응답하여 프리차지 펄스(DIDPCGB)가 로직'로우'(low)로 토글링한다. 또한, 프리차지 펄스(DIDPCGB)가 로직'로우'(low)로 토글링하는 것에 응답하여 16개의 구동 펄스(CAS<0:15>)가 순차적으로 로직'하이'(high)로 토글링한다.

이때, 어드레스 신호(BA<2:0>)는 '4 ~ 7'로서 하위 값을 가지며, 그로 인해, 제어신호(CBA2)는 로직'하이'(high)로 비활성화 / 제어신호(CBA2B)는 로직'로우'(low)로 활성화 된다. 따라서, 256개의 퓨즈 레지스터(FUSE REGISTER)에 래치된 256비트의 퓨즈커팅정보(FZDATA) 중 16개의 멀티플랙서(MUX<0:15>) 중 하위 8개의 멀티플랙서(MUX<8:15>) 각각의 평가노드(FUSEND)에 순차적으로 16비트씩(SET<16> -> SET<17> -> SET<18> -> SET<19> -> SET<20> -> SET<21> -> SET<22> -> SET<23> -> SET<24> -> SET<25> -> SET<26> -> SET<27> -> SET<28> -> SET<29> -> SET<30> -> SET<31>) 실린 128비트의 퓨즈커팅정보(FZDATA)만 8개의 글로벌 라인(GIO<0:7>)에 순차적으로 실린다. 따라서, 16개의 멀티플랙서(MUX<0:15>) 중 상위 8개의 멀티플랙서(MUX<0:7>) 각각의 평가노드(FUSEND)에 순차적으로 16비트씩(SET<0> -> SET<1> -> SET<2> -> SET<3> -> SET<4> -> SET<5> -> SET<6> -> SET<7> -> SET<8> -> SET<9> -> SET<10> -> SET<11> -> SET<12> -> SET<13> -> SET<14> -> SET<15>) 실린 128비트 퓨즈커팅정보(FZDATA)는 무시된다.

이렇게, 8개의 글로벌 라인(GIO<0:7>)에 8비트씩 병렬로 16단계에 걸쳐 실린 하위 8개의 멀티플랙서(MUX<8:15>)에서 출력되는 128비트의 퓨즈커팅정보(SET<16> -> SET<17> -> SET<18> -> SET<19> -> SET<20> -> SET<21> -> SET<22> -> SET<23> -> SET<24> -> SET<25> -> SET<26> -> SET<27> -> SET<28> -> SET<29> -> SET<30> -> SET<31>)는 설정된 데이터 패드(DQ<0>)를 통해 직렬로 출력된다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다이-아이디(Die-ID) 퓨즈 회로에서 다수의 퓨즈에 저장되어 있던 내부정보를 래치하기 위한 다수의 퓨즈 레지스터를 설정된 개수씩 그룹화하여 제어함으로써, 다이-아이디(Die-ID) 퓨즈 회로가 차지하는 면적을 최소화할 수 있다.

또한, 다이-아이디(Die-ID) 퓨즈 회로에서 다수의 퓨즈에 저장되어 있던 내부정보를 순차적으로 출력하기 위한 출력선택먹스의 구성을 프리차지-측정(precharge-evaluate) 방식으로 전환함으로써, 다이-아이디(Die-ID) 퓨즈 회로가 차지하는 면적을 최소화할 수 있다.

이로 인해, 차지하는 면적을 최소화하면서도 효율적으로 동작하는 다이-아이디(Die-ID) 퓨즈 회로를 제공할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100, 400 : 퓨즈 어레이 120, 420 : 퓨즈 래치부
140, 440 : 출력 선택부 160, 460 : 출력 구동부
480 : 동작 제어부 GIO<0:7> : 글로벌 라인

Claims

다수의 퓨즈를 포함하는 퓨즈 어레이;
상기 다수의 퓨즈에 대한 다수의 퓨즈커팅정보를 각각 래치하되, 설정된 개수씩 그룹화되어 각 그룹별로 파워 업 신호와 초기화 신호를 공통으로 입력받는 다수의 퓨즈 레지스터; 및
상기 다수의 퓨즈 레지스터에 저장된 상기 다수의 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하기 위한 출력선택부
를 구비하는 반도체 장치.
제1항에 있어서,
상기 출력선택부는,
설정된 커맨드가 인가될 때마다 평가노드를 프리차지시킨 후, 상기 다수의 퓨즈 레지스터에 저장된 상기 다수의 퓨즈커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동하여 그 논리레벨 값을 판단하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,
상기 출력선택부는,
상기 설정된 커맨드에 응답하여 프리차지 펄스가 토글링 할 때마다 상기 평가노드를 프리차지시키기 위한 프리차지부;
상기 프리차지 펄스의 토글링이 끝나는 것에 응답하여 구동 펄스가 토글링 할 때마다 상기 다수의 퓨즈 레지스터에 저장된 상기 다수의 퓨즈커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동하기 위한 구동부; 및
상기 구동 펄스의 토글링 구간에서 상기 평가노드의 논리레벨 값을 판단하기 위한 평가 판단부를 구비하는 반도체 장치.
제1항에 있어서,
상기 초기화 신호는,
상기 파워 업 신호의 활성화구간에서 비활성화 상태를 유지하고,
상기 파워 업 신호의 비활성화구간에서 활성화 상태를 유지하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서,
상기 다수의 퓨즈 레지스터는,
상기 파워 업 신호가 활성화되는 구간에서 설정된 초기 값을 각각 래치하고,
상기 파워 업 신호가 활성화되는 구간에서 비활성화 상태를 유지하는 상기 초기화 신호에 응답하여 상기 초기 값에 반대되는 논리 값과 연결되는 전류패스를 차단하며,
상기 파워 업 신호가 비활성화되는 구간에서 상기 다수의 퓨즈에 대한 다수의 퓨즈커팅정보를 각각 래치하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 출력선택부에서 설정된 순서대로 출력되는 상기 다수의 퓨즈커팅정보를 글로벌 라인에 구동하여 설정된 패드를 통해 외부로 출력하기 위한 출력구동부를 더 구비하는 반도체 장치.
다수의 퓨즈를 포함하는 퓨즈 어레이;
상기 다수의 퓨즈 중 설정된 첫 번째 N개의 퓨즈에 대한 N개의 제1 퓨즈커팅정보를 래치하되, 파워 업 신호 및 초기화 신호를 공통으로 입력받는 N개의 제1 퓨즈 레지스터;
상기 다수의 퓨즈 중 상기 설정된 첫 번째 N개의 퓨즈와는 겹치지 않는 두 번째 N개의 퓨즈에 대한 N개의 제2 퓨즈커팅정보를 래치하되, 상기 파워 업 신호 및 상기 초기화 신호를 공통으로 입력받는 N개의 제2 퓨즈 레지스터;
상기 N개의 제1 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하고, 이어서 상기 N개의 제2 퓨즈커팅정보를 설정된 순서대로 선택하여 출력하는 출력선택부
를 구비하는 반도체 장치.
제7항에 있어서,
상기 N개의 제1 퓨즈 레지스터는,
설정된 K개씩 그룹화되고, 각 그룹마다 상기 파워 업 신호 및 상기 초기화 신호가 공통으로 입력되며,
N개를 K개로 나누었을 때 2보다 큰 자연수가 되는 것을 특징으로 하는 반도체 장치.
제8항에 있어서,
상기 N개의 제2 퓨즈 레지스터는,
설정된 K개씩 그룹화되고, 각 그룹마다 상기 파워 업 신호 및 상기 초기화 신호가 공통으로 입력되는 것을 특징으로 하는 반도체 장치.
제7항에 있어서,
상기 출력선택부는,
설정된 커맨드가 반복하여 인가될 때,
앞선 N개의 상기 설정된 커맨드가 인가될 때마다 평가노드를 프리차지시킨 후, 상기 N개의 제1 퓨즈 커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동하여 그 논리레벨 값을 판단하고,
뒤선 N개의 상기 설정된 커맨드가 인가될 때마다 상기 평가노드를 프리차지시킨 후, 상기 N개의 제2 퓨즈 커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동하여 그 논리레벨 값을 판단하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서,
상기 출력선택부는,
상기 설정된 커맨드에 응답하여 프리차지 펄스가 토글링할 때마다 상기 평가노드를 프리차지시키기 위한 프리차지부;
상기 프리차지 펄스의 토글링이 끝나는 것에 응답하여 구동 펄스가 토글링 할 때마다 상기 N개의 제1 퓨즈커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동한 뒤 이어서 상기 N개의 제2 퓨즈커팅정보 각각을 설정된 순서대로 상기 평가노드에 구동하기 위한 구동부; 및
상기 구동 펄스의 토글링 구간에서 상기 평가노드의 논리레벨 값을 판단하기 위한 평가 판단부를 구비하는 반도체 장치.
제7항에 있어서,
상기 초기화 신호는,
상기 파워 업 신호의 활성화구간에서 비활성화 상태를 유지하고,
상기 파워 업 신호의 비활성화구간에서 활성화 상태를 유지하는 것을 특징으로 하는 반도체 장치.
제12항에 있어서,
상기 N개의 제1 퓨즈 레지스터는,
상기 파워 업 신호가 활성화되는 구간에서 설정된 초기 값을 각각 래치하고,
상기 파워 업 신호가 활성화되는 구간에서 비활성화 상태를 유지하는 상기 초기화 신호에 응답하여 상기 초기 값에 반대되는 논리 값과 연결되는 전류패스를 차단하며,
상기 파워 업 신호가 비활성화되는 구간에서 상기 N개의 제1 퓨즈커팅정보를 각각 래치하는 것을 특징으로 하는 반도체 장치.
제13항에 있어서,
상기 N개의 제2 퓨즈 레지스터는,
상기 파워 업 신호가 활성화되는 구간에서 설정된 초기 값을 각각 래치하고,
상기 파워 업 신호가 활성화되는 구간에서 비활성화 상태를 유지하는 상기 초기화 신호에 응답하여 상기 초기 값에 반대되는 논리 값과 연결되는 전류패스를 차단하며,
상기 파워 업 신호가 비활성화되는 구간에서 상기 N개의 제2 퓨즈커팅정보를 각각 래치하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서,
상기 출력선택부에서 설정된 순서대로 출력되는 상기 N개의 제1 퓨즈커팅정보를 글로벌 라인에 구동한 뒤 이어서 상기 N개의 제2 퓨즈커팅정보를 상기 글로벌 라인에 구동하여 설정된 패드를 통해 외부로 출력하기 위한 출력구동부를 더 구비하는 반도체 장치.