JP2558678B2 - 擬似乱数発生回路 - Google Patents
擬似乱数発生回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の試験を容易に行うための擬
似乱数発生回路に関するものである。
似乱数発生回路に関するものである。
第５図は従来の擬似乱数発生回路の一例を示す回路図
である。この種の回路はLFSR（リニアフィードバック
シフトレジスタ）と呼ばれ、シフトレジスタと排他的論
理和回路から構成され一定の周期を持つ擬似乱数を発生
する。図において、１はｎ段の直列シフトレジスタ、２
は排他的論理和回路、３はシフトレジスタ１から排他的
論理和回路２への入力の有無を制御する制御回路、４は
シフトクロック端子、５は出力端子である。
である。この種の回路はLFSR（リニアフィードバック
シフトレジスタ）と呼ばれ、シフトレジスタと排他的論
理和回路から構成され一定の周期を持つ擬似乱数を発生
する。図において、１はｎ段の直列シフトレジスタ、２
は排他的論理和回路、３はシフトレジスタ１から排他的
論理和回路２への入力の有無を制御する制御回路、４は
シフトクロック端子、５は出力端子である。
次に動作について説明する。
制御回路３に関し、hi（ｉ＝1,2,……,n−１）はシフ
トレジスタから排他的論理和回路２への入力の有無を示
しており、hi＝１の時はシフトレジスタ１から排他的論
理和回路２への入力が有る事を示し、hi＝０の時は排他
的論理和回路２に対し論理“0"が入力されている事を示
すものとする。ただし、hi＝０の時は排他的論理和回路
２の他方の入力がそのまま出力に伝わるので実際には排
他的論理和回路２を設置する必要はない。
トレジスタから排他的論理和回路２への入力の有無を示
しており、hi＝１の時はシフトレジスタ１から排他的論
理和回路２への入力が有る事を示し、hi＝０の時は排他
的論理和回路２に対し論理“0"が入力されている事を示
すものとする。ただし、hi＝０の時は排他的論理和回路
２の他方の入力がそのまま出力に伝わるので実際には排
他的論理和回路２を設置する必要はない。
クロック端子にクロックを与えると１ビットの右シフ
ト動作を行ない、最上位ビットＱn-1には排他的論理和
回路２と制御回路３によって構成されたフィードバック
回路によって得られた値がセットされる。シフトレジス
タ１の持つ値は出力端子５を通じて取り出され、クロッ
クを与える毎に擬似乱数が得られる。
ト動作を行ない、最上位ビットＱn-1には排他的論理和
回路２と制御回路３によって構成されたフィードバック
回路によって得られた値がセットされる。シフトレジス
タ１の持つ値は出力端子５を通じて取り出され、クロッ
クを与える毎に擬似乱数が得られる。
この動作を行列で表現すると、 となり、簡単に書き直せば Ｑ（ｔ＋１）＝Ｈ・Ｑ（ｔ） …第２式 となる。これはシフトレジスタの現在の状態をＱ（ｔ）
とするとクロックを１回与えた後の状態Ｑ（ｔ＋１）は
第２式により導けることを示している。
とするとクロックを１回与えた後の状態Ｑ（ｔ＋１）は
第２式により導けることを示している。
また、この種の擬似乱数発生回路ではhiを適切に選ぶ
事によって最大２n−１の周期と２n−１種類の値を持つ
擬似乱数が得られることが知られている。
事によって最大２n−１の周期と２n−１種類の値を持つ
擬似乱数が得られることが知られている。
例えば、第６図は４ビット（ｎ＝４）のLFSRであり、
ｈ1＝0,h2＝0,h3＝１の場合の具体的な回路図であり、
２4−１＝15の周期を持つ擬似乱数を発生するものであ
る。図において、1,2,4,5は第５図と同一又は相当部分
を示し、６は初期化端子である。
ｈ1＝0,h2＝0,h3＝１の場合の具体的な回路図であり、
２4−１＝15の周期を持つ擬似乱数を発生するものであ
る。図において、1,2,4,5は第５図と同一又は相当部分
を示し、６は初期化端子である。
次に第６図の回路の動作について説明する。先ず、初
期化端子６をアクティブにする事によってシフトレジス
タをＱ3＝Ｑ2＝Ｑ1＝Ｑ0＝０以外の値に初期化する。な
ぜならば、all 0（Ｑ3＝Ｑ2＝Ｑ1＝Ｑ0＝０）に初期化
するとクロック端子４にクロックを与えてもシフトレジ
スタの状態は変化せずall 0（Ｑ3＝Ｑ2＝Ｑ1＝Ｑ0＝
０）のままであり、擬似乱数を発生できないからであ
る。従ってこの種の擬似乱数発生回路ではall 0の値は
発生されない。例えばＱ3＝1,Q2＝Ｑ1＝Ｑ0＝０に初期
化する。この状態をクロックサイクル０とすると、以
後、クロック端子４にクロックを与える毎にシフト動作
をくり返し、最上位ビットＱ3には排他的論理和回路２
の出力がセットされていき、擬似乱数を発生し出力端子
５に出力される。
期化端子６をアクティブにする事によってシフトレジス
タをＱ3＝Ｑ2＝Ｑ1＝Ｑ0＝０以外の値に初期化する。な
ぜならば、all 0（Ｑ3＝Ｑ2＝Ｑ1＝Ｑ0＝０）に初期化
するとクロック端子４にクロックを与えてもシフトレジ
スタの状態は変化せずall 0（Ｑ3＝Ｑ2＝Ｑ1＝Ｑ0＝
０）のままであり、擬似乱数を発生できないからであ
る。従ってこの種の擬似乱数発生回路ではall 0の値は
発生されない。例えばＱ3＝1,Q2＝Ｑ1＝Ｑ0＝０に初期
化する。この状態をクロックサイクル０とすると、以
後、クロック端子４にクロックを与える毎にシフト動作
をくり返し、最上位ビットＱ3には排他的論理和回路２
の出力がセットされていき、擬似乱数を発生し出力端子
５に出力される。
第７図は第６図の回路に関してクロックを与える毎の
シフトレジスタの内部状態を示しており、クロックサイ
クル毎に乱数が更新されていることがわかる（10進表示
を参照の事）。第７図では、クロックサイクル15でクロ
ックサイクル０と同じ状態（Ｑ3＝1,Q2＝Ｑ1＝Ｑ0＝
０）にもどっている。つまり、クロックサイクル15以降
はクロックサイクル０から14と同じ内容が繰り返される
ので真の乱数ではなく擬似乱数と呼ばれる。
シフトレジスタの内部状態を示しており、クロックサイ
クル毎に乱数が更新されていることがわかる（10進表示
を参照の事）。第７図では、クロックサイクル15でクロ
ックサイクル０と同じ状態（Ｑ3＝1,Q2＝Ｑ1＝Ｑ0＝
０）にもどっている。つまり、クロックサイクル15以降
はクロックサイクル０から14と同じ内容が繰り返される
ので真の乱数ではなく擬似乱数と呼ばれる。
第５図の回路ではall 0（Ｑn-1＝Ｑn-2＝……Ｑ1＝Ｑ
0＝０）の値は発生できないが、この欠点を改良した回
路があり、これを第８図に示す。図において、1,2,3,4,
5は第５図と同一又は相当部分を示し、2aは排他的論理
和回路２と同じもの、7aはシフトレジスタの連続するｎ
−１段の出力データが全て０であることを検出するゼロ
検出回路であり、例えばNOR回路で実現できる。第８図
の回路では、排他的論理和回路2aとゼロ検出回路7aの作
用により、000……01（Ｑn-1＝Ｑn-2＝……＝Ｑ1＝0,Q0
＝１）の状態の次にall 0（Ｑn-1＝Ｑn-2＝……Ｑ1＝Ｑ
0＝０）の状態を挿入する事ができ、hiを適切に選ぶ事
によって最大２nの周期と２n種類の値を持つ擬似乱数が
得られる。
0＝０）の値は発生できないが、この欠点を改良した回
路があり、これを第８図に示す。図において、1,2,3,4,
5は第５図と同一又は相当部分を示し、2aは排他的論理
和回路２と同じもの、7aはシフトレジスタの連続するｎ
−１段の出力データが全て０であることを検出するゼロ
検出回路であり、例えばNOR回路で実現できる。第８図
の回路では、排他的論理和回路2aとゼロ検出回路7aの作
用により、000……01（Ｑn-1＝Ｑn-2＝……＝Ｑ1＝0,Q0
＝１）の状態の次にall 0（Ｑn-1＝Ｑn-2＝……Ｑ1＝Ｑ
0＝０）の状態を挿入する事ができ、hiを適切に選ぶ事
によって最大２nの周期と２n種類の値を持つ擬似乱数が
得られる。
例えば、第９図は４ビット（ｎ＝４）の改良された擬
似乱数発生回路の一つであり、16（＝２4）の周期と16
種類の値を持つ擬似乱数を発生する事ができる。
似乱数発生回路の一つであり、16（＝２4）の周期と16
種類の値を持つ擬似乱数を発生する事ができる。
第10図は第９図の回路に関しクロックを与える毎のシ
フトレジスタの内部状態を示しており、クロックサイク
ル毎に乱数が更新され（10進表示を参照の事）、0001
（Ｑ3＝Ｑ2＝Ｑ1＝0,Q0＝１）の状態の次にall 0（Ｑ3
＝Ｑ2＝Ｑ1＝Ｑ0＝０）の状態が挿入されている事がわ
かる。第10図では、クロックサイクル16でクロックサイ
クル０と同じ状態（Ｑ3＝1,Q2＝Ｑ1＝Ｑ0＝０）にもど
っている。つまりクロックサイクル16以降はクロックサ
イクル０から15と同じ内容がくり返される事になる。
フトレジスタの内部状態を示しており、クロックサイク
ル毎に乱数が更新され（10進表示を参照の事）、0001
（Ｑ3＝Ｑ2＝Ｑ1＝0,Q0＝１）の状態の次にall 0（Ｑ3
＝Ｑ2＝Ｑ1＝Ｑ0＝０）の状態が挿入されている事がわ
かる。第10図では、クロックサイクル16でクロックサイ
クル０と同じ状態（Ｑ3＝1,Q2＝Ｑ1＝Ｑ0＝０）にもど
っている。つまりクロックサイクル16以降はクロックサ
イクル０から15と同じ内容がくり返される事になる。
従来の擬似乱数発生回路は以上のように構成されてい
るので、発生される擬似乱数は最大２nの周期と２n種類
の値を持つが、２n種類の値は一定の順序でくり返し発
生され、半導体装置の試験に必要な逆の順序での擬似乱
数発生が行なえないという問題点があった。
るので、発生される擬似乱数は最大２nの周期と２n種類
の値を持つが、２n種類の値は一定の順序でくり返し発
生され、半導体装置の試験に必要な逆の順序での擬似乱
数発生が行なえないという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、擬似乱数を一定の順序で発生できるととも
に、半導体装置の試験に必要な逆の順序での擬似乱数を
も発生することができる擬似乱数発生回路を得ることを
目的とする。
れたもので、擬似乱数を一定の順序で発生できるととも
に、半導体装置の試験に必要な逆の順序での擬似乱数を
も発生することができる擬似乱数発生回路を得ることを
目的とする。
この発明に係る擬似乱数発生回路は、複数の段が直列
接続された方向の双方向に各段の保持データをシフト可
能とする直列シフトレジスタにおける一方端の段の出力
データとそれ以外の段の出力データとの論理演算を含む
第１の演算と、上記直列シフトレジスタにおける他方端
の段の出力データとそれ以外の段の出力データとの論理
演算を含む第２の演算とを行なう演算手段、および、第
２の演算の演算結果を前記一方端の段への入力とし前記
一方端の段から他方端の段への正方向に直列シフトレジ
スタの各段の保持データをシフトさせる動作と、第１の
演算の演算結果を他方端の段への入力とし正方向とは逆
の方向に直列シフトレジスタの各段の保持データをシフ
トさせる動作との切り換えを行い、正方向のシフト動作
と逆方向のシフト動作として互いに逆順序の擬似乱数を
発生させる切換手段を備えたものである。
接続された方向の双方向に各段の保持データをシフト可
能とする直列シフトレジスタにおける一方端の段の出力
データとそれ以外の段の出力データとの論理演算を含む
第１の演算と、上記直列シフトレジスタにおける他方端
の段の出力データとそれ以外の段の出力データとの論理
演算を含む第２の演算とを行なう演算手段、および、第
２の演算の演算結果を前記一方端の段への入力とし前記
一方端の段から他方端の段への正方向に直列シフトレジ
スタの各段の保持データをシフトさせる動作と、第１の
演算の演算結果を他方端の段への入力とし正方向とは逆
の方向に直列シフトレジスタの各段の保持データをシフ
トさせる動作との切り換えを行い、正方向のシフト動作
と逆方向のシフト動作として互いに逆順序の擬似乱数を
発生させる切換手段を備えたものである。
この発明においては、直列シフトレジスタを正方向に
シフト動作させると一定の順序で擬似乱数が発生し、直
列シフトレジスタを逆方向にシフト動作させると正方向
にシフト動作させた場合とは逆の順序の擬似乱数を発生
させることを可能とする。
シフト動作させると一定の順序で擬似乱数が発生し、直
列シフトレジスタを逆方向にシフト動作させると正方向
にシフト動作させた場合とは逆の順序の擬似乱数を発生
させることを可能とする。
以下、この発明の実施例を図について説明する。
先ず、従来の第５図の回路動作は第1,第２式で表わさ
れたが、この回路とは逆の順序で擬似乱数を発生するに
は第２式に示したＨの逆行列Ｈ-1を実現する回路を用い
ればよい。
れたが、この回路とは逆の順序で擬似乱数を発生するに
は第２式に示したＨの逆行列Ｈ-1を実現する回路を用い
ればよい。
逆行列Ｈ-1は以下に示すようになる（ただしmod 2の
計算）。
計算）。
従って、逆の順序で擬似乱数を発生する回路の動作は Ｑ（ｔ＋１）＝Ｈ-1・Ｑ …第４式 で表わされる。
更にall 0の状態を発生できるように第５図の回路か
ら第８図の回路への改良と同様の改良を加えれば最大２
n種類の値を逆の順序で発生できる。
ら第８図の回路への改良と同様の改良を加えれば最大２
n種類の値を逆の順序で発生できる。
第１図はこの発明の一実施例による擬似乱数発生回路
を示す回路図である。図において、2,3,5,2a,7aは第８
図と同一又は相当部分を示し、4aは正方向シフトクロッ
ク端子、4bは逆方向シフトクロック端子、2bは排他的論
理和回路、7bはゼロ検出回路、８はセレクタ回路、９は
セレクタ制御端子、10は双方向シフト可能な双方向直列
シフトレジスタである。
を示す回路図である。図において、2,3,5,2a,7aは第８
図と同一又は相当部分を示し、4aは正方向シフトクロッ
ク端子、4bは逆方向シフトクロック端子、2bは排他的論
理和回路、7bはゼロ検出回路、８はセレクタ回路、９は
セレクタ制御端子、10は双方向シフト可能な双方向直列
シフトレジスタである。
次に動作について説明する。
セレクタ制御端子９を制御することによりセレクタ回
路８は同時に切換わり、右又は左の接点に接続される。
左側の接点に接続された場合には、論理的には第８図の
回路と同様になり、正方向シフトクロック端子4aにクロ
ックを与える事により、第８図の回路が発生するのと同
じ最大２nの周期と２n種類の値を持つ擬似乱数を出力端
子５に発生する。逆に右側の接点に接続された場合に
は、制御回路３及び排他的論理和回路２によるフィード
バック回路が第４式を満たすように接続され、かつ排他
的論理和回路2bとゼロ検出回路7bによりall 0の値も発
生できるので逆方向シフトクロック端子4bにクロックを
与えることにより、逆の順序で最大２nの周期と２n種類
の値を持つ擬似乱数を発生することができる。また、第
５図の回路と同様に制御回路３のhi＝０の時はそれに接
続される排他的論理和回路とセレクタ回路は省略する事
ができる。
路８は同時に切換わり、右又は左の接点に接続される。
左側の接点に接続された場合には、論理的には第８図の
回路と同様になり、正方向シフトクロック端子4aにクロ
ックを与える事により、第８図の回路が発生するのと同
じ最大２nの周期と２n種類の値を持つ擬似乱数を出力端
子５に発生する。逆に右側の接点に接続された場合に
は、制御回路３及び排他的論理和回路２によるフィード
バック回路が第４式を満たすように接続され、かつ排他
的論理和回路2bとゼロ検出回路7bによりall 0の値も発
生できるので逆方向シフトクロック端子4bにクロックを
与えることにより、逆の順序で最大２nの周期と２n種類
の値を持つ擬似乱数を発生することができる。また、第
５図の回路と同様に制御回路３のhi＝０の時はそれに接
続される排他的論理和回路とセレクタ回路は省略する事
ができる。
第２図は上記実施例が４ビットの場合の擬似乱数発生
回路の一例であり、ｈ1＝0,h2＝0,h3＝１の場合の具体
的な回路図である。
回路の一例であり、ｈ1＝0,h2＝0,h3＝１の場合の具体
的な回路図である。
次に第２図の回路の動作について説明する。先ず、セ
レクタ制御端子９を制御する事によりセレクタ回路８を
切換え、左の接点に接続する。この状態で正方向シフト
クロック端子4aにクロックを与える事により右（正方
向）シフト動作が行なわれ、最上位ビットＱ3には排他
的論理和回路２及び2a,ゼロ検出回路7a,セレクタ回路８
によるフィードバック回路により得られた値がセットさ
れ、クロックを与え続ける事により、16（＝２4）の周
期と16種類の値を持つ擬似乱数を発生する。逆に、セレ
クタ制御端子９を制御する事によりセレクタ回路８を切
換え、右の接点に接続し、この状態で逆方向シフトクロ
ック端子4bにクロックを与えることにより左（逆方向）
シフト動作が行なわれ最下位ビットＱ0には、排他的論
理和回路２及び2b,ゼロ検出回路7b,セレクタ回路８によ
るフィードバック回路により得られた値がセットされ、
クロックを与え続けることにより、逆の順序で16（＝２
4）種類の値を発生する。
レクタ制御端子９を制御する事によりセレクタ回路８を
切換え、左の接点に接続する。この状態で正方向シフト
クロック端子4aにクロックを与える事により右（正方
向）シフト動作が行なわれ、最上位ビットＱ3には排他
的論理和回路２及び2a,ゼロ検出回路7a,セレクタ回路８
によるフィードバック回路により得られた値がセットさ
れ、クロックを与え続ける事により、16（＝２4）の周
期と16種類の値を持つ擬似乱数を発生する。逆に、セレ
クタ制御端子９を制御する事によりセレクタ回路８を切
換え、右の接点に接続し、この状態で逆方向シフトクロ
ック端子4bにクロックを与えることにより左（逆方向）
シフト動作が行なわれ最下位ビットＱ0には、排他的論
理和回路２及び2b,ゼロ検出回路7b,セレクタ回路８によ
るフィードバック回路により得られた値がセットされ、
クロックを与え続けることにより、逆の順序で16（＝２
4）種類の値を発生する。
第３図は第２図の回路に関してクロックを与える毎の
シフトレジスタの内部状態を示したものであり、クロッ
クサイクル０から15は正方向（正方向シフトと左接点）
の擬似乱数発生を、クロックサイクル16以降は逆方向
（逆方向シフトと右接点）の擬似乱数発生を行なった例
を示している。なお、ここでは初期化動作としてＱ3＝
1,Q2＝Ｑ1＝Ｑ0＝０となるものをクロックサイクル０と
して示したが、Ｑj（ｊ＝0,1,2……）はどのような値に
初期化されてもよい。
シフトレジスタの内部状態を示したものであり、クロッ
クサイクル０から15は正方向（正方向シフトと左接点）
の擬似乱数発生を、クロックサイクル16以降は逆方向
（逆方向シフトと右接点）の擬似乱数発生を行なった例
を示している。なお、ここでは初期化動作としてＱ3＝
1,Q2＝Ｑ1＝Ｑ0＝０となるものをクロックサイクル０と
して示したが、Ｑj（ｊ＝0,1,2……）はどのような値に
初期化されてもよい。
第４図は第２図と同一の動作を行なう疑似乱数発生回
路を示す。第１図や第２図ではセレクタ回路８を用いた
ものを示したが、本実施例のような回路構成とすること
により、all 0の状態を除いて第２式及び第４式を満足
させることができ、セレクタ回路を用いなくても同様の
動作を行なうことができる。
路を示す。第１図や第２図ではセレクタ回路８を用いた
ものを示したが、本実施例のような回路構成とすること
により、all 0の状態を除いて第２式及び第４式を満足
させることができ、セレクタ回路を用いなくても同様の
動作を行なうことができる。
以上のように、この発明の擬似乱数発生回路によれ
ば、複数の段が直列接続された方向の双方向に各段の保
持データをシフト可能とする直列シフトレジスタにおけ
る一方端の段の出力データとそれ以外の段の出力データ
との論理演算を含む第１の演算と、上記直列シフトレジ
スタにおける他方端の段の出力データとそれ以外の段の
出力データとの論理演算を含む第２の演算とを行なう演
算手段、および、第２の演算の演算結果を前記一方端の
段への入力とし前記一方端の段から他方端の段への正方
向に直列シフトレジスタの各段の保持データをシフトさ
せる動作と、第１の演算の演算結果を他方端の段への入
力とし正方向とは逆の方向に直列シフトレジスタの各段
の保持データをシフトさせる動作との切り換えを行い、
正方向のシフト動作と逆方向のシフト動作とで互いに逆
順序の擬似乱数を発生させる切換手段を備えたので、一
定順序の擬似乱数を発生するとともにこれとは逆順序の
擬似乱数を発生することもでき、従って、半導体装置の
試験に必要な互いに逆順序である２通りの擬似乱数を得
ることができる効果がある。
ば、複数の段が直列接続された方向の双方向に各段の保
持データをシフト可能とする直列シフトレジスタにおけ
る一方端の段の出力データとそれ以外の段の出力データ
との論理演算を含む第１の演算と、上記直列シフトレジ
スタにおける他方端の段の出力データとそれ以外の段の
出力データとの論理演算を含む第２の演算とを行なう演
算手段、および、第２の演算の演算結果を前記一方端の
段への入力とし前記一方端の段から他方端の段への正方
向に直列シフトレジスタの各段の保持データをシフトさ
せる動作と、第１の演算の演算結果を他方端の段への入
力とし正方向とは逆の方向に直列シフトレジスタの各段
の保持データをシフトさせる動作との切り換えを行い、
正方向のシフト動作と逆方向のシフト動作とで互いに逆
順序の擬似乱数を発生させる切換手段を備えたので、一
定順序の擬似乱数を発生するとともにこれとは逆順序の
擬似乱数を発生することもでき、従って、半導体装置の
試験に必要な互いに逆順序である２通りの擬似乱数を得
ることができる効果がある。
第１図はこの発明の一実施例による擬似乱数発生回路を
示す回路図、第２図は本実施例が４ビットの場合の擬似
乱数発生回路を示す回路図、第３図は第２図の回路の動
作時のシフトレジスタの内部状態を示す図、第４図は第
２図の回路と同じ動作をするこの発明の他の実施例によ
る擬似乱数発生回路を示す回路図、第５図は従来の擬似
乱数発生回路を示す回路図、第６図は該従来例の４ビッ
トの場合の擬似乱数発生回路を示す回路図、第７図は第
６図の回路の動作時のシフトレジスタの内部状態を示す
図、第８図は従来の改良された擬似乱数発生回路を示す
回路図、第９図は該従来例の４ビットの場合の擬似乱数
発生回路を示す回路図、第10図は第９図の回路の動作時
のシフトレジスタの内部状態を示す図である。 図において、１は直列シフトレジスタ、2,2a,2bは排他
的論理和回路、３は制御回路、４はシフトクロック端
子、4aは正方向シフトクロック端子、4bは逆方向シフト
クロック端子、５は出力端子、６は初期化端子、7a,7b
はゼロ検出回路、８はセレクタ回路、９はセレクタ制御
端子、10は双方向直列シフトレジスタである。 なお図中同一符号は同一又は相当部分を示す。
示す回路図、第２図は本実施例が４ビットの場合の擬似
乱数発生回路を示す回路図、第３図は第２図の回路の動
作時のシフトレジスタの内部状態を示す図、第４図は第
２図の回路と同じ動作をするこの発明の他の実施例によ
る擬似乱数発生回路を示す回路図、第５図は従来の擬似
乱数発生回路を示す回路図、第６図は該従来例の４ビッ
トの場合の擬似乱数発生回路を示す回路図、第７図は第
６図の回路の動作時のシフトレジスタの内部状態を示す
図、第８図は従来の改良された擬似乱数発生回路を示す
回路図、第９図は該従来例の４ビットの場合の擬似乱数
発生回路を示す回路図、第10図は第９図の回路の動作時
のシフトレジスタの内部状態を示す図である。 図において、１は直列シフトレジスタ、2,2a,2bは排他
的論理和回路、３は制御回路、４はシフトクロック端
子、4aは正方向シフトクロック端子、4bは逆方向シフト
クロック端子、５は出力端子、６は初期化端子、7a,7b
はゼロ検出回路、８はセレクタ回路、９はセレクタ制御
端子、10は双方向直列シフトレジスタである。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】直列に接続された複数の段を有し、この直
列接続された方向の双方向に各段の保持データをシフト
可能とする直列シフトレジスタ、 前記直列シフトレジスタにおける一方端の段の出力デー
タとそれ以外の段の出力データとの論理演算を含む第１
の演算と、前記直列シフトレジスタにおける他方端の段
の出力データとそれ以外の段の出力データとの論理演算
を含む第２の演算とを行なう演算手段、および、 前記第２の演算の演算結果を前記一方端の段への入力と
し前記一方端の段から前記他方端の段への正方向に前記
直列シフトレジスタの各段の保持データをシフトさせる
動作と、前記第１の演算の演算結果を前記他方端の段へ
の入力とし前記正方向とは逆の方向に前記直列シフトレ
ジスタの各段の保持データをシフトさせる動作との切り
換えを行い、前記正方向のシフト動作と逆方向のシフト
動作とで互いに逆順序の擬似乱数を発生させる切換手段
を備えていることを特徴とする擬似乱数発生回路。 - 【請求項２】前記演算手段は、前記直列シフトレジスタ
の少なくとも前記一方端の段の出力および他方端の段の
出力に接続され、前記第１の演算と第２の演算とを選択
して実行させるセレクタ回路を有することを特徴とする
特許請求の範囲第１項記載の擬似乱数発生回路。 - 【請求項３】前記直列シフトレジスタの前記一方端の段
を除くすべての段の保持データが同一の値を出力したこ
とを検出する第１の検出回路、および、 前記直列シフトレジスタの前記他方端の段を除くすべて
の段の保持データが同一の値を出力したことを検出する
第２の検出回路を備え、 前記演算手段は、前記第１の検出回路の出力と前記第２
の演算の演算結果とを論理演算し、その結果を前記他方
端の段へ入力する第１の論理回路、および、 前記第２の検出回路の出力と前記第１の演算の演算結果
とを論理演算し、その結果を前記一方端の段へ入力する
第２の論理回路を有することを特徴とする特許請求の範
囲第１項記載の擬似乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036548A JP2558678B2 (ja) | 1987-02-18 | 1987-02-18 | 擬似乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036548A JP2558678B2 (ja) | 1987-02-18 | 1987-02-18 | 擬似乱数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204325A JPS63204325A (ja) | 1988-08-24 |
| JP2558678B2 true JP2558678B2 (ja) | 1996-11-27 |
Family
ID=12472820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036548A Expired - Fee Related JP2558678B2 (ja) | 1987-02-18 | 1987-02-18 | 擬似乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558678B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3636497B2 (ja) * | 1995-02-27 | 2005-04-06 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3277139B2 (ja) * | 1997-03-13 | 2002-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入力ビット列暗号化装置及び方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108431A (ja) * | 1986-10-27 | 1988-05-13 | Fujitsu Ltd | デ−タ変換処理装置 |
-
1987
- 1987-02-18 JP JP62036548A patent/JP2558678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204325A (ja) | 1988-08-24 |
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