JP3277139B2 - 入力ビット列暗号化装置及び方法 - Google Patents
入力ビット列暗号化装置及び方法Info
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- 238000000034 method Methods 0.000 title claims description 21
- 238000012545 processing Methods 0.000 claims description 21
- 230000004044 response Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 101100013508 Gibberella fujikuroi (strain CBS 195.34 / IMI 58289 / NRRL A-6831) FSR1 gene Proteins 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 3
- 238000013478 data encryption standard Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102100034497 Cip1-interacting zinc finger protein Human genes 0.000 description 1
- 101000710327 Homo sapiens Cip1-interacting zinc finger protein Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/12—Transmitting and receiving encryption devices synchronised or initially set up in a particular manner
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
- Communication Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、暗号化装置及び方
法に関し、より詳しくは、暗号化に用いられるキーを必
要に応じて暗号化して又は平文で出力できるようにする
装置及び方法に関する。
法に関し、より詳しくは、暗号化に用いられるキーを必
要に応じて暗号化して又は平文で出力できるようにする
装置及び方法に関する。
【０００２】
【従来の技術】暗号には秘密のキー（鍵）を用いる方式
がある。例えば、公開鍵方式であるＲＳＡ（Rivest, Sh
amir and Adelman）や、秘密鍵方式のＤＥＳ（Data Enc
ryption Standard）でも秘密キーを用いる。当然、秘密
キーは他人に知られないようにして、秘密キーの盗用を
防がなければならない。よって、秘密キーそのものを半
導体チップ内のＲＯＭ（Read Only Memory）に格納する
ような方法では、チップの解析により秘密キーを特定さ
れてしまうおそれがあり、好ましくない。
がある。例えば、公開鍵方式であるＲＳＡ（Rivest, Sh
amir and Adelman）や、秘密鍵方式のＤＥＳ（Data Enc
ryption Standard）でも秘密キーを用いる。当然、秘密
キーは他人に知られないようにして、秘密キーの盗用を
防がなければならない。よって、秘密キーそのものを半
導体チップ内のＲＯＭ（Read Only Memory）に格納する
ような方法では、チップの解析により秘密キーを特定さ
れてしまうおそれがあり、好ましくない。
【０００３】この解決方法としては、ＬＦＳＲ（Linear
Feedback Shift Register）により秘密キーを生成する
方法があるが、秘密キーのビット数分のＬＦＳＲを必要
とするため、ハードウエアのコストが大きくなってしま
うという欠点がある。
Feedback Shift Register）により秘密キーを生成する
方法があるが、秘密キーのビット数分のＬＦＳＲを必要
とするため、ハードウエアのコストが大きくなってしま
うという欠点がある。
【０００４】一方、ＲＳＡの暗号化装置は、ある数の素
数判定にも用いることができる。この素数判定は、ＲＳ
Ａにおける秘密キーが素数でなければならないため行わ
れる。この素数判定では、秘密キーは露出している必要
がある。もし、同じ暗号化装置を素数判定と暗号化の両
方に用いる場合、秘密キーを露出させるモードと露出さ
せないモードを設ける必要があるが、このモードの切り
分けを明示的に行うと秘密キーを盗み取ろうとする者に
大きなヒントを与えることになり、得策ではない。
数判定にも用いることができる。この素数判定は、ＲＳ
Ａにおける秘密キーが素数でなければならないため行わ
れる。この素数判定では、秘密キーは露出している必要
がある。もし、同じ暗号化装置を素数判定と暗号化の両
方に用いる場合、秘密キーを露出させるモードと露出さ
せないモードを設ける必要があるが、このモードの切り
分けを明示的に行うと秘密キーを盗み取ろうとする者に
大きなヒントを与えることになり、得策ではない。
【０００５】
【発明が解決しようとする課題】以上の事項に鑑み、本
発明の目的は、秘密キーを露出させるモードと露出させ
ないモードを非明示的に実行可能とする装置及び方法の
提供を目的とする。
発明の目的は、秘密キーを露出させるモードと露出させ
ないモードを非明示的に実行可能とする装置及び方法の
提供を目的とする。
【０００６】また、上記装置及び方法により、秘密キー
を盗み取ろうとする者に有効に対抗することを目的とす
る。
を盗み取ろうとする者に有効に対抗することを目的とす
る。
【０００７】
【課題を解決するための手段】上記本発明の目的は、以
下のような装置により達成される。すなわち、初期ビッ
ト列の入力に応答して、初期ビット列から予想可能なビ
ット列を出力するビット列出力手段と、ビット列出力手
段が所定のトラップ用ビット列を出力することを検出し
た場合には、スイッチ信号を出力するスイッチ信号出力
手段と、スイッチ信号の受信に応答して、ビット列出力
手段からのビット列を用いて入力ビット列を暗号化する
処理と、入力ビット列を出力する処理を切り換えるスイ
ッチとを含む装置である。このビット列出力手段は、先
に述べたＬＦＳＲを用いることができる。しかし、ビッ
ト数は先のように大きくする必要はない。またこの場
合、スイッチ信号出力手段は、所定のトラップ用ビット
列をＬＦＳＲが保持しているか判断するようにすること
もできる。但し、出力したビット列を検査していても同
様の効果を奏することができる。
下のような装置により達成される。すなわち、初期ビッ
ト列の入力に応答して、初期ビット列から予想可能なビ
ット列を出力するビット列出力手段と、ビット列出力手
段が所定のトラップ用ビット列を出力することを検出し
た場合には、スイッチ信号を出力するスイッチ信号出力
手段と、スイッチ信号の受信に応答して、ビット列出力
手段からのビット列を用いて入力ビット列を暗号化する
処理と、入力ビット列を出力する処理を切り換えるスイ
ッチとを含む装置である。このビット列出力手段は、先
に述べたＬＦＳＲを用いることができる。しかし、ビッ
ト数は先のように大きくする必要はない。またこの場
合、スイッチ信号出力手段は、所定のトラップ用ビット
列をＬＦＳＲが保持しているか判断するようにすること
もできる。但し、出力したビット列を検査していても同
様の効果を奏することができる。
【０００８】また、非明示的にモードの変換を実施する
のに、所定のトラップ用ビット列がビット列出力手段に
より出力されるような初期ビット列と、出力されないよ
うな初期ビット列とを選択可能にすることによって可能
となる。外部から観察している者は、いつトラップ用ビ
ット列が発生してスイッチ信号が出力されるか分からな
いので、初期ビット列を分けることは明示的なモードの
切替を示すものではない。
のに、所定のトラップ用ビット列がビット列出力手段に
より出力されるような初期ビット列と、出力されないよ
うな初期ビット列とを選択可能にすることによって可能
となる。外部から観察している者は、いつトラップ用ビ
ット列が発生してスイッチ信号が出力されるか分からな
いので、初期ビット列を分けることは明示的なモードの
切替を示すものではない。
【０００９】また、ビット列出力手段が所定数のビット
を出力した後に、入力ビット列を入力するようにするこ
ともできる。秘密キーを用いる後処理に合わせて入力ビ
ット（秘密キー）を入力すればよい。さらに、この所定
数のビットの間にトラップ用ビット列が出力されるよう
に初期値を決定すれば、モード切替後の処理が簡単にな
る。
を出力した後に、入力ビット列を入力するようにするこ
ともできる。秘密キーを用いる後処理に合わせて入力ビ
ット（秘密キー）を入力すればよい。さらに、この所定
数のビットの間にトラップ用ビット列が出力されるよう
に初期値を決定すれば、モード切替後の処理が簡単にな
る。
【００１０】先に示した暗号化する処理は、排他的論理
和回路により実施されるようにすることもできる。よっ
て、排他的論理和された後のビット列が真の秘密キーと
なるよう、入力データを用意する必要がある。
和回路により実施されるようにすることもできる。よっ
て、排他的論理和された後のビット列が真の秘密キーと
なるよう、入力データを用意する必要がある。
【００１１】以上述べた事項を、半導体チップの回路
や、ソフトウエア等により実施することは、以下の詳細
な説明を読めば明らかになる。
や、ソフトウエア等により実施することは、以下の詳細
な説明を読めば明らかになる。
【００１２】
【発明の実施の形態】本発明の回路図を図１に示す。入
力されるビット列は最初にバッファ１１に格納されるよ
うになっており、バッファ１１には４つのレジスタが用
意されている。このうちの１つのレジスタはシフトレジ
スタ１１ａであり、その下位ビットがＡＮＤ回路１３及
び排他的論理和回路１９に接続されている。このバッフ
ァ１１内の構成は一例であって、このような構成に限定
されない。例えば、処理すべき入力ビット列（秘密キ
ー）及び後に説明する初期ビット列を全て格納するよう
なメモリを用意しておき、記憶しているビットを１ビッ
トずつ出力するような装置でもよい。また、このバッフ
ァ１１は、外部とのインターフェースが８ビットであり
且つ後段のＬＦＳＲ１が３２ビット必要とするため、８
ビットのレジスタを４つ含んでいるが、外部とのインタ
ーフェースはどのようなビット数でもよく、またＬＦＳ
Ｒ１のビット数も３２ビットである必要はないので、そ
れぞれの条件に合わせてバッファ１１の構成を変化させ
ることができる。また、バッファ１１は、ＬＦＳＲ１及
び排他的論理和回路１９の後処理の動作に合わせてビッ
トを出力することができればよいので、ＬＦＳＲ１のビ
ット数に合わせなくともよい場合もある。
力されるビット列は最初にバッファ１１に格納されるよ
うになっており、バッファ１１には４つのレジスタが用
意されている。このうちの１つのレジスタはシフトレジ
スタ１１ａであり、その下位ビットがＡＮＤ回路１３及
び排他的論理和回路１９に接続されている。このバッフ
ァ１１内の構成は一例であって、このような構成に限定
されない。例えば、処理すべき入力ビット列（秘密キ
ー）及び後に説明する初期ビット列を全て格納するよう
なメモリを用意しておき、記憶しているビットを１ビッ
トずつ出力するような装置でもよい。また、このバッフ
ァ１１は、外部とのインターフェースが８ビットであり
且つ後段のＬＦＳＲ１が３２ビット必要とするため、８
ビットのレジスタを４つ含んでいるが、外部とのインタ
ーフェースはどのようなビット数でもよく、またＬＦＳ
Ｒ１のビット数も３２ビットである必要はないので、そ
れぞれの条件に合わせてバッファ１１の構成を変化させ
ることができる。また、バッファ１１は、ＬＦＳＲ１及
び排他的論理和回路１９の後処理の動作に合わせてビッ
トを出力することができればよいので、ＬＦＳＲ１のビ
ット数に合わせなくともよい場合もある。
【００１３】ＡＮＤ回路１３のもう一つの入力は、図示
しない制御回路からの出力が接続されている。また、こ
の制御回路からの出力は、ＮＯＴ回路を介してＡＮＤ回
路１７に接続されている。このＡＮＤ回路１７の他方の
入力には、ＬＦＳＲ９内の排他的論理和回路９の出力が
接続されている。そして、ＡＮＤ回路１３及びＡＮＤ回
路１７の出力は、ＯＲ回路１５の入力に接続され、この
ＯＲ回路１５の出力はＬＦＳＲの第１ビットに接続され
ている。ＬＦＳＲ１の各ビット（ここでは３１ビットの
み。但し、トラップ・デコーダ３が必要とするビットの
みでもよい。）はトラップ・デコーダ３に接続されてい
る。トラップ・デコーダ３は、トグル・スイッチ５に接
続されている。トグル・スイッチ５の出力（正の出力）
は、ＡＮＤ回路７に接続されている。このＡＮＤ回路７
のもう１つの入力は、ＬＦＳＲ１の出力ビット（ここで
は３２ビット目）に接続されている。このＡＮＤ回路７
の出力は、排他的論理和回路１９のもう１つの入力とし
て接続されており、この排他的論理和回路１９の出力
が、秘密キー出力となる。排他的論理和回路９の入力
は、ＬＦＳＲ１が非常に長い周期の擬似乱数を発生する
ようにレジスタ段を選択して接続する。この図では、２
８段目と３１段目を接続している。なお、ＡＮＤ回路１
３及び１７、及びＯＲ回路１５を合わせてデータセレク
タ２１となる。
しない制御回路からの出力が接続されている。また、こ
の制御回路からの出力は、ＮＯＴ回路を介してＡＮＤ回
路１７に接続されている。このＡＮＤ回路１７の他方の
入力には、ＬＦＳＲ９内の排他的論理和回路９の出力が
接続されている。そして、ＡＮＤ回路１３及びＡＮＤ回
路１７の出力は、ＯＲ回路１５の入力に接続され、この
ＯＲ回路１５の出力はＬＦＳＲの第１ビットに接続され
ている。ＬＦＳＲ１の各ビット（ここでは３１ビットの
み。但し、トラップ・デコーダ３が必要とするビットの
みでもよい。）はトラップ・デコーダ３に接続されてい
る。トラップ・デコーダ３は、トグル・スイッチ５に接
続されている。トグル・スイッチ５の出力（正の出力）
は、ＡＮＤ回路７に接続されている。このＡＮＤ回路７
のもう１つの入力は、ＬＦＳＲ１の出力ビット（ここで
は３２ビット目）に接続されている。このＡＮＤ回路７
の出力は、排他的論理和回路１９のもう１つの入力とし
て接続されており、この排他的論理和回路１９の出力
が、秘密キー出力となる。排他的論理和回路９の入力
は、ＬＦＳＲ１が非常に長い周期の擬似乱数を発生する
ようにレジスタ段を選択して接続する。この図では、２
８段目と３１段目を接続している。なお、ＡＮＤ回路１
３及び１７、及びＯＲ回路１５を合わせてデータセレク
タ２１となる。
【００１４】図１の回路の動作を説明する前に、ＬＦＳ
Ｒ１について説明する。ＬＦＳＲ１は、先に示したよう
に排他的論理和回路９の入力を適切に選択すれば、非常
に長い周期の擬似乱数を発生する。３１ビットのＬＦＳ
Ｒ１であれば、２31−１（図１のＬＦＳＲ１の３２ビッ
ト目は出力のみに使っているので、実質３１ビットのＬ
ＦＳＲである。また、全てのビットが０である場合はＬ
ＦＳＲがロックされるので除く。）の周期で擬似乱数を
発生する。よって、図２に示したように２31−１個のビ
ット列のうち、任意の位置の３１ビット以上の初期ビッ
ト列（例えば初期ビット列１，２）を決めると、その後
のビット列は予想可能となる。本発明はこの性質を用い
る。
Ｒ１について説明する。ＬＦＳＲ１は、先に示したよう
に排他的論理和回路９の入力を適切に選択すれば、非常
に長い周期の擬似乱数を発生する。３１ビットのＬＦＳ
Ｒ１であれば、２31−１（図１のＬＦＳＲ１の３２ビッ
ト目は出力のみに使っているので、実質３１ビットのＬ
ＦＳＲである。また、全てのビットが０である場合はＬ
ＦＳＲがロックされるので除く。）の周期で擬似乱数を
発生する。よって、図２に示したように２31−１個のビ
ット列のうち、任意の位置の３１ビット以上の初期ビッ
ト列（例えば初期ビット列１，２）を決めると、その後
のビット列は予想可能となる。本発明はこの性質を用い
る。
【００１５】では、図１の回路の動作を説明する。初め
に、ＬＦＳＲ１の初期ビット列をロードする。このロー
ドの際には、図示しない制御回路はその出力を論理"１"
にして、ＡＮＤ回路１７の出力を論理"０"に保ち（ＮＯ
Ｔ回路を介しているため）、ＡＮＤ回路１３の出力がそ
のままＬＦＳＲ１の第１ビットに入るようにする。よっ
て、シフトレジスタ１１ａの出力をそのままＬＦＳＲ１
の第１ビットに入力できるようになる。バッファ１１で
は、シフトレジスタ１１ａのビットを１ビットずつ出力
し、シフトレジスタ１１ａが空になると、他のレジスタ
にためておいたビットをシフトレジスタ１１ａにそのま
ま１回で渡す。この動作を、ＬＦＳＲ１に初期ビット列
が充填されるまで繰り返す。
に、ＬＦＳＲ１の初期ビット列をロードする。このロー
ドの際には、図示しない制御回路はその出力を論理"１"
にして、ＡＮＤ回路１７の出力を論理"０"に保ち（ＮＯ
Ｔ回路を介しているため）、ＡＮＤ回路１３の出力がそ
のままＬＦＳＲ１の第１ビットに入るようにする。よっ
て、シフトレジスタ１１ａの出力をそのままＬＦＳＲ１
の第１ビットに入力できるようになる。バッファ１１で
は、シフトレジスタ１１ａのビットを１ビットずつ出力
し、シフトレジスタ１１ａが空になると、他のレジスタ
にためておいたビットをシフトレジスタ１１ａにそのま
ま１回で渡す。この動作を、ＬＦＳＲ１に初期ビット列
が充填されるまで繰り返す。
【００１６】図１では３２ビットの初期ビット列がＬＦ
ＳＲ１に充填された後、図示しない制御回路はその出力
を論理"０"にする。そうすると、ＡＮＤ回路１３の１つ
の入力が論理"０"となるのでＡＮＤ回路１３は論理"０"
のみ出力するようになる。一方、ＡＮＤ回路１７の入力
は論理"１"になるので（ＮＯＴ回路を介しているた
め）、ＡＮＤ回路１７のもう１つの入力が、そのまま出
力されることとなる。よって、ＯＲ回路１５を介して、
ＡＮＤ回路１７のもう１つの入力である排他的論理和回
路９の出力がＬＦＳＲ１の第１ビットに入力されるよう
になる。これで、初期ビット列以降のビット列をＬＦＳ
Ｒ１が出力する状態となった。
ＳＲ１に充填された後、図示しない制御回路はその出力
を論理"０"にする。そうすると、ＡＮＤ回路１３の１つ
の入力が論理"０"となるのでＡＮＤ回路１３は論理"０"
のみ出力するようになる。一方、ＡＮＤ回路１７の入力
は論理"１"になるので（ＮＯＴ回路を介しているた
め）、ＡＮＤ回路１７のもう１つの入力が、そのまま出
力されることとなる。よって、ＯＲ回路１５を介して、
ＡＮＤ回路１７のもう１つの入力である排他的論理和回
路９の出力がＬＦＳＲ１の第１ビットに入力されるよう
になる。これで、初期ビット列以降のビット列をＬＦＳ
Ｒ１が出力する状態となった。
【００１７】この状態で、ＬＦＳＲ１の３１ビットを監
視するトラップ・デコーダ３が動作を開始する。トラッ
プ・デコーダ３は、予め決められたトラップ用ビット列
をＬＦＳＲ１が出力するかを監視するものである。も
し、トラップ・デコーダ３は、このトラップ用ビット列
を検出した場合には、スイッチ信号を出力する。トラッ
プ用ビット列を検出しなければ、スイッチ信号を出力し
ない。スイッチ信号を出力すると、トグル・スイッチ５
は自身の出力を反転させる。すなわち、論理"０"を出力
していれば論理"１"に、論理"１"を出力していれば論
理"０"を出力するようになる。トグル・スイッチ５の初
期値が論理"１"であるとすると、ＡＮＤ回路７の出力は
スイッチ信号をトグル・スイッチ５が受信するまで、Ｌ
ＦＳＲ１の出力となる。一方、スイッチ信号をトグル・
スイッチ５が受信すると、ＡＮＤ回路７の１つの入力が
論理"０"に変わるため、ＬＦＳＲ１の出力はＡＮＤ回路
７から出力されない。
視するトラップ・デコーダ３が動作を開始する。トラッ
プ・デコーダ３は、予め決められたトラップ用ビット列
をＬＦＳＲ１が出力するかを監視するものである。も
し、トラップ・デコーダ３は、このトラップ用ビット列
を検出した場合には、スイッチ信号を出力する。トラッ
プ用ビット列を検出しなければ、スイッチ信号を出力し
ない。スイッチ信号を出力すると、トグル・スイッチ５
は自身の出力を反転させる。すなわち、論理"０"を出力
していれば論理"１"に、論理"１"を出力していれば論
理"０"を出力するようになる。トグル・スイッチ５の初
期値が論理"１"であるとすると、ＡＮＤ回路７の出力は
スイッチ信号をトグル・スイッチ５が受信するまで、Ｌ
ＦＳＲ１の出力となる。一方、スイッチ信号をトグル・
スイッチ５が受信すると、ＡＮＤ回路７の１つの入力が
論理"０"に変わるため、ＬＦＳＲ１の出力はＡＮＤ回路
７から出力されない。
【００１８】よって、スイッチ信号をトラップ・デコー
ダ３が出力するまでは、ＬＦＳＲ１の出力が排他的論理
和回路１９の１つの入力になるため、シフトレジスタ１
１ａの出力が、ＬＳＦＲ１の出力である擬似乱数で排他
的論理和処理（暗号化処理）される。一方、スイッチ信
号をトラップ・デコーダ３が出力すると、排他的論理和
回路１９の１つの入力は論理"０"に固定されるため、シ
フトレジスタ１１ａの出力がそのまま、排他的論理和回
路１９の出力となる。
ダ３が出力するまでは、ＬＦＳＲ１の出力が排他的論理
和回路１９の１つの入力になるため、シフトレジスタ１
１ａの出力が、ＬＳＦＲ１の出力である擬似乱数で排他
的論理和処理（暗号化処理）される。一方、スイッチ信
号をトラップ・デコーダ３が出力すると、排他的論理和
回路１９の１つの入力は論理"０"に固定されるため、シ
フトレジスタ１１ａの出力がそのまま、排他的論理和回
路１９の出力となる。
【００１９】ここで、トラップ用ビット列をどのように
設定すべきかについて説明する。先に述べたように、秘
密キーを露出させるモードと秘密キーを露出させないモ
ードとを設ける必要がある。秘密キーを露出させるモー
ドは、排他的論理和回路１９の出力がシフトレジスタ１
１ａの出力そのままでないと、秘密キーが露出している
ことにはならない。よって、トグル・スイッチ５の出力
が論理"０"でなければならない。ということは、トラッ
プ・デコーダ３からスイッチ信号が出力されている必要
がある。よって、トラップ用ビット列を図２のような位
置のビット列にした場合、初期ビット列としてＬＦＳＲ
１に最初にロードするビット列は、初期ビット列１でな
ければならない。すなわち、初期ビット列１を入力した
後、初期ビット列１とトラップ用ビット列がＬＦＳＲ１
内に現れるまでの間のビット数分、ＬＦＳＲ１を空回り
させ、トラップ用ビット列がＬＦＳＲ１内に現れてスイ
ッチ信号がトラップ・デコーダ３から出力された後に、
シフトレジスタ１１ａから秘密キーを出力するようにす
ればよい。
設定すべきかについて説明する。先に述べたように、秘
密キーを露出させるモードと秘密キーを露出させないモ
ードとを設ける必要がある。秘密キーを露出させるモー
ドは、排他的論理和回路１９の出力がシフトレジスタ１
１ａの出力そのままでないと、秘密キーが露出している
ことにはならない。よって、トグル・スイッチ５の出力
が論理"０"でなければならない。ということは、トラッ
プ・デコーダ３からスイッチ信号が出力されている必要
がある。よって、トラップ用ビット列を図２のような位
置のビット列にした場合、初期ビット列としてＬＦＳＲ
１に最初にロードするビット列は、初期ビット列１でな
ければならない。すなわち、初期ビット列１を入力した
後、初期ビット列１とトラップ用ビット列がＬＦＳＲ１
内に現れるまでの間のビット数分、ＬＦＳＲ１を空回り
させ、トラップ用ビット列がＬＦＳＲ１内に現れてスイ
ッチ信号がトラップ・デコーダ３から出力された後に、
シフトレジスタ１１ａから秘密キーを出力するようにす
ればよい。
【００２０】一方、秘密キーを露出させないモードで
は、ＬＦＳＲ１の初期ロード用ビット列として図２の初
期ビット列２を用いればよい。この場合、初期ビット列
２以降にはトラップ用ビット列は存在しない。（通常、
入力データはＬＦＳＲ１の出力ビット列に比して非常に
短いデータであるから、周期的であるからといって元に
戻るようなことはない。）よって、常にトグル・スイッ
チ５の出力は論理"１"になっているので、ＬＦＳＲ１の
出力が排他的論理和回路１９に入力される。よって、シ
フトレジスタ１１ａの出力は、ＬＦＳＲ１の擬似乱数に
よって排他的論理和処理（暗号化処理）される。逆に、
排他的論理和回路１９の出力を意味あるビット列にする
場合には、シフトレジスタ１１ａからの入力ビットをＬ
ＦＳＲ１の出力に合わせて用意しておく必要がある。
は、ＬＦＳＲ１の初期ロード用ビット列として図２の初
期ビット列２を用いればよい。この場合、初期ビット列
２以降にはトラップ用ビット列は存在しない。（通常、
入力データはＬＦＳＲ１の出力ビット列に比して非常に
短いデータであるから、周期的であるからといって元に
戻るようなことはない。）よって、常にトグル・スイッ
チ５の出力は論理"１"になっているので、ＬＦＳＲ１の
出力が排他的論理和回路１９に入力される。よって、シ
フトレジスタ１１ａの出力は、ＬＦＳＲ１の擬似乱数に
よって排他的論理和処理（暗号化処理）される。逆に、
排他的論理和回路１９の出力を意味あるビット列にする
場合には、シフトレジスタ１１ａからの入力ビットをＬ
ＦＳＲ１の出力に合わせて用意しておく必要がある。
【００２１】秘密キーを露出させないモードにおいて
も、初期ビット列２をＬＦＳＲ１にロードしてから、所
定ビット空回りさせてからシフトレジスタ１１ａから入
力ビット列を出力するようにしてもよい。これは、後処
理の動作タイミングに合わせて入力ビット列を出力する
ようにすればよいということである。
も、初期ビット列２をＬＦＳＲ１にロードしてから、所
定ビット空回りさせてからシフトレジスタ１１ａから入
力ビット列を出力するようにしてもよい。これは、後処
理の動作タイミングに合わせて入力ビット列を出力する
ようにすればよいということである。
【００２２】以上は本発明の一例であるが、様々な変形
が考えられる。例えば、ＬＦＳＲ１は、初期ビット列を
設定するとそれから後のビット列が予想可能となるよう
にビット列を発生するような他の回路によって置換可能
である。また、トラップ・デコーダ３は、ＬＦＳＲ１内
のビットを検査してスイッチ信号を出力するような構成
としたが、ＬＦＳＲ１の出力自体を検査してゆくような
方法でも可能である。すなわち、図２のトラップ用ビッ
ト列がＬＦＳＲ１内に生じるならば、そのトラップ用ビ
ット列の前のビット列（図２の上のビット列）は既にＬ
ＦＳＲ１から出力されている。よって、出力されている
ビット列を監視していれば、トラップ用ビット列がＬＦ
ＳＲ１内に存在しているか否かは判別可能である。
が考えられる。例えば、ＬＦＳＲ１は、初期ビット列を
設定するとそれから後のビット列が予想可能となるよう
にビット列を発生するような他の回路によって置換可能
である。また、トラップ・デコーダ３は、ＬＦＳＲ１内
のビットを検査してスイッチ信号を出力するような構成
としたが、ＬＦＳＲ１の出力自体を検査してゆくような
方法でも可能である。すなわち、図２のトラップ用ビッ
ト列がＬＦＳＲ１内に生じるならば、そのトラップ用ビ
ット列の前のビット列（図２の上のビット列）は既にＬ
ＦＳＲ１から出力されている。よって、出力されている
ビット列を監視していれば、トラップ用ビット列がＬＦ
ＳＲ１内に存在しているか否かは判別可能である。
【００２３】また、ここまではトラップ用ビット列３１
ビットを検出した場合にスイッチ信号を出力するような
トラップ・デコーダ３を示したが、ＬＦＳＲ１の出力ビ
ット列によっては、ＬＦＳＲ１内の決められた数のビッ
トの状態を検査するのみでスイッチ信号を出力可能な場
合もある。また、トラップ用ビット列を１つではなく複
数設定することも考えられる。例えば、秘密キーを露出
させない場合、一部のみを露出させて残りを露出させな
いといったことも可能である。図３に示したように、初
期ビット列から開始し、一旦トラップ用ビット列１以降
ＬＦＳＲ１の出力による暗号化を停止する。その後シフ
トレジスタ１１ａから入力ビットを入力し始める。そし
て、トラップ用ビット列２が現れるとＬＦＳＲ１の出力
による暗号化を開始する。よって、トラップ用ビット列
２が現れるまでシフトレジスタ１１ａからの入力ビット
は露出されることになる。しかし、最初のうち露出して
いても、全てが露出されているわけでなはく、より動作
が分かりにくくなり、盗用しにくくなる。なお、トラッ
プ用ビット列の個数は１個２個に限定されるものではな
い。但し、個数を多くすると、トラップ・デコーダ３の
構成が複雑になる。ＬＦＳＲ１を空回りさせている間
に、複数回スイッチ信号を出力させるようにしたりする
ことも可能である。
ビットを検出した場合にスイッチ信号を出力するような
トラップ・デコーダ３を示したが、ＬＦＳＲ１の出力ビ
ット列によっては、ＬＦＳＲ１内の決められた数のビッ
トの状態を検査するのみでスイッチ信号を出力可能な場
合もある。また、トラップ用ビット列を１つではなく複
数設定することも考えられる。例えば、秘密キーを露出
させない場合、一部のみを露出させて残りを露出させな
いといったことも可能である。図３に示したように、初
期ビット列から開始し、一旦トラップ用ビット列１以降
ＬＦＳＲ１の出力による暗号化を停止する。その後シフ
トレジスタ１１ａから入力ビットを入力し始める。そし
て、トラップ用ビット列２が現れるとＬＦＳＲ１の出力
による暗号化を開始する。よって、トラップ用ビット列
２が現れるまでシフトレジスタ１１ａからの入力ビット
は露出されることになる。しかし、最初のうち露出して
いても、全てが露出されているわけでなはく、より動作
が分かりにくくなり、盗用しにくくなる。なお、トラッ
プ用ビット列の個数は１個２個に限定されるものではな
い。但し、個数を多くすると、トラップ・デコーダ３の
構成が複雑になる。ＬＦＳＲ１を空回りさせている間
に、複数回スイッチ信号を出力させるようにしたりする
ことも可能である。
【００２４】他の変形例としては、図１では図示しない
制御装置が１つの信号の切替で初期ビット列のロード
と、ＬＦＳＲ１の動作期間とを区別するようにしている
が、複数の信号にて、上記ロードとＬＦＳＲ１の動作期
間とを区別するように回路を構成してもよい。すなわ
ち、データセレクタ２１に様々な構成が可能である。ま
た、排他的論理和回路１９によってシフトレジスタ１１
ａからの入力ビットを暗号化しているが、排他的論理和
回路以外に回路にてスクランブルするようにしてもよ
い。さらに、トグル・スイッチ５の出力は初期値が論
理"１"であったが、初期値を論理"０"にすることも可能
である。しかし、この場合には、秘密キーを露出させる
モードと露出させないモードとを入れ替えて用いる必要
がある。
制御装置が１つの信号の切替で初期ビット列のロード
と、ＬＦＳＲ１の動作期間とを区別するようにしている
が、複数の信号にて、上記ロードとＬＦＳＲ１の動作期
間とを区別するように回路を構成してもよい。すなわ
ち、データセレクタ２１に様々な構成が可能である。ま
た、排他的論理和回路１９によってシフトレジスタ１１
ａからの入力ビットを暗号化しているが、排他的論理和
回路以外に回路にてスクランブルするようにしてもよ
い。さらに、トグル・スイッチ５の出力は初期値が論
理"１"であったが、初期値を論理"０"にすることも可能
である。しかし、この場合には、秘密キーを露出させる
モードと露出させないモードとを入れ替えて用いる必要
がある。
【００２５】以上の説明では、初期ビット列から所定回
数ＬＦＳＲ１を空回りさせるような動作を説明したが、
空回りさせなくともよい。但し、後段の処理と同期させ
るため、及びＬＦＳＲ１がどのような状態の時に入力ビ
ット（秘密キー）が暗号化されるか分かりにくくなる
等、外から見て動作を分かりにくくするため、空回りは
必要となる場合が多いと考えられる。
数ＬＦＳＲ１を空回りさせるような動作を説明したが、
空回りさせなくともよい。但し、後段の処理と同期させ
るため、及びＬＦＳＲ１がどのような状態の時に入力ビ
ット（秘密キー）が暗号化されるか分かりにくくなる
等、外から見て動作を分かりにくくするため、空回りは
必要となる場合が多いと考えられる。
【００２６】なお、上の動作をまとめると以下のように
なる。（１）最初に初期ビット列を入力する（ステップ
１１０）。（２）ＬＦＳＲ１などを用いて、初期ビット
列から予想可能なビット列を１ビットずつ出力する（ス
テップ１２０）。（３）先のステップで１ビット出力す
るごとに、予め決められたトラップ用ビット列が出力さ
れるか検査する（ステップ１３０）。もし、トラップ用
ビット列を検出しない場合には、ステップ１２０及び１
３０を繰り返す。（４）もし、トラップ用ビット列を検
出した場合には、入力ビットの暗号処理実施と暗号処理
非実施を切り換える（ステップ１４０）。暗号処理を実
施している場合には、暗号処理非実施に、暗号処理非実
施であれば、暗号処理実施に切り換える。この処理を処
理終了（ステップ１５０）とされるまで繰り返す。通
常、入力ビット（秘密キー）がなくなったところで処理
終了となる。
なる。（１）最初に初期ビット列を入力する（ステップ
１１０）。（２）ＬＦＳＲ１などを用いて、初期ビット
列から予想可能なビット列を１ビットずつ出力する（ス
テップ１２０）。（３）先のステップで１ビット出力す
るごとに、予め決められたトラップ用ビット列が出力さ
れるか検査する（ステップ１３０）。もし、トラップ用
ビット列を検出しない場合には、ステップ１２０及び１
３０を繰り返す。（４）もし、トラップ用ビット列を検
出した場合には、入力ビットの暗号処理実施と暗号処理
非実施を切り換える（ステップ１４０）。暗号処理を実
施している場合には、暗号処理非実施に、暗号処理非実
施であれば、暗号処理実施に切り換える。この処理を処
理終了（ステップ１５０）とされるまで繰り返す。通
常、入力ビット（秘密キー）がなくなったところで処理
終了となる。
【００２７】
【効果】秘密キーを露出させるモードと露出させないモ
ードを非明示的に実行可能とする装置及び方法を提供す
ることができた。
ードを非明示的に実行可能とする装置及び方法を提供す
ることができた。
【００２８】また、秘密キーを盗み取ろうとする者に有
効に対抗することもできた。
効に対抗することもできた。
【００２９】また、小さいハードウエア規模により秘密
キーのスクランブルも可能にできた。
キーのスクランブルも可能にできた。
【図１】本発明の回路例を示した図である。
【図２】ＬＦＳＲ１が出力するビット列の利用法につい
て説明する図である。
て説明する図である。
【図３】ＬＦＳＲ１が出力するビット列の利用法につい
て説明する図である。
て説明する図である。
【図４】本発明の動作を説明するためのフローチャート
である。
である。
１ ＬＦＳＲ ３ トラップデコーダ ５ トグル・スイッチ ７、１３、１７ ＡＮＤ回路 ９、１９ 排他的論理和回路 １１ バッファ １１ａ シフトレジスタ １５ ＯＲ回路 ２１ データセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大庭 信之 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (72)発明者 宗藤 誠治 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (56)参考文献 特開 平２−62140（ＪＰ，Ａ) 特開 平６−308881（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 9/00
Claims (10)
- 【請求項１】初期ビット列の入力に応答して、前記初期
ビット列から予想可能なビット列を出力するビット列出
力手段と、 前記ビット列出力手段が所定のトラップ用ビット列を出
力することを検出した場合には、スイッチ信号を出力す
るスイッチ信号出力手段と、 スイッチ信号の受信に応答して、前記ビット列出力手段
からのビット列を用いて入力ビット列を暗号化する処理
と、前記入力ビット列を出力する処理を切り換えるスイ
ッチとを含む入力ビット列暗号化装置。 - 【請求項２】前記ビット列出力手段が、リニア・フィー
ドバック・シフト・レジスタであることを特徴とする請
求項１記載の入力ビット列暗号化装置。 - 【請求項３】前記所定のトラップ用ビット列が前記ビッ
ト列出力手段により出力される初期ビット列を設定する
か、若しくは前記所定のトラップ用ビット列が前記ビッ
ト列出力手段により出力されない初期ビット列を設定す
る手段をさらに含む請求項１記載の入力ビット列暗号化
装置。 - 【請求項４】前記スイッチ信号出力手段が、前記所定の
トラップ用ビット列を前記リニア・フィードバック・シ
フト・レジスタが保持しているか判断する手段を含むこ
とを特徴とする請求項２記載の入力ビット列暗号化装
置。 - 【請求項５】前記ビット列出力手段が所定数のビットを
出力した後に、前記入力ビット列を入力することを特徴
とする請求項１記載の入力ビット列暗号化装置。 - 【請求項６】前記暗号化する処理が、排他的論理和回路
により実施されることを特徴とする請求項１記載の入力
ビット列暗号化装置。 - 【請求項７】前記入力ビット列が、秘密キーであること
を特徴とする請求項１記載の入力ビット列暗号化装置。 - 【請求項８】ビット列を生成するビット列生成器と、所
定のビット列の出力を検出した場合にスイッチ信号を出
力するスイッチ信号生成器を有し、前記スイッチ信号に
応答して暗号化処理を切り換える暗号化装置において、
入力ビット列を暗号化する入力ビット列暗号化方法であ
って、 初期ビット列を前記暗号化装置に入力するステップと、 前記初期ビット列の受信に応答して前記ビット列生成器
により、前記初期ビット列から予想可能なビット列を１
ビットずつ出力するビット列出力ステップと、 前記スイッチ信号生成器において、前記ビット列出力ス
テップにより１ビット出力されるごとに、所定のトラッ
プ用ビット列が出力されるかどうかを判断し、前記所定
のトラップ用ビット列が出力されると判断された場合に
スイッチ信号を生成するステップと、 前記スイッチ信号が生成された場合、暗号化を実施する
処理と暗号化を実施しない処理とを切り換えるステップ
とを含む入力ビット列暗号化方法。 - 【請求項９】前記暗号化を実施する処理は、前記初期ビ
ット列から予想可能なビット列を用いて実行されること
を特徴とする請求項８記載の入力ビット列暗号化方法。 - 【請求項１０】初期ビット列の入力に応答して、前記初
期ビット列から予想可能なビット列を出力するビット列
生成器と、 前記ビット列生成器が所定のトラップ用ビット列を出力
することを検出した場合には、スイッチ信号を出力する
スイッチ信号生成器と、 スイッチ信号の受信に応答して、前記ビット列生成器か
らのビット列を用いて入力ビット列を暗号化する処理
と、前記入力ビット列を出力する処理を切り換えるスイ
ッチとを含む入力ビット列暗号化装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05948097A JP3277139B2 (ja) | 1997-03-13 | 1997-03-13 | 入力ビット列暗号化装置及び方法 |
| TW086117566A TW355780B (en) | 1997-03-13 | 1997-11-24 | Method and apparatus for encrypting input bit sequence |
| KR1019980000348A KR100305465B1 (ko) | 1997-03-13 | 1998-01-09 | 입력비트열암호화장치및방법 |
| US09/041,380 US6282291B1 (en) | 1997-03-13 | 1998-03-12 | Method and apparatus for encrypting input bit sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05948097A JP3277139B2 (ja) | 1997-03-13 | 1997-03-13 | 入力ビット列暗号化装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10262041A JPH10262041A (ja) | 1998-09-29 |
| JP3277139B2 true JP3277139B2 (ja) | 2002-04-22 |
Family
ID=13114524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05948097A Expired - Fee Related JP3277139B2 (ja) | 1997-03-13 | 1997-03-13 | 入力ビット列暗号化装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6282291B1 (ja) |
| JP (1) | JP3277139B2 (ja) |
| KR (1) | KR100305465B1 (ja) |
| TW (1) | TW355780B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6408074B1 (en) * | 1998-10-22 | 2002-06-18 | Lucent Technologies Inc. | Hardware architecture for a configurable cipher device |
| FR2785477B1 (fr) * | 1998-10-29 | 2000-12-29 | Gemplus Card Int | Procede de contre-mesure dans un composant electronique mettant en oeuvre un algorithme de cryptographie a cle secrete |
| KR100308893B1 (ko) * | 1999-04-16 | 2001-09-26 | 권 기 홍 | 엘.에프.에스.알을 이용한 확장 알.씨.4 암호화 방법 |
| JP2004157168A (ja) * | 2002-11-01 | 2004-06-03 | Sanyo Electric Co Ltd | 乱数生成装置 |
| GB2508052A (en) * | 2012-11-18 | 2014-05-21 | Nds Ltd | Glitch resistant device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4525599A (en) * | 1982-05-21 | 1985-06-25 | General Computer Corporation | Software protection methods and apparatus |
| US4555591A (en) * | 1982-09-07 | 1985-11-26 | At&T Bell Laboratories | Integrated circuit devices for secure data encryption |
| JP2558678B2 (ja) * | 1987-02-18 | 1996-11-27 | 三菱電機株式会社 | 擬似乱数発生回路 |
| GB9203425D0 (en) * | 1992-02-18 | 1992-09-23 | Sewell Roger F | Devices for implementing public key cryptography and digital signatures |
| JPH06110678A (ja) * | 1992-09-30 | 1994-04-22 | Toshiba Corp | プログラム実行方式及び実行プログラムの動的変更方法 |
| US5594797A (en) * | 1995-02-22 | 1997-01-14 | Nokia Mobile Phones | Variable security level encryption |
| JPH09134590A (ja) * | 1995-09-04 | 1997-05-20 | Mitsubishi Electric Corp | 半導体記憶回路装置及びその設計装置 |
| US5974579A (en) * | 1996-09-03 | 1999-10-26 | Credence Systems Corporation | Efficient built-in self test for embedded memories with differing address spaces |
| US6011748A (en) * | 1996-10-03 | 2000-01-04 | Credence Systems Corporation | Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses |
-
1997
- 1997-03-13 JP JP05948097A patent/JP3277139B2/ja not_active Expired - Fee Related
- 1997-11-24 TW TW086117566A patent/TW355780B/zh not_active IP Right Cessation
-
1998
- 1998-01-09 KR KR1019980000348A patent/KR100305465B1/ko not_active IP Right Cessation
- 1998-03-12 US US09/041,380 patent/US6282291B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100305465B1 (ko) | 2001-10-29 |
| JPH10262041A (ja) | 1998-09-29 |
| TW355780B (en) | 1999-04-11 |
| KR19980079587A (ko) | 1998-11-25 |
| US6282291B1 (en) | 2001-08-28 |
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Legal Events
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