JPH01116854A - メモリ読出しエラー防止方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ読出しエラー防止方式に関し、特に蓄積
プログラム制御方式を用いた電子交換機の動作プログラ
ムを記憶した主記憶装置にアクセスしたときのメモリ読
出しエラー防止方式に関する。

［従来の技術］ この種の蓄積プログラム制御方式を用いた電子交換装置
は、プログラムを格納する主記憶装置に記憶装置の信頼
性を上げるため、メモリ書込み読出しエラー防止のため
のパリティ回路またはエラー訂正回路が付加している。

この場合、電源投入後、メモリに書込むことなしに、読
出しを行うとパリティチエツクエラーまたはエラー訂正
回路による読出しエラーとなり電子交換装置の場合はメ
モリ障害として障害処理が実行されていた。

メモリ障害ではないのにもかかわらず、みかけのメモリ
障害として起こる前述の事故をなくすために従来は以下
に示す方式が行われていた。以下従来方式について説明
する。

従来方式は、未書込みエリアをなくすためにプログラム
を主記憶装置に割付ける際にプログラムの未書込みエリ
アの情報をプログラム上作成し、システムの初期設定プ
ログラムでこのエリアをクリアしていた。

第２図は従来方式を説明するための主記憶装置の中を図
式化したものであり、２０１は主記憶装置、２０２は主
記憶装置に記憶されるプログラム未格納領域を示す管理
テーブル、Ａ、Ｂ及びＣはプログラム格納エリア、Ｘ、
Ｙはプログラム未格納領域ａｌ”’ａｌＱはプログラム
格納エリア、プログラム未格納エリアのアドレスをそれ
ぞれ示す。

いま、主記憶装置２０１にプログラムＡ、Ｂ及びＣが初
期ロードされたとすると未格納エリアＸ、Ｙが生じる。

このプログラムが実行される前段階で走行する初期設定
プログラムが、プログラムＡ、Ｂ、Ｃと同時にロードさ
れる未格納領域管理テーブル２０２を参照する。未格納
領域管理テーブル２０２には未格納エリアの開始アドレ
スと終了アドレスが対で記憶されており、初期設定プロ
グラムはアドレスａ３からａ　４　＋　ａ７からａ８の
エリアにある値を書込む。以上の処理により未格納エリ
アにはデータが書込まれ、同時にメモリパリティデータ
又はエラー訂正データが生成されるので、以後このエリ
アを読出してもエラーが発生しなくなる。

［発明が解決しようとする問題点］ しかしながら、従来の方式によれば、プログラム作成時
に未格納エリアの管理テーブルを作成し、初期設定プロ
グラムにこの未格納エリアを初期設定するプログラムが
必要になり、また未格納エリアが多く発生する様なプロ
グラムの場合、管理テーブルの作成が煩雑であるという
欠点がある。

［問題点を解決するための手段］ 本発明は上記問題点を解決し、主記憶装置に記憶される
プログラム情報の割付けを意識することなく全てのメモ
リ空間にアクセスすることができるメモリ読出しエラー
防止方式を提供することを目的とする。

上記目的を達成するため本発明に係るメモリ読出しエラ
ー防止方式は、装置を動作させるためのプログラム情報
を記憶し、該プログラム情報の誤り検出または誤り訂正
機能を有する主記憶装置において、前記主記憶装置に記
憶されるプログラム情報のアドレス情報を記憶するアド
レス情報記憶手段と前記主記憶装置の読出しアクセス時
に、前記アドレス情報記憶手段に記憶されたアドレス情
報に基づき前記主記憶装置から読出されるプログラム情
報の出力を制御することにより読出しエラーを防止する
防止手段とを設けたものである。

［実施例］ 以下、本発明の一実施例について図面を参照して詳細に
説明する。

第１図は本発明の一実施例による電子交換装置における
メモリ読出しエラー防止方式の構成を示す図である。

同図において、本実施例によるメモリ読出しエラー防止
方式は、電子交換装置の動作プログラムを記憶する主記
憶装置１００と、動作プログラムの割付位置としてのア
ドレス割付情報を記憶するアドレス割付情報記憶装置１
０１と、主記憶装置１００のアドレス情報入力端子Ａ０
〜Ａ、に接続されるゲート回路１０２とから構成される
。

主記憶装置１００は、入力端子Ａ０〜Ａ０のアドレス情
報に対しＤＲ，）〜ＤＲ，のデータを出力し、アドレス
割付情報記憶装置１０１は入力端子ＡｏＮＡｎのアドレ
ス情報に対してＤＲのデータを出力するものとする。

主記憶装置１００にプログラムをロードする場合には、
ロードするアドレスをＡｏからＡ、に設定し、ＤＷｏか
らＤＷ、、、にプログラムデータを与えて書込みパルス
信号をＷリードに供給することにより記憶される。この
書込み動作によって、パリティ情報またはエラー訂正情
報が生成され、書込まれたアドレスに対応するエリアに
記憶される。尚、この動作は従来と同様である。

主記憶装置１００にデータを書込むと、アドレス割付情
報記憶装置１０１にも同一のアドレス情報が供給され（
第１図）、アドレス割付情報記憶装置１０１の書込みデ
ータのリードＤＷ端子には常に一定の値、この場合電池
Ｅが与えられているので、書込みパルス信号がＷリード
に与えられるとアドレス割付情報記憶装置１０１には一
定値が書込まれる。即ち、主記憶装置１００にプログラ
ムがロードされると、アドレス割付情報記憶装置１０１
にはロードされたプログラムのアドレスと同一アドレス
に一定値が書込まれる。このようにしてプログラムのア
ドレスとしてのアドレス割付情報が記憶されたことにな
る。

次に、主記憶装置１００からデータを読出す場合を説明
する。

データを読出すために主記憶装置１００のアドレス情報
Ａ。からＡ。が与えられると同じアドレス情報がアドレ
ス割付情報記憶装置１０１に与えられる。そして、主記
憶装置１００のアドレス八〇からＡ。に対応するエリア
にデータが書込まれているとアドレス割付情報記憶装置
１０１も同一アドレスにデータが書込まれているので、
アドレス割付情報記憶装置１０１の出力ＤＲにデータが
出力される。このデータのリードは主記憶装置１００の
アドレス入力のゲート回路ＩＱ２に入力される。このた
め、アドレス割付情報記憶装置１０１の出力リードにデ
ータが出ていればゲートが開くので主記憶装置１００か
らデータが読出されることになる。

また、逆にアドレス割付情報記憶装置１０３にデータが
書込まれていない場合には、すなわち、主記憶装置１０
０にデータが書込まれていなければ、出力リードにデー
タが出ないので、主記憶装置１００からこのアドレスで
データを読出そうとしてもゲート１０２が開いていない
ので読出せないことになる。

従って、主記憶装置１００への読出しアクセスで、読出
しエラーが生じることはない。

［発明の効果］ 以上説明した通り本発明によれば、主記憶装置にロード
されるプログラムがどのような割付けであろうともこれ
を意識することなく全てのメモリ空間にアクセスできる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリ読出しエラー防
止方式の構成を示す図、第２図は従来のメモリ読出しエ
ラー防止方式に係る主記憶装置の格納状態を示す図であ
る。 １００．２０１　：主記憶装置 １０１ニアドレス割付情報記憶装置 １０２：ゲート回路 ２０２：未格納領域管理テーブル

Claims (1)

1. 【特許請求の範囲】 装置を動作させるためのプログラム情報を記憶し、該プ
   ログラム情報の誤り検出または誤り訂正機能を有する主
   記憶装置において、 前記主記憶装置に記憶されるプログラム情報のアドレス
   情報を記憶するアドレス情報記憶手段と、 前記主記憶装置の読出しアクセス時に、前記アドレス情
   報記憶手段に記憶されたアドレス情報に基づき前記主記
   憶装置から読出されるプログラム情報の出力を制御する
   ことにより読出しエラーを防止する防止手段とを設けた
   ことを特徴とするメモリ読出しエラー防止方式。