JPS5987556A - パリテイ・チエツク装置 - Google Patents
パリテイ・チエツク装置Info
- Publication number
- JPS5987556A JPS5987556A JP57198095A JP19809582A JPS5987556A JP S5987556 A JPS5987556 A JP S5987556A JP 57198095 A JP57198095 A JP 57198095A JP 19809582 A JP19809582 A JP 19809582A JP S5987556 A JPS5987556 A JP S5987556A
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- JP
- Japan
- Prior art keywords
- memory
- parity
- data
- added
- written
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背量
この発明は、パリティ・チェック装置、さらに詳しくは
ＣＭＴ （カセット形磁気テープ）などの人害最外部メ
モリから小容量の内部メモリへ所要のデータ（プログラ
ム等を含む）を転送し、中央処理装置（ＣＰＬＩ）が内
部メモリからデータを読出すというシステムにおけるパ
リティ・チェック装置に関する。
ＣＭＴ （カセット形磁気テープ）などの人害最外部メ
モリから小容量の内部メモリへ所要のデータ（プログラ
ム等を含む）を転送し、中央処理装置（ＣＰＬＩ）が内
部メモリからデータを読出すというシステムにおけるパ
リティ・チェック装置に関する。
上記のような従来のシステムにおいても、パリティ設定
／チェック回路が設けられている。
／チェック回路が設けられている。
このパリティ設定／チェック回路は、外部メモリから転
送されたデータを内部メモリに書込むときにパリティ・
ビットを付加しておき、ＣＰＵが内部メモリのデータを
読出すどきにパリティ・チェックを行なう機能をもつも
のである。
送されたデータを内部メモリに書込むときにパリティ・
ビットを付加しておき、ＣＰＵが内部メモリのデータを
読出すどきにパリティ・チェックを行なう機能をもつも
のである。
したがって、通常使用部（こ何らかの原因で内部メモリ
が破壊されたときには、このメモリからのデータの読出
し時にパリティ設定／チェック回路がパリティ・エラー
を検出するので、システムの保全を図ることができる。
が破壊されたときには、このメモリからのデータの読出
し時にパリティ設定／チェック回路がパリティ・エラー
を検出するので、システムの保全を図ることができる。
しかしながら従来のシステムでは外部メモリから転送さ
れたデータが内部メモリに書込まれるときのみパリティ
・ビットの付加が行なわれているから、外部メモリによ
って書込まれてはいない内部メモリのエリヤにはパリテ
ィ・ビットはイ」加されてはいない。このようなエリヤ
をＣＰＵがアクセスしたとすると、そのときにもパリテ
ィ・チェック行なわれるので、パリティ・エラーが発生
し、システムの動作に支障をきたすという問題があった
。
れたデータが内部メモリに書込まれるときのみパリティ
・ビットの付加が行なわれているから、外部メモリによ
って書込まれてはいない内部メモリのエリヤにはパリテ
ィ・ビットはイ」加されてはいない。このようなエリヤ
をＣＰＵがアクセスしたとすると、そのときにもパリテ
ィ・チェック行なわれるので、パリティ・エラーが発生
し、システムの動作に支障をきたすという問題があった
。
発明の概要
この発明は、外部メモリから転送されたデータが書込ま
れてはいない内部メモリのエリＶすなわちパリティ・ヒ
ツトが付加されないエリヤをＣＰＵがアクセスしたとし
ても、パリティ・エラーを発生することのないパリティ
・チェック装置を提供することを目的とする。
れてはいない内部メモリのエリＶすなわちパリティ・ヒ
ツトが付加されないエリヤをＣＰＵがアクセスしたとし
ても、パリティ・エラーを発生することのないパリティ
・チェック装置を提供することを目的とする。
この発明によるパリティ・チェック装置は、所要のデー
タがストアされた第１のメモリ、第１のメモリのデータ
が転送される第２のメモリ、上記データ転送を制御する
ＣＰＵ、第１のメモリから転送されたデータを第２のメ
モリに書込むときにそのデータにパリティ・ビットを付
加するとともに、第２のメモリからデータを続出すとき
にそのパリティ・チェックを行なうパリティ設定／チェ
ック回路、およびダミー・データの第２のメモリへの書
込み指令用スイッチを備え、上記スイッチによってダミ
ー・データの書込みが指令されたときに、ダミー・デー
タにパリティ・ビットを付加して第２のメモリに書込む
ことを特徴とする。ダミー・データが書込まれるのは、
第２のメモリのすべてのエリヤが好ましいが、第１のメ
モリから転送されるデータが書込まれるエリヤがあらか
じめ分っている場合にはその他のエリヤのすべてにダミ
ー・データを書込む。ダミー・データの書込みは電源リ
セット時が好ましい。ダミー・データはたとえばすべて
ｒＯＪからなるデータである。
タがストアされた第１のメモリ、第１のメモリのデータ
が転送される第２のメモリ、上記データ転送を制御する
ＣＰＵ、第１のメモリから転送されたデータを第２のメ
モリに書込むときにそのデータにパリティ・ビットを付
加するとともに、第２のメモリからデータを続出すとき
にそのパリティ・チェックを行なうパリティ設定／チェ
ック回路、およびダミー・データの第２のメモリへの書
込み指令用スイッチを備え、上記スイッチによってダミ
ー・データの書込みが指令されたときに、ダミー・デー
タにパリティ・ビットを付加して第２のメモリに書込む
ことを特徴とする。ダミー・データが書込まれるのは、
第２のメモリのすべてのエリヤが好ましいが、第１のメ
モリから転送されるデータが書込まれるエリヤがあらか
じめ分っている場合にはその他のエリヤのすべてにダミ
ー・データを書込む。ダミー・データの書込みは電源リ
セット時が好ましい。ダミー・データはたとえばすべて
ｒＯＪからなるデータである。
この発明では、第２のメモリにダミー・データをあらか
じめ強制的に書込んでおり、そのとき各ダミー・データ
にパリティ・ビットを付加しているから、第１のメモリ
から転送されたデータが書込まれていないエリへ７をＣ
ＰＵがアクセスしてとしても、パリティ・エラーが発生
することはない。第１のメモリから転送されたデータは
ダミー・データに置き換って第２のメモリにストアされ
るから、第１のメモリから転送されたデータを第２のメ
モリから読出してたとぎにも、このデータが正常なもの
であればもちろんパリティ・エラーが発生することはな
い。
じめ強制的に書込んでおり、そのとき各ダミー・データ
にパリティ・ビットを付加しているから、第１のメモリ
から転送されたデータが書込まれていないエリへ７をＣ
ＰＵがアクセスしてとしても、パリティ・エラーが発生
することはない。第１のメモリから転送されたデータは
ダミー・データに置き換って第２のメモリにストアされ
るから、第１のメモリから転送されたデータを第２のメ
モリから読出してたとぎにも、このデータが正常なもの
であればもちろんパリティ・エラーが発生することはな
い。
したがって、パリティ・チェック機能は、その本来の目
的である第２のメモリの破壊によるパリティ・エラー発
生時にのみ働くこととなる。
的である第２のメモリの破壊によるパリティ・エラー発
生時にのみ働くこととなる。
またこの発明では、上記書込み指令用スイッチによって
ダミー・データを書込むか否かを選択できるので、パリ
ティ・エラーが誤って発生する可能性のある場合にのみ
その発生を未然に防止させることができる。
ダミー・データを書込むか否かを選択できるので、パリ
ティ・エラーが誤って発生する可能性のある場合にのみ
その発生を未然に防止させることができる。
以下図面を参照してこの発明の実施例について詳述する
。
。
実施例の説明
第１図において、第１のメモリは外部メモリＣＭＴ （
６）であり、第２のメモリは内部メモリ（４）である。
６）であり、第２のメモリは内部メモリ（４）である。
ＣＭＴ（６）には所要のデータ（アプリケーション・プ
ログラム等も含む）があらかじめストアされている。こ
のアプリケーション・プログラム等は、ＣＰＵ（１）の
電源リセット時にメモリ（４）にロードされる。
ログラム等も含む）があらかじめストアされている。こ
のアプリケーション・プログラム等は、ＣＰＵ（１）の
電源リセット時にメモリ（４）にロードされる。
プログラム・メモリ（３）には、ＣＭＴ（６）からメモ
リ（４）へのデータのロード、後述するダミー・データ
の書込み制御、その（ｌ！ｌ ＣＰ Ｕ〈１）の行なう
べき動作を制御するプログラムがストアされている。パ
リティ設定／チェック回路（５）は、ＣＭＴ（６）から
読出されたデータがメモリ（４）に書込まれるときおよ
びダミー・データがメモリ（４）に書込まれるとぎにこ
れらのデータにパリティ・ビットを付加するとともに、
メモリ（４）のデータをＣＰＵ（１）が読出したときに
そのデータのパリティを判定する。このパリティ・チェ
ックの結果、パリティが正しくないときには、その旨が
割込信号線を通してＣＰＵ（１）に知らされる。スイッ
チ（２）は、ダミー・データ書込みの実行を指令するた
めのものである。
リ（４）へのデータのロード、後述するダミー・データ
の書込み制御、その（ｌ！ｌ ＣＰ Ｕ〈１）の行なう
べき動作を制御するプログラムがストアされている。パ
リティ設定／チェック回路（５）は、ＣＭＴ（６）から
読出されたデータがメモリ（４）に書込まれるときおよ
びダミー・データがメモリ（４）に書込まれるとぎにこ
れらのデータにパリティ・ビットを付加するとともに、
メモリ（４）のデータをＣＰＵ（１）が読出したときに
そのデータのパリティを判定する。このパリティ・チェ
ックの結果、パリティが正しくないときには、その旨が
割込信号線を通してＣＰＵ（１）に知らされる。スイッ
チ（２）は、ダミー・データ書込みの実行を指令するた
めのものである。
第２図は、ダミー・データの書込みおよびパリティ・ビ
ット付加する処理の手順を示している。
ット付加する処理の手順を示している。
電源が投入されると、ＣＰＵ（１）は電源リセット処理
を開始する。まず、各種入出力装置（図示略）のイニシ
ャライズ処理が行なわれる（この処理については図示略
）。この後、スイッチ（２）の出力が読込まれる（ステ
ップ（１１））。このスイッチ（２）がオンの場合には
（ステップ（１２）でＹＥＳ） 、プログラム中に設定
されたメモリ（４）の先頭アドレスと最終アドレスとを
参照して（ステップ（１３） （１４） ）、これら
のアドレス間のすべてのエリＡ７にダミー・データ（ｒ
ＯＪ）が書込まれる。またこのとき、パリティ設定／チ
ェック回路（５）によって各ダミー・データにパリティ
・ビットが付加される（ステップ（１６） ）。この書
込み処理は、よく知られているように、まず先頭アドレ
スに対して行ない（ステップ（１５） ） 、次に順次
書込むべきアドレスを更新しながら（ステップ（１７）
）、最終アドレスになるまで絞りられる（ステップ（１
８） ）。
を開始する。まず、各種入出力装置（図示略）のイニシ
ャライズ処理が行なわれる（この処理については図示略
）。この後、スイッチ（２）の出力が読込まれる（ステ
ップ（１１））。このスイッチ（２）がオンの場合には
（ステップ（１２）でＹＥＳ） 、プログラム中に設定
されたメモリ（４）の先頭アドレスと最終アドレスとを
参照して（ステップ（１３） （１４） ）、これら
のアドレス間のすべてのエリＡ７にダミー・データ（ｒ
ＯＪ）が書込まれる。またこのとき、パリティ設定／チ
ェック回路（５）によって各ダミー・データにパリティ
・ビットが付加される（ステップ（１６） ）。この書
込み処理は、よく知られているように、まず先頭アドレ
スに対して行ない（ステップ（１５） ） 、次に順次
書込むべきアドレスを更新しながら（ステップ（１７）
）、最終アドレスになるまで絞りられる（ステップ（１
８） ）。
以上の処理ののち、およびステップ（１２）でスイッチ
（２）がオフの場合には、ＣＭＴ（６）のデータがメモ
リ（４）に転送されかつ書込まれるとともにパリティ・
ビットがイ」加される（ステップ（１９） ）。
（２）がオフの場合には、ＣＭＴ（６）のデータがメモ
リ（４）に転送されかつ書込まれるとともにパリティ・
ビットがイ」加される（ステップ（１９） ）。
このように、メモリ（４）のすべてのエリヤにはパリテ
ィ・ビットが付加されているから、ＣＭＴ（６）のアブ
リレーション・プログラム等がメモリ（４）に書込まれ
たのら、ＣＰＵ（１）がこのアプリケーション・プログ
ラムを実行しているときに、たとえＣＰＵ（１）がメモ
リ（４）内のＣＭＴ（６）のデータが書込まれていない
エリヤをアクセスしたとしても、パリティ設定／チェッ
ク回路（５）はパリティ・エラーを発生ずることはない
。
ィ・ビットが付加されているから、ＣＭＴ（６）のアブ
リレーション・プログラム等がメモリ（４）に書込まれ
たのら、ＣＰＵ（１）がこのアプリケーション・プログ
ラムを実行しているときに、たとえＣＰＵ（１）がメモ
リ（４）内のＣＭＴ（６）のデータが書込まれていない
エリヤをアクセスしたとしても、パリティ設定／チェッ
ク回路（５）はパリティ・エラーを発生ずることはない
。
第１図はこの発明の実施例を示すブロック図、第２図は
動作を示すフロー・チャートである。 （１）・・・Ｃｐｕ、（２）・・・ダミー・データ書込
み指令用スイッチ、（４）・・・内部メモリ、（５）・
・・パリティ設定／チェック回路、（６）・・・ＣＭＴ
。 以上 特許出願人 立石電機 株式会社
動作を示すフロー・チャートである。 （１）・・・Ｃｐｕ、（２）・・・ダミー・データ書込
み指令用スイッチ、（４）・・・内部メモリ、（５）・
・・パリティ設定／チェック回路、（６）・・・ＣＭＴ
。 以上 特許出願人 立石電機 株式会社
Claims (1)
- 【特許請求の範囲】 所要のデータがストアされた第１のメモリ、第１のメモ
リのデータが転送される第２のメモリ、 上記データ転送を１１１ｙｌＩする中央処理装置、第１
のメモリから転送されたデータを第２のメモリに書込む
ときにそのデータにパリティ・ピッ］へを付加するとと
もに、第２のメモリからデータを読出ずとぎにそのパリ
ティ・チェックを行なうパリティ設定／チェック回路、
およびダミー・データの第２のメモリへの書込み指令用
スイッチを備え、 上記スイッチによってダミー・データの書込みが指令さ
れたときに、ダミー・データにパリティ・ビットを付加
して第２のメモリに書込む、パリティ・チェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198095A JPS5987556A (ja) | 1982-11-10 | 1982-11-10 | パリテイ・チエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198095A JPS5987556A (ja) | 1982-11-10 | 1982-11-10 | パリテイ・チエツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987556A true JPS5987556A (ja) | 1984-05-21 |
Family
ID=16385410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198095A Pending JPS5987556A (ja) | 1982-11-10 | 1982-11-10 | パリテイ・チエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289690A (ja) * | 1987-05-21 | 1988-11-28 | Fujitsu Ltd | 携帯用端末装置 |
-
1982
- 1982-11-10 JP JP57198095A patent/JPS5987556A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289690A (ja) * | 1987-05-21 | 1988-11-28 | Fujitsu Ltd | 携帯用端末装置 |
| JPH0580693B2 (ja) * | 1987-05-21 | 1993-11-10 | Fujitsu Ltd |
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