JPS6131496B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリパトロール制御装置、特に電源
投入直後にメモリをクリアしたあと直ちに停止状
態でメモリパトロールを行ないうるメモリパトロ
ール制御装置に関するものである。

近年、データ処理装置においては集積回路の発
展は著しいものがあるが、集積回路の集積度が高
度になつてくるにつれ、例えばアルフア線などの
影響によつて“０”ビツトが単に“１”ビツトに
誤つて変化するだけでなく、１ビツトのエラーが
２ビツトエラーに変化してしまう場合がある。こ
の場合、明瞭な素子のエラーによるものであれば
誤りを生じている素子を取換えるなり、修繕すれ
ば足りるが、偶然的な原因による一時的なエラー
の発生であつたり、あるいは２ビツトエラーを発
生している場合には、装置を複雑にせず経済的に
解決することは、それ程容易ではない。

このような問題は、集積回路で構成された記憶
装置にも当てはまることであり、通常、１ビツト
エラーが頻発する記憶装置においては１ビツトエ
ラー訂正機構が組込まれている。しかしながら、
１ビツトエラー訂正機構しか備えられていない記
憶装置で２ビツトエラーが発生した場合には使用
不可能となりうるし、また簡単な構成で２ビツト
エラーを訂正することは実現が困難となる。この
ため、記憶装置においてはデータの読出し、訂
正、再書込みというステツプからなるシーケンス
で記憶装置の状態を定期的にチエツクする、いわ
ゆるメモリパトロールが行なわれるが、このパト
ロールを記憶装置の全アドレスに対して逐次行な
うことにより、１ビツトエラーが２ビツトエラー
に変化してしまうのを未然に防止する考え方が提
案されている。

しかしながら、従来のこの種のメモリパトロー
ル方式では、電源投入直後は不安定な過渡的状態
をとるので、データのチエツクビツトが有効なパ
ターンとなつておらず、そのまま読出すと２ビツ
トエラーを生ずる原因となる。通常メモリパトロ
ール中にメモリエラーが発生するとエラー状況を
記録する。しかし電源投入直後は素子不良ではな
く、この場合エラーを記録すると本来故障でない
部品を不良と誤認し、全く無駄な変換作業を行う
ことになる。

したがつて、本発明の目的は上記の問題を解決
し、記憶装置の内容が電源投入直後にメモリをク
リアしかつクリアが完了するまでメモリパトロー
ルを抑止し、そのあとでメモリパトロールを行な
うようにしたメモリパトロール制御装置を提供す
るものである。

本発明によるメモリパトロール制御装置は、記
憶装置と、該記憶装置から書込みおよび読出しを
制御する制御手段と、前記記憶装置から読出され
たエラーを訂正する１ビツトエラー訂正手段とを
備え、電源投入直後は前記制御手段によつての全
アドレスをクリアし、クリアが完了した後、前記
制御手段を動作させ所定時間間隔で前記記憶装置
から一語ずつデータを読出し、そのデータに１ビ
ツトエラーがあれば、前記エラー訂正手段によつ
て該エラーを訂正して前記記憶装置に再書込みを
行なうことを特徴としている。

次に本発明の実施例を添付の図面を参照して説
明する。

図は本発明によるメモリパトロール制御装置の
構成を示す。図で１はＴカウンタでありメモリパ
トロールの起動タイミングをつくるものである。
２はＪ−Ｋフリツプフロツプである。３はオアゲ
ート、４はアンドゲート、５はＪ−Ｋフリツプフ
ロツプ、６はアンドゲートである。７はアドレス
カウンタでメモリパトロールのアドレスを指定す
るものである。８，９はアンドゲート、１０はオ
アゲート、１１はアドレスレジスタでメモリのア
ドレスを置数する。１２，１３はアンドゲート、
１４はオアゲート、１５はメモリへの書込みを行
なう書込みデータレジスタである。１６はメモリ
パトロールが行なわれる主記憶装置である。１７
はアンドゲート、１８は主記憶装置からのデータ
を読出し置数する読出しデータレジスタであり、
１９はエラー訂正回路で１ビツトエラーを訂正す
るためのものである。

以上のように構成された本発明の装置の動作を
説明する。

まず、データ処理装置の電源を投入すると、カ
ウンタ１、Ｊ−Ｋフリツプフロツプ２と５がリセ
ツトされ、アンドゲート６、オアゲート１４、ア
ンドゲート１７がリセツトされる、すなわち
“０”出力状態となる。ここでフリツプフロツプ
５とアンドゲート６のそれぞれ一方の入力CEは
メモリサイクル終了信号入力を示す。Ｊ−Ｋフリ
ツプフロツプ２がリセツトされた結果、そのリセ
ツト出力に“１”が発生され、カウンタ１の状態
にかかわらずオアゲート３の出力が“１”とな
り、アンドゲート４の条件が成立しＪ−Ｋフリツ
プフロツプ５が“１”にセツトされる。そうする
と、該フリツプフロツプのセツト出力側に“１”
出力が発生され（以降この出力信号をＰ信号、
“０”出力を信号と称する）、メモリパトロール
サイクルが開始される。したがつて、Ｊ−Ｋフリ
ツプフロツプ５からのＰ信号によりアンドゲート
８が開かれアドレスカウンタ７の内容がアドレス
レジスタ１１に転送され主記憶装置１６のアドレ
シングが行なわれる。

しかしながら、Ｊ−Ｋフリツプフロツプ２がリ
セツトされており、“０”出力のためアンドゲー
ト１７は閉じられており、“０”出力状態なの
で、読出しデータレジスタ１８はオール“０”状
態となり、この結果エラー訂正回路１９の出力も
オール“０”となり、データレジスタ１５にオー
ル“０”が入力された状態となる。したがつて主
記憶装置１６にはオール“０”が書込まれクリア
されることになる。そしてこのクリアが完了する
とアドレスカウンタからキヤリイが出力されてＪ
−Ｋフリツプフロツプ２がセツトされる。

このようにして主記憶装置１６がクリアされた
あとは、メモリサイクルが終了するごとにＪ−Ｋ
フリツプフロツプ５はCE信号によりリセツトさ
れるのでアンドゲート６，８はオン状態になる。
そして一定時間毎にＴカウンタ１から出力信号が
発生され、これがオア回路３およびアンド回路４
を経由してＪ−Ｋにフリツプフロツプ５に印加さ
れこれにより該Ｊ−Ｋフリツプフロツプ５はセツ
トされて“１”を出力する。これがアンド回路６
を経由してアドレスカウンタ７に印加されるの
で、該アドレスカウンタ７はアドレス信号を＋１
して訂正回路１９から出力された正しいデータが
再記入されることになる。このようにしてＪ−Ｋ
フリツプフロツプ２がセツト状態になつた後は、
システムエンド状態である主記憶装置１６に対す
るアクセスが停止されているときに、上記の如
く、一定時間毎に主記憶装置１６を順次読出して
正しいデータを再書込みする、いわゆるメモリパ
トロールを行なうことができる。すなわち、これ
により主記憶装置１６のデータは、ゲート１７を
介して読出しデータレジスタ１８に読出され、こ
の読出したデータに１ビツトエラーがあればエラ
ー訂正回路１９によりこれが訂正され、この訂正
されたデータがゲート１３を経て書込みデータレ
ジスタ１５に入れられて再び主記憶装置１６に書
込まれることになり、主記憶装置１６には信頼性
の高いデータが格納されていることになる。

以上述べたように本発明においては、データ処
理装置のラン状態のときにメモリパトロールを行
なう従来のこの種の方式と異なつてデータ処理装
置の電源投入直後にメモリをクリアして、あるい
は動作休止状態でメモリパトロールが行ないう
る。また、電源投入後、前記の如くメモリクリア
して記憶装置の動作が安定し、その内容が有効と
なるまで意味のないメモリパトロールは抑止され
るので、データが誤ることはない。

【図面の簡単な説明】

図は本発明によるメモリパトロール制御装置の
実施例の構成を示す。 図中、１はＴカウンタ、２，５はＪ−Ｋフリツ
プフロツプ、３，１０，１４はオアゲート、４，
６，８，９，１２，１３，１７はアンドゲート、
７はアドレスカウンタ、１１はアドレスレジス
タ、１５は書込みデータレジスタ、１６は主記憶
装置、１８は読出しデータレジスタ、１９はエラ
ー訂正回路、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 記憶装置と、該記憶装置からの書込みおよび
   読出しを制御する制御手段と、前記記憶装置から
   読出されたエラーを訂正する１ビツトエラー訂正
   手段とを備え、電源投入直後は前記制御手段によ
   つて記憶装置の全アドレスをクリアし、クリアが
   完了した後、前記制御手段を作動させ、所定時間
   間隔で前記記憶装置から一語ずつデータを読出
   し、そのデータに１ビツトエラーがあれば前記エ
   ラー訂正手段によつて該エラーを訂正して前記記
   憶装置に再書込みを行なうようにしたことを特徴
   とするメモリパトロール制御装置。