JPS6227424B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置への書込みデータ又は書込
み番地にエラーがあつたとき、正しい内容に訂正
することが可能なデータ処理装置に関する。

記憶装置が、スクラツチパツドメモリ等の
RAMで構成されている場合、該記憶装置へのラ
イトパルスは、レースレスフリツプフロツプで構
成されるレジスタ等へのライトパルスと異なり、
より大きな幅のパルスが必要とされ、タイミング
も少し前になるのが普通である。このため、従来
のデータ処理装置は、記憶装置への書込みデータ
やアドレスのエラーが検出されても遅延時間の関
係から書込み抑止が間に合わないため、そのまま
エラーデータを書込んだり間違つたアドレスに書
込んでしまう。この結果エラー発生前の状態に復
旧できなくなり、再試行が不可能となつてしまう
欠点がある。データ処理装置内で検出された他の
エラーによつて書込みを抑止する場合も同様であ
る。この欠点を避けるために、書込みタイミング
を遅らせると、書込後のデータ読出しが遅くな
り、性能が低下するという欠点を生じる。

本発明の目的は、上述の従来の欠点を解決し、
エラー検出時に記憶装置の書直しができるデータ
処理装置を提供することにある。

本発明のデータ処理装置は、記憶装置への書込
みアドレスが入力されるアドレスレジスタと、前
記記憶装置に書込むべきデータが入力されるデー
タレジスタと、前記アドレスレジスタの出力のエ
ラーをチエツクするアドレスチエツク回路と、前
記データレジスタの出力のエラーをチエツクする
データチエツク回路と、前記記憶装置と、これら
の動作を制御する制御回路とを備えたデータ処理
装置において、前記記憶装置への書込みデータを
ある時間遅れて書込む予備記憶装置と、前記記憶
装置への書込み信号よりある時間遅れて前記予備
記憶装置へ書込み信号を与える遅延手段と、前記
アドレスチエツク回路又はデータチエツク回路そ
の他のチエツク回路の出力によつて前記予備記憶
装置への書込みを禁止する書込み禁止手段とを備
えたことを特徴とする。

次に、本発明について、図面を参照して詳細に
説明する。

第１図は、本発明の一実施例を示すブロツク図
である。すなわち、アドレスレジスタ１は記憶装
置３および４へのアクセス時のアドレスとそのパ
リテイを保持する９ビツトのレジスタであり、ア
ドレスレジスタ１の出力によつて記憶装置３およ
び４に書込むべきアドレスを指示する。データレ
ジスタ２は、記憶装置３および４への書込みデー
タとそのパリテイを保持する36ビツトのレジスタ
で、データレジスタ２の出力データが記憶装置３
および予備記憶装置４の該当番地に書込まれる。
記憶装置３は、36ビツト×256ワードの記憶装置
であり、制御回路１２から出力される書込み信号
１０２によつて書込み動作を行ない、かつ信号１
０６として読出される。予備記憶装置４は、上記
と同様な記憶装置で、前記書込み信号１０２がフ
リツプフロツプ５によつて１マシンサイクル遅延
した書込み信号１０３がアンドゲート６を通過し
た信号１０５によつて書込み動作を行い、かつ信
号１０７として読出される。すなわち、フリツプ
フロツプ５は遅延手段を構成している。

一方アドレスレジスタ１の出力１００は、アド
レスチエツク回路７によつてパリテイチエツクさ
れ、データレジスタ２の出力１０１はデータチエ
ツク回路８によつてパリテイチエツクされる。上
記チエツク回路７，８のエラー検出信号１１１，
１１２およびその他の図示されないチエツク回路
からのエラー検出信号１１３が、オア回路９を介
してフリツプフロツプ１０に入力すると、フリツ
プフロツプ１０は次のクロツクでセツトされ、出
力信号１０４に“０”が出力される。エラーがな
いときは、上記出力信号１０４は“１”である。
該出力信号１０４はアンドゲート６のゲート信号
とされる。従つて、アンドゲート６は、常時は開
かれていて、エラー検出時に次のマシンサイクル
で閉じるゲートである。従つて、フリツプフロツ
プ１０とアンドゲート６とで書込み禁止手段を構
成している。記憶装置３および４の出力１０６お
よび１０７は切替回路１１に入力させ、切替回路
１１は制御回路１２から与えられる選択信号１０
８によつて上記両入力を択一的に選択出力する。
該出力信号１０９は図示されない演算回路等へ送
られ、また前記レジスタ２へ入力させることがで
きる。制御回路１２は、主として記憶装置３およ
び４の書込み、読出しを制御する回路であり、書
込み信号１０２と選択信号１０８を出力する。

次に、本実施例の動作について説明する。記憶
装置３への書込みアドレスはアドレスレジスタ１
にセツトされ、書込みデータ１１０は図示されな
い演算回路からデータレジスタ２にセツトされ
る。記憶装置３は、アドレスレジスタ１で指定さ
れた番地にデータレジスタ２の出力を書込む。書
込み信号１０２は制御回路１２から１マシンサイ
クル期間を与えられる。従つて、記憶装置３は、
エラーの有無に拘わらず、書込み信号１０２が与
えられるごとに書込み動作を行なう。一方、予備
記憶装置４は、常時は前記書込み信号１０２より
１マシンサイクル遅れた書込信号１０３，１０５
によつて書込み動作を行ない、記憶装置３が記憶
するデータと同一のデータを書込む。しかし、チ
エツク回路７，８等がエラーを検出すると、オア
回路９を介してフリツプフロツプ１０が次のマシ
ンサクルで反転し、出力信号１０４が“０”にセ
ツトされるから、アンドゲート６が閉じるため、
予備記憶装置４には書込み信号が与えられない。
従つて、予備記憶装置４にはエラー発生前の内容
が保持されているから、命令等の再試行を行なう
場合には、予備記憶装置４の内容で記憶装置３の
内容を正しく復旧してから実行することができ
る。すなわち、エラー発生時のデータ処理装置内
の各種情報が図示されない処理部において収集さ
れエラー原因がリセツトされた後に、アドレスレ
ジスタ１が０にセツトされる。そして、制御回路
１２からの選択信号１０８が例えば“１”にセツ
トされる。そのとき切替回路１１は、予備記憶装
置４の出力１０７を選択して出力信号１０９とし
て出力する。そして、次のマシンサイクルで信号
１０９がデータレジスタ２にセツトされる。次の
マシンサイクルで制御回路１２から書込み信号１
０２が出力され、記憶装置３の０番地に書込みが
行なわれ、その次のマシンサイクルでは予備記憶
装置４の０番地にも同じ内容が書込まれる。後者
の予備記憶装置４への書込みは必ずしも必要でな
いので書込みを抑止するように制御してもよい。
上述の動作により記憶装置３の０番地の復旧が完
了する。アドレスレジスタ１の内容をプラス１し
て更新し、同様な処理を繰返し行なうことによ
り、255番地までの復旧動作が行なわれる。アド
レス以外のエラーの場合には、上述の全アドレス
の復旧を行なわないで、エラー発生時に書込みを
行なつた１ワードのみを復旧させてもよい。

上述の動作における書込み信号１０２および１
０５が“１”となつたときの記憶装置３または４
のライトパルスのタイミングは第２図に示され
る。すなわち、同図ａに示すような書込み信号１
０２が与えられたとき、記憶装置３のライトパル
スは、同図ｂに示すようにマシンサイクルの後部
での比較的広い幅のパルスとなる。同図ｃのよう
な書込信号１０５が与えられたと記憶装置４のラ
イトパルスは同様に同図ｄに示すようになる。同
図ｅは、レジスタのライトパルスを示し、各マシ
ンサイクル後縁の鋭いパルスである。

第３図は、記憶装置への書込み時に、アドレス
にエラーが発生した場合の各部の動作および信号
の状態を示すタイムチヤートである。同図ａに示
すようにレジスタ１にアドレスがセツトされ、同
図ｂに示すようにレジスタ２にデータＢがセツト
されると、制御回路１２によつて書込み信号１０
２が１マシンサイクル期間“１”にセツトされる
（同図ｃ）。同じマシンサイクル内でチエツク回路
７がエラー検出し信号１１１が“１”になり（同
図ｇ）、オア回路９の出力信号１１４も“１”と
なる（同図ｈ）。一方記憶装置３の間違つて指定
されたアドレスに記憶していた正しいデータＡが
このマシンサイクルの後半のライトパルスによつ
てデータＢに書き替えられる（同図ｉ）。記憶装
置４の該当アドレスには正しいデータＡが記憶さ
れたままである（同図ｊ）。

次のマシンサイクルで同図ｄに示すように書込
み信号１０３が“１”となるが、信号１０４が
“０”に反転している（同図ｅ）から前記アンド
ゲート６は閉じているため書込み信号１０５は
“０”のままである（同図ｆ）。従つて起憶装置４
の該当アドレスの記憶内容はデータＡを保持して
いる（同図ｊ）。従つて、前述の通り記憶装置４
の該当番地に記憶した正しいデータによつて記憶
装置３の内容を復旧することが可能である。

以上説明したように、エラーが発生しても、常
にエラー発生前の記憶装置の内容が予備記憶装置
に保存されているので、命令等の再試行の可能率
を大きく向上することができる効果がある。

本実施例では、記憶装置３の出力信号１０６
を、切替回路１１経由で演算回路へ送つている
が、信号１０６を直接送るようにしてもよい。ま
た、予備記憶装置４の出力信号１０７を直接レジ
スタ２へ送ることも可能である。また、記憶装置
３および４に対するアドレスとデータが同一のレ
ジスタの出力信号となつているが、必ずしもその
必要はなく、別々に設けたレジスタの出力で与え
てもよい。例えば記憶装置３へのアドレスとデー
タを一度レジスタに受け、その出力信号を記憶装
置４に対するアドレスおよびデータとするように
構成してもよい。また、、記憶装置３と予備記憶
装置４の書込み時間のずれは、必ずしも１マシン
サイクルである必要はない。なお、本実施例の記
憶装置はスクラツチパツドメモリのような小容量
のものについて説明したが、本発明は、主記憶装
置のような大容量の記憶装置にも適用することが
可能である。

以上のように、本発明においては、予備記憶装
置を設けて、該予備記憶装置へは、他の記憶装置
に記憶させる同一のデータをある時間遅れて書込
むように構成し、かつ、エラー検出によつて上記
予備記憶装置への書込みを禁止するように構成さ
れているから、他の記憶装置に生じたエラーを予
備記憶装置の内容によつて復旧することが可能で
ある。従つて、命令等の再試行の可能率を向上す
る効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は書込み信号およびライトパルスを示すタ
イムチヤート、第３図は上記実施例においてアド
レスにエラーが発生した場合の各部の動作および
信号の状態を示すタイムチヤートである。 図において、１……アドレスレジスタ、２……
データレジスタ、３……記憶装置、４……予備記
憶装置、５，１０……フリツプフロツプ、６……
アンドゲート、７，８……チエツク回路、９……
オア回路、１１……切替回路、１２……制御回
路。

Claims (1)

【特許請求の範囲】
1. １ 記憶装置への書込みアドレスが入力されるア
   ドレスレジスタと、前記記憶装置に書込むべきデ
   ータが入力されるデータレジスタと、前記アドレ
   スレジスタの出力のエラーをチエツクするアドレ
   スチエツク回路と、前記データレジスタの出力の
   エラーをチエツクするデータチエツク回路と、前
   記記憶装置と、これらの動作を制御する制御回路
   とを備えたデータ処理装置において、前記記憶装
   置への書込みデータをある時間遅れて書込む予備
   記憶装置と、前記記憶装置への書込み信号よりあ
   る時間遅れて前記予備記憶装置へ書込み信号を与
   える遅延手段と、前記アドレスチエツク回路又は
   データチエツク回路その他のチエツク回路の出力
   によつて前記予備記憶装置への書込みを禁止する
   書込み禁止手段とを備えたことを特徴とするデー
   タ処理装置。