JPS6146864B2 - - Google Patents
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- JPS6146864B2 JPS6146864B2 JP56109073A JP10907381A JPS6146864B2 JP S6146864 B2 JPS6146864 B2 JP S6146864B2 JP 56109073 A JP56109073 A JP 56109073A JP 10907381 A JP10907381 A JP 10907381A JP S6146864 B2 JPS6146864 B2 JP S6146864B2
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- JP
- Japan
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- memory
- parity bit
- parity
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- 238000013500 data storage Methods 0.000 claims description 30
- 238000004364 calculation method Methods 0.000 claims description 12
- 238000012360 testing method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
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- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1032—Simple parity
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はメモリ検査方法に係り、特に電源切断
時にもその記憶内容を保持することができるデー
タ記憶用メモリのメモリ検査方法に関する。
時にもその記憶内容を保持することができるデー
タ記憶用メモリのメモリ検査方法に関する。
高信頼度が要求される装置においては、メモリ
素子の障害等により誤情報がメモリから読出され
て装置が誤動作するのを防止するため、パリテイ
チエツク等により読出情報のチエツクを行なうの
が一般的である。
素子の障害等により誤情報がメモリから読出され
て装置が誤動作するのを防止するため、パリテイ
チエツク等により読出情報のチエツクを行なうの
が一般的である。
第１図は従来のパリテイチエツク法によるメモ
リ検査方法を説明する説明図である。図中、
CPUはデータ処理装置、PGはパリテイビツト作
成回路、MEMはデータ記憶用メモリ、PBはパリ
テイビツト記憶用メモリ、PCはパリテイチエツ
ク回路である。このメモリ検査方式においては処
理装置CPU側にパリテイビツト作成回路PGとパ
リテイチエツク回路PCを設けておき、データの
書込みに際して、メモリMEMに記憶される１語
毎にパリテイビツト作成回路PGでパリテイビツ
トを作成し、これをパリテイビツト記憶用メモリ
PBに記憶させ、又、メモリMEMからの読出しに
際してはパリテイチエツク回路PCによりパリテ
イチエツクを行なう。即ち処理装置CPUからメ
モリMEMにデータを書込むときには奇数又は偶
数パリテイに従つてパリテイビツト作成回路PG
はパリテイビツトを作成してデータと同一番地の
パリテイビツト記憶用メモリPBにそのパリテイ
ビツトを書込み、又処理装置CPUがメモリMEM
の番地を指定して読取つたときは、パリテイチエ
ツク回路PCでチエツクし、若し誤りが検出され
るとアラームALを出し、周知の手段で処理装置
へ割込みをかける。尚、偶数パリテイとは１語デ
ータのうち論理“１”のビツト数が偶数になるよ
うにパリテイビツトを作成して該データに付加す
る方法である。即ち、論理“１”の数が奇数なら
ばパリテイビツトは“１”となり、論理“１”の
数が偶数ならばパリテイビツトは“０”となりそ
れぞれデータに付加される。
リ検査方法を説明する説明図である。図中、
CPUはデータ処理装置、PGはパリテイビツト作
成回路、MEMはデータ記憶用メモリ、PBはパリ
テイビツト記憶用メモリ、PCはパリテイチエツ
ク回路である。このメモリ検査方式においては処
理装置CPU側にパリテイビツト作成回路PGとパ
リテイチエツク回路PCを設けておき、データの
書込みに際して、メモリMEMに記憶される１語
毎にパリテイビツト作成回路PGでパリテイビツ
トを作成し、これをパリテイビツト記憶用メモリ
PBに記憶させ、又、メモリMEMからの読出しに
際してはパリテイチエツク回路PCによりパリテ
イチエツクを行なう。即ち処理装置CPUからメ
モリMEMにデータを書込むときには奇数又は偶
数パリテイに従つてパリテイビツト作成回路PG
はパリテイビツトを作成してデータと同一番地の
パリテイビツト記憶用メモリPBにそのパリテイ
ビツトを書込み、又処理装置CPUがメモリMEM
の番地を指定して読取つたときは、パリテイチエ
ツク回路PCでチエツクし、若し誤りが検出され
るとアラームALを出し、周知の手段で処理装置
へ割込みをかける。尚、偶数パリテイとは１語デ
ータのうち論理“１”のビツト数が偶数になるよ
うにパリテイビツトを作成して該データに付加す
る方法である。即ち、論理“１”の数が奇数なら
ばパリテイビツトは“１”となり、論理“１”の
数が偶数ならばパリテイビツトは“０”となりそ
れぞれデータに付加される。
又、奇数パリテイとは１語データのうち論理
“１”のビツト数が奇数になるようにパリテイビ
ツトを作成してデータに付加する方法である。即
ち、論理“１”の数が寄数ならばパリテイビツト
は“０”となり、論理“１”の数が偶数ならばパ
リテイビツトは“１”となり、それぞれデータに
付加される。
“１”のビツト数が奇数になるようにパリテイビ
ツトを作成してデータに付加する方法である。即
ち、論理“１”の数が寄数ならばパリテイビツト
は“０”となり、論理“１”の数が偶数ならばパ
リテイビツトは“１”となり、それぞれデータに
付加される。
さて、数値制御装置においては指令プログラム
がデータ記憶用メモリMEMに記憶される。そし
て、メモリ運転モードにおいて該データ記憶用メ
モリから１ブロツクづつNCデータが読出されて
数値制御処理が行われる。ところで、かゝるデー
タ記憶用メモリMEMは電源切断時にもその記憶
内容を保持するいわゆる不揮撥性メモリ素子、た
とえばバツテリバツクアツプの書替え可能なメモ
リ（RAM）により構成されるパリテイビツト記
憶用メモリPBはコスト、その他の理由からバツ
テリバツクアツプのRAMにより構成できない場
合がある。これはNC装置などにおいて用いられ
るNCデータのワード長が８ビツトであり、又一
般に使用されているバツテリバツクアツのRAM
素子が殆んど８ビツト構構成（８ビツト×ｎワー
ド）であり、しかも１ビツト構成（１ビツト×ｎ
ワード）のバツテリバツクアツプRAM素子とし
てはてごろなものがない、換言するならば高速
で、電源断時に消費電力の少ない１ビツト構成の
RAMがないことによる。このためパリテイビツ
ト記憶用メモリPBをバツテリバツクアツプする
ためには８ビツト構成のRAM素子を用いざるを
得ず、７×ｎビツトのメモリ容量が無駄となると
共に、コスト高となる欠点が生じる。以上の理由
で、パリテイビツト記憶用メモリPBとしては安
価な揮撥性メモリを用いている。
がデータ記憶用メモリMEMに記憶される。そし
て、メモリ運転モードにおいて該データ記憶用メ
モリから１ブロツクづつNCデータが読出されて
数値制御処理が行われる。ところで、かゝるデー
タ記憶用メモリMEMは電源切断時にもその記憶
内容を保持するいわゆる不揮撥性メモリ素子、た
とえばバツテリバツクアツプの書替え可能なメモ
リ（RAM）により構成されるパリテイビツト記
憶用メモリPBはコスト、その他の理由からバツ
テリバツクアツプのRAMにより構成できない場
合がある。これはNC装置などにおいて用いられ
るNCデータのワード長が８ビツトであり、又一
般に使用されているバツテリバツクアツのRAM
素子が殆んど８ビツト構構成（８ビツト×ｎワー
ド）であり、しかも１ビツト構成（１ビツト×ｎ
ワード）のバツテリバツクアツプRAM素子とし
てはてごろなものがない、換言するならば高速
で、電源断時に消費電力の少ない１ビツト構成の
RAMがないことによる。このためパリテイビツ
ト記憶用メモリPBをバツテリバツクアツプする
ためには８ビツト構成のRAM素子を用いざるを
得ず、７×ｎビツトのメモリ容量が無駄となると
共に、コスト高となる欠点が生じる。以上の理由
で、パリテイビツト記憶用メモリPBとしては安
価な揮撥性メモリを用いている。
このため、従来は電源投入時にパリテイビツト
記憶用メモリPBの内容は消失しており、第１回
目のデータ読出しにいてはパリテイチエツクがで
きずデータ記憶用メモリMEMが正しくメモリ動
作をしているかを判別することができなかつた。
記憶用メモリPBの内容は消失しており、第１回
目のデータ読出しにいてはパリテイチエツクがで
きずデータ記憶用メモリMEMが正しくメモリ動
作をしているかを判別することができなかつた。
従つて、本発明は電源投入後の最初の読出時に
おいてもデータ記憶用メモリが正しくメモリ動作
しているか否かを判別でき、又以後は通常のパリ
テイチエツクによりメモリ動作を正確に判別でき
るメモリ検査方法を提供することを目的とする。
おいてもデータ記憶用メモリが正しくメモリ動作
しているか否かを判別でき、又以後は通常のパリ
テイチエツクによりメモリ動作を正確に判別でき
るメモリ検査方法を提供することを目的とする。
以下、本発明の実施例を図面に従つて詳細に説
明する。
明する。
第２図は本発明のメモリチエツク方法を説明す
るブロツク図であり、第１図と同一部分には同一
符号を付している。
るブロツク図であり、第１図と同一部分には同一
符号を付している。
図中、OCWは演算結果調整データであり、デ
ータ記憶用メモリMEMの特定領域Anに記憶され
ている。尚、演算結果調整データOCWは、該
OCWを含めデータ記憶用メモリMEMに記憶され
ているデータの総和が桁あふれを無視した場合に
オールゼロとなるように予め演算されて記憶され
ている。PRCは処理部、CTUは制御部、RG1，
RG2は第１，第２のレジスタである。
ータ記憶用メモリMEMの特定領域Anに記憶され
ている。尚、演算結果調整データOCWは、該
OCWを含めデータ記憶用メモリMEMに記憶され
ているデータの総和が桁あふれを無視した場合に
オールゼロとなるように予め演算されて記憶され
ている。PRCは処理部、CTUは制御部、RG1，
RG2は第１，第２のレジスタである。
さて、本発明においては電源投入直後に以下の
メモリ、チエツクを行なうと共に、パリテイビツ
トを作成してパリテイビツト記憶用メモリPBに
書込んでいる。即ち、電源切断前にデータ記憶用
メモリMBMの一部分Anに演算結果調整データ
OCWを記憶させておく。たとえばデータ記憶用
メモリMEMに記憶されている全語（演算結果調
整データも含む）の総和が桁あふれを無視した場
合にオールゼロとなるように上記演算結果調整デ
ータOCWを演算し、該データを電源切断前にデ
ータ記憶用メモリMEMの一部分である特定領域
Anに記憶させておく。
メモリ、チエツクを行なうと共に、パリテイビツ
トを作成してパリテイビツト記憶用メモリPBに
書込んでいる。即ち、電源切断前にデータ記憶用
メモリMBMの一部分Anに演算結果調整データ
OCWを記憶させておく。たとえばデータ記憶用
メモリMEMに記憶されている全語（演算結果調
整データも含む）の総和が桁あふれを無視した場
合にオールゼロとなるように上記演算結果調整デ
ータOCWを演算し、該データを電源切断前にデ
ータ記憶用メモリMEMの一部分である特定領域
Anに記憶させておく。
そして、電源が投入されることを検知し、制御
部CTUの制御データ記憶用メモリMEMのA1番地
から第１番目のデータW1を読出し、パリテイビ
ツト作成回路PGでパリテイビツトを作成し、該
パリテイビツトをパリテイビツト記憶用メモリ
PBに書込む。これと並行して、読出したデータ
W1を処理装置内蔵の第１のレジスタRG1に書込
み、しかる後初期値零の第２のレジスタRG2の内
容（零）と加算し、その演算結果を該第２のレジ
スタRG2に格納する。尚、読出したデータは再び
データ記憶用メモリMEMのもとの番地A1に書込
む。
部CTUの制御データ記憶用メモリMEMのA1番地
から第１番目のデータW1を読出し、パリテイビ
ツト作成回路PGでパリテイビツトを作成し、該
パリテイビツトをパリテイビツト記憶用メモリ
PBに書込む。これと並行して、読出したデータ
W1を処理装置内蔵の第１のレジスタRG1に書込
み、しかる後初期値零の第２のレジスタRG2の内
容（零）と加算し、その演算結果を該第２のレジ
スタRG2に格納する。尚、読出したデータは再び
データ記憶用メモリMEMのもとの番地A1に書込
む。
以後、順次第ｉ番目（ｉ＝２，３，……）のデ
ータWi（ｉ＝２，３…）をA1番地から読出して
パリテイビツト作成回路PGでパリテイビツトを
作成し、該パリテイビツトをパリテイビツト記憶
用メモリPBに書込む。これと並行して読出した
データWiを処理装置内蔵の第１のレジスタRG1
に書込み、しかる後第２のレジスタRG2の内容〓
〓Wiと加算し、その演算結果ΣWiを該第２のレ
ジスタRG2に格納する。尚、読出した第ｉ番目の
データWiは再びデータWiは再びデータ記憶用メ
モリMEMのもとのAi番地に書込む。
ータWi（ｉ＝２，３…）をA1番地から読出して
パリテイビツト作成回路PGでパリテイビツトを
作成し、該パリテイビツトをパリテイビツト記憶
用メモリPBに書込む。これと並行して読出した
データWiを処理装置内蔵の第１のレジスタRG1
に書込み、しかる後第２のレジスタRG2の内容〓
〓Wiと加算し、その演算結果ΣWiを該第２のレ
ジスタRG2に格納する。尚、読出した第ｉ番目の
データWiは再びデータWiは再びデータ記憶用メ
モリMEMのもとのAi番地に書込む。
以上の処理を、データ記憶用メモリMEMの特
定領域に予め記憶した演算結果調整データOCW
を含め、全データに対して行なつた後、処理装置
内蔵の第２のレジスタRG2の内部ｎ １ΣWiがオール
ゼロかどうかをチエツクする。
定領域に予め記憶した演算結果調整データOCW
を含め、全データに対して行なつた後、処理装置
内蔵の第２のレジスタRG2の内部ｎ １ΣWiがオール
ゼロかどうかをチエツクする。
もし、オールゼロであればデータ記憶用メモリ
MEMは正常なメモリ動作を行なつていると判定
し、又オールゼロでなければデータ記憶用メモリ
MEMの内容は電源切切断前を電源投入後で異な
つていると判定し、以後の処理を停止し、メモリ
動作に異常があつたことをアラームALを出力し
て通知する。
MEMは正常なメモリ動作を行なつていると判定
し、又オールゼロでなければデータ記憶用メモリ
MEMの内容は電源切切断前を電源投入後で異な
つていると判定し、以後の処理を停止し、メモリ
動作に異常があつたことをアラームALを出力し
て通知する。
データ記憶用メモリMEMが正常なメモリ動作
を行なつているときには、以後該メモリに記憶さ
れているデータを順次読み出してNC制御を行な
う。そして、この場合には電源投入後の第１回目
のデータ読み出し時に作成され、パリテイビツト
記憶用メモリPBに記憶されているパリテイビツ
トを用いてパリテイチエツク回路PCにて１語毎
に通常のパリテイチエツクを行なう。
を行なつているときには、以後該メモリに記憶さ
れているデータを順次読み出してNC制御を行な
う。そして、この場合には電源投入後の第１回目
のデータ読み出し時に作成され、パリテイビツト
記憶用メモリPBに記憶されているパリテイビツ
トを用いてパリテイチエツク回路PCにて１語毎
に通常のパリテイチエツクを行なう。
以上、本発明によれば、不揮撥性のデータ記憶
用メモリに演算結果調整データを予め含ませてお
き、電源投入後該データ記憶用メモリに記憶され
ている各データの総和を求め、該総和が予め定め
た値に等しいかいないかを判定することにより、
パリテイビツト記憶用メモリが揮撥性であつても
電源投入後のメモリチエツクを行なうことができ
る。又、電源投入後の上記メモリチエツク処理と
並行して各データのパリテイビツトを作成し、記
憶させているから、２回目以降のデータ読出しに
際しては該パリテイビツトを用いて１データ毎に
パリテイチエツクを行なうことができ、正確なメ
モリチエツクができる。
用メモリに演算結果調整データを予め含ませてお
き、電源投入後該データ記憶用メモリに記憶され
ている各データの総和を求め、該総和が予め定め
た値に等しいかいないかを判定することにより、
パリテイビツト記憶用メモリが揮撥性であつても
電源投入後のメモリチエツクを行なうことができ
る。又、電源投入後の上記メモリチエツク処理と
並行して各データのパリテイビツトを作成し、記
憶させているから、２回目以降のデータ読出しに
際しては該パリテイビツトを用いて１データ毎に
パリテイチエツクを行なうことができ、正確なメ
モリチエツクができる。
尚、本発明は実施例に限定するものではない。
たとえば演算結果調整データの作成法としては総
和が所定値たとえば零となるように定めた場合に
ついて説明したが、本発明はこれに限らず各デー
タのビツト対応の排他的論理和が特定値になるよ
うに定める等種々の方法が考えられる。又、電源
切断前に演算結果調整データを作成して記憶する
場合について説明したが、データ記憶用メモリに
記憶したデータが変更しない場合には、該データ
を外部記憶媒体からメモリに書込む際にただ１回
演算結果調整データを演算して記憶させるように
もできる。更に、電源投入を検知してメモリチエ
ツククを行なうものとして説明したが別に釦を設
け該釦の押圧によりチエツクを行なうようにして
もよい。
たとえば演算結果調整データの作成法としては総
和が所定値たとえば零となるように定めた場合に
ついて説明したが、本発明はこれに限らず各デー
タのビツト対応の排他的論理和が特定値になるよ
うに定める等種々の方法が考えられる。又、電源
切断前に演算結果調整データを作成して記憶する
場合について説明したが、データ記憶用メモリに
記憶したデータが変更しない場合には、該データ
を外部記憶媒体からメモリに書込む際にただ１回
演算結果調整データを演算して記憶させるように
もできる。更に、電源投入を検知してメモリチエ
ツククを行なうものとして説明したが別に釦を設
け該釦の押圧によりチエツクを行なうようにして
もよい。
第１図は従来のパリテイチエツク法を説明する
説明図、第２図は本発明の実施例を示すブロツク
図である。 MEM……データ記憶用メモリ、PB……パリテ
イビツト記憶用メモリ、PC………パリテイチエ
ツク回路、PG……パリテイ作成回路、CPU……
処理装置、OCW……演算結果調整データ。
説明図、第２図は本発明の実施例を示すブロツク
図である。 MEM……データ記憶用メモリ、PB……パリテ
イビツト記憶用メモリ、PC………パリテイチエ
ツク回路、PG……パリテイ作成回路、CPU……
処理装置、OCW……演算結果調整データ。
Claims (1)
- １ 電源切断時にもその記憶内容を保持しうるデ
ータ記憶用メモリと、電源切断時にはその記憶内
容が消滅するパリテイビツト記憶用メモリと、前
記データ記憶用メモリへのデータ書込み時パリテ
イビツトを作成して前記パリテイビツト記憶用メ
モリへ書込むパリテイビツト作成回路と、前記デ
ータ記憶用メモリからのデータ読み出し時パリテ
イチエツクを行なうパリテイチエツク回路と、前
記データ記憶用メモリへのデータの書込み／読出
し機能とデータ演算機能を有したデータ処理装置
とを有するデータ処理システムにおけるメモリ検
査方法において、電源投入後の第１回目の前記デ
ータ記憶用メモリからのデータ読み出しにおいて
前記パリテイチエツク回路の動作を禁止し、且つ
読み出したデータをそのまゝ再び同一アドレスへ
書込むと共に、パリテイビツト作成回路によりパ
リテイビツトを作成してパリテイビツト記憶用メ
モリに書込み、以後前記と同一の処理を行なうと
共に、読み出した各データに対し順次所定の演算
を施しその最終演算結果が電源切断前に予めデー
タ記憶用のメモリの一部に記憶しておいたデータ
と一致するか否かをチエツクし、そのチエツクの
結果によりメモリ動作の良否を判定し、更に第２
回目以降のデータ読み出しにおいては前記パリテ
イチエツク回路を動作させてメモリ動作の良否を
判定することを特徴とするメモリ検査方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109073A JPS5812200A (ja) | 1981-07-13 | 1981-07-13 | メモリ検査方法 |
| EP19820303654 EP0070184B1 (en) | 1981-07-13 | 1982-07-13 | A method of testing memory |
| DE8282303654T DE3279351D1 (en) | 1981-07-13 | 1982-07-13 | A method of testing memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109073A JPS5812200A (ja) | 1981-07-13 | 1981-07-13 | メモリ検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812200A JPS5812200A (ja) | 1983-01-24 |
| JPS6146864B2 true JPS6146864B2 (ja) | 1986-10-16 |
Family
ID=14500912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56109073A Granted JPS5812200A (ja) | 1981-07-13 | 1981-07-13 | メモリ検査方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0070184B1 (ja) |
| JP (1) | JPS5812200A (ja) |
| DE (1) | DE3279351D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605363A (ja) * | 1983-06-22 | 1985-01-11 | Sharp Corp | メモリ内容確認方式 |
| JPS6160124A (ja) * | 1984-08-31 | 1986-03-27 | Panafacom Ltd | バツフアの制御方式 |
| JPS62109146A (ja) * | 1985-11-08 | 1987-05-20 | Mitsubishi Electric Corp | ランダムアクセスメモリの異常検出方式 |
| US4958350A (en) * | 1988-03-02 | 1990-09-18 | Stardent Computer, Inc. | Error detecting/correction code and apparatus |
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
| FR2698462B1 (fr) * | 1992-11-26 | 1995-01-13 | Cit Alcatel | Dispositif de traitement des informations de parité pour équipement de réseau temporel asynchrone de communication. |
| JPH08202578A (ja) * | 1995-01-27 | 1996-08-09 | Toshiba Corp | 履歴データ管理装置及び管理方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117641A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Fanuc Ltd | Memory inspecting system |
| JPS55105897A (en) * | 1979-01-31 | 1980-08-13 | Hitachi Koki Co Ltd | Memory device |
| JPS5622300A (en) * | 1979-08-01 | 1981-03-02 | Fanuc Ltd | Memory check method |
-
1981
- 1981-07-13 JP JP56109073A patent/JPS5812200A/ja active Granted
-
1982
- 1982-07-13 DE DE8282303654T patent/DE3279351D1/de not_active Expired
- 1982-07-13 EP EP19820303654 patent/EP0070184B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3279351D1 (en) | 1989-02-16 |
| EP0070184A2 (en) | 1983-01-19 |
| EP0070184A3 (en) | 1985-06-12 |
| JPS5812200A (ja) | 1983-01-24 |
| EP0070184B1 (en) | 1989-01-11 |
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