JPH0744468A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 システム側の電源遮断に影響されず、常に正
しいデータを確実に記憶できるようにした記憶装置を提
供する。 【構成】 バッテリーバックアップされるスタティック
型ＲＡＭ又はフラッシュメモリから構成されて複数ペー
ジ分の記憶容量を持つようにされたファイルメモリに対
して、上記１ページ分のデータを記憶するバッファメモ
リを設けて、かかるバッファメモリとファイルメモリと
の間での１ぺージ単位でのデータ転送を行わせ、バッフ
ァメモリからファイルメモリへのデータ書き込み動作中
に電源遮断検出回路がシステム側を電源遮断を検出した
ときにはバッテリーバックアップ機能によって上記書き
込み途中の１ページ分のデータの書き込み動作を継続さ
せる。 【効果】 ファイルメモリは、上記のバッファメモリか
らのデータ書き込みによって常に１ページ単位でのデー
タの書き換えが行われるので、システム側の電源遮断に
無関係に正しいデータを記憶することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、記憶装置に関し、特
にスタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）や一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレ
ーザブル＆プログラマブル・リード・オンリー・メモ
リ）を用いたファイルメモリに利用して有効な技術に関
するものである。

【０００２】

【従来の技術】一括消去型ＥＥＰＲＯＭ（以下、フラッ
シュメモリという）は、チップに形成されたメモリセル
の全てを一括して、又はチップに形成されたメモリセル
のうち、あるひとまとまりのメモリセル群を一括して電
気的に消去する機能を持つ不揮発性記憶装置である。こ
のようなフラッシュメモリについては、例えば、特開平
２−２８９９９７号公報等がある。また、ＣＭＯＳスタ
ティック型ＲＡＭにおいても、消費電力が小さくことを
利用して、バッテリーバックアップ機能によってデータ
の不揮発化を図ることができる。

【０００３】

【発明が解決しようとする課題】本願発明者等は、上記
のようなフラッシュメモリやバッテリーバックアップさ
れたスタティック型ＲＡＭを用いて、ファイルメモリの
ような記憶装置を構成するこを検討した。このようなフ
ァイルメモリにおいては、書き込み途中において停電や
取扱いミスによってシステム側の電源遮断が行われる
と、書き込み動作が中断されてしまう。一般にファイル
形式の記憶装置に記憶するデータは、誤りビットの検出
や修正を目的にエラー検出、修正用のコードをある１か
たまりのデータの一部に付加して記憶しているため、書
き込み途中で中断してしまうと、新、旧データの入り交
じったデータとなってしまうために、エラー検出、修正
用コードは新，旧いずれのものとも合わなくなり、これ
を読み出すと必ずエラーとなってしまう。

【０００４】この発明の目的は、システム側の電源遮断
に影響されず、常に正しいデータを確実に記憶できるよ
うにした記憶装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ又は
フラッシュメモリから構成されて複数ページ分の記憶容
量を持つようにされたファイルメモリに対して、上記１
ページ分のデータを記憶するバッファメモリを設けて、
かかるバッファメモリとファイルメモリとの間での１ぺ
ージ単位でのデータ転送を行わせ、バッファメモリから
ファイルメモリへのデータ書き込み動作中に電源遮断検
出回路がシステム側を電源遮断を検出したときにはバッ
テリーバックアップ機能によって上記書き込み途中の１
ページ分のデータの書き込み動作を継続させる。

【０００６】

【作用】上記した手段によれば、ファイルメモリは、上
記のバッファメモリからのデータ書き込みによって常に
１ページ単位でのデータの書き換えが行われるので、シ
ステム側の電源遮断に無関係に正しいデータを記憶する
ことができる。

【０００７】

【実施例】図１には、この発明に係る記憶装置の一実施
例のブロック図が示されている。システム側との信号の
受け渡しは、Ｉ／Ｆ（インターフェイス）回路１を経由
して行われる。ページアドレス信号Ａｐは、メモリアク
セス時に信号が変化しないようにアドレスラッチ２によ
り保持される。なお、Ｉ／Ｆ回路１等においてメモリア
クセス時にページアドレス信号Ａｐが変化しないように
されていればアドレスラッチ２を省略できる。

【０００８】制御回路３は、バッファメモリ４とファイ
ルメモリ５の間で１ページ単位のデータ転送をコントロ
ールものであり、論理回路のみで構成することもマイク
ロコンピュータを用いて構成することも可能である。制
御回路３は、内部に書込制御部３１、アドレス発生部３
２及びＰＯＦＦ（電源遮断信号）受付部３３等を持って
おり、バッファメモリ４への書き込み及びバッファメモ
リ４からの読み出しとファイルメモリ５への書き込みを
制御する。

【０００９】バッファメモリ４は、特に制限されない
が、スタティック型ＲＡＭのような半導体記憶装置によ
り構成され、少なくとも上記１ページ分の記憶容量を持
つようにされる。１ページとは、例えは６４バイトのよ
うな複数バイトからなるデータの１かたまりであり、誤
り検出や修正用コードも含むものである。このような誤
り検出や修正用コードは、特に制限されないが、図外の
システム側において付加される。上記誤り検出や修正用
コードは、Ｉ／Ｆ回路１において付加するような機能を
持つものとしてもよい。ファイルメモリ５は、バッテリ
ーバックアップされるスタティック型ＲＡＭ又はフラッ
シュメモリのように電気的に書き換え可能な不揮発性メ
モリから構成されて、バッファメモリ４に対して充分大
きい複数からなるページ分の記憶容量を持つようにされ
る。

【００１０】図２には、上記記憶装置の動作の一例を説
明するためのタイミング図が示されている。同図におい
ては、１ページ分のデータの書き込み動作が例示的に示
されている。ホストシステム側からページアドレス信号
Ａｐが書き込み信号ＷＲに同期してＩ／Ｆ回路１に入力
される。このＩ／Ｆ回路１を通したページアドレス信号
Ａｐは、アドレスラッチ２に保持される。このページア
ドレス信号Ａｐは、上記アドレスラッチ２により書き込
み動作中は変わらないように保持されており、ファイル
メモリ５のアドレス信号の一部に用いられる。

【００１１】上記アドレス信号等と同時にホストシステ
ム側から送られてくる書き込みデータＤ０〜Ｄｎは、上
記Ｉ／Ｆ回路１を通してバッファメモリ４に取り込まれ
る。このデータＤ０〜Ｄｎは、上記書き込み信号ＷＲの
後縁（立ち下がり）又は次の書き込み信号ＷＲの前縁
（立ち上がり）でアドレス発生部３２をインクリメント
又はディクリメントしてアドレス信号Ａｉを更新させ
る。

【００１２】上記書き込み信号ＷＲで順次に内部アドレ
ス信号Ａｉを更新させながら、データＤ０〜Ｄｎがバッ
ファメモリ４に取り込まれ、１ページ分のデータの最後
の取り込みに同期してキャリー信号ＣＡ−Ｎを発生させ
信号ＢＵ／ＦＬをハイレベルからロウレベルに反転させ
る。これにより、バッファメモリへの書き込み動作から
ファイルメモリへの書き込み動作に切り替えられる。す
なわち、バッファメモリ４は、出力イネーブル端子／Ｏ
Ｅがロウレベルにされることにより、読み出し動作が指
示される。

【００１３】システム側において停電や誤操作がないと
きには、電源遮断信号ＰＯＦＦ（０）のようにロウレベ
ルのままである。このため、上記信号ＢＵ／ＦＬのロウ
レベルにより、上記バッファメモリ４からデータを出力
させる。そして、書込制御部３１において、書き込み信
号ＷＲｉを発生させてデータＤ０〜Ｄｎをファイルメモ
リ５に書き込むようにする。以後、アドレス発生部３２
により内部アドレス信号Ａｉを更新させて、同様な動作
を繰り返してバッファメモリ４に取り込まれた１ページ
分のデータをファイルメモリ５に転送（書き込み）させ
る。

【００１４】１ページ分のデータ転送が終了すると、再
びキャリー信号ＣＡ−Ｎが発生されて、信号ＢＵ／ＦＬ
がハイレベルに戻り、アドレス発生部３２の内部アドレ
スＡｉを初期化した上で書き込み動作全体を終了させ
る。すなわち、この実施例の書き込み動作では、バッフ
ァメモリ４へのデータ書き込み期間Ａと、バッファメモ
リ４からファイルメモリ５へのデータ転送期間Ｂとによ
り１ページ分のデータ書き込みを行うようにするもので
ある。

【００１５】上記バッファメモリ４からファイルメモリ
５へのデータ転送を行う期間Ｂのとき、システム側にお
いて何らかの原因で電源遮断事故が発生して遮断信号Ｐ
ＯＦＦ（１）のようにハイレベルにされると、記憶装置
側ではそれを受け付けないで、ファイルメモリ５へのデ
ータ転送を継続して行う。このため、記憶装置には、ス
タティック型ＲＡＭにより構成される主にファイルメモ
リ５用のデータ保持用のバッテリーを電源として上記動
作が継続される。そして、上記１ページ分の書き込み動
作の終了を待って、上記ファイルメモリ５を除いたバッ
ファメモリ４やＩ／Ｆ回路１及び制御回路３の電源が遮
断される。

【００１６】上記バッファメモリ４へデータを取り込む
期間Ａのときに、システム側において何らかの原因で電
源遮断事故が発生して遮断信号ＰＯＦＦ（２）のように
ハイレベルにされると、記憶装置側ではそれを受け付け
て直ちに電源遮断を行うようにする。このときには、バ
ッテリーバックアップ機能が生かされてファイルメモリ
５を構成するスタティック型ＲＡＭは、データ保持モー
ドに入り、その前のデータを保持する。

【００１７】なお、ファイルメモリ５がフラッシュメモ
リであるときには、バッファメモリ４に１ページ分のデ
ータが書き込まれると、ファイメモリ５では必要に応じ
て消去動作が実施された後に、上記同様な書き込み動作
が行われるものである。そして、バッテリーバックアッ
プは、スタティック型ＲＡＭを用いたようなデータ保持
用ではなく、上記ファイルメモリ５への消去動作を含む
データ転送動作を保証するために用いられ、１ページ分
のデータ転送が終了すると、バッテリーによる電源供給
が記憶装置の全体に対して停止させられる。

【００１８】図３には、上記制御回路３の具体的一実施
例の回路図が示されている。同図には、論理回路を用い
て場合が示され、それと関連するバッファメモリ及びフ
ァイルメモリは例示的に示されているが、前記Ｉ／Ｆ回
路とアドレスラッチは省略されている。

【００１９】書込制御部３１は、２つのフリップフロッ
プ回路ＦＦ１，ＦＦ２と論理ゲート回路から構成され、
アドレス発生部３２はカウンタ回路ＣＯＵから構成さ
れ、ＰＯＦＦ受付部３３はスルーラッチ回路ＦＦ３から
構成される。この実施例回路の動作を図４のタイミング
図を参照して次に説明する。

【００２０】電源投入時にシステム側において発生する
リセット信号ＰＯＲＮを受けて、フリップフロップ回路
ＦＦ１とＦＦ２及びカウンタ回路ＣＯＵがリセットされ
るものである。このような初期化によって、信号ＷＮは
ハイレベルに、信号ＢＵ／ＦＬはハイレベルに、アドレ
ス信号Ａｉは０にされている。

【００２１】前記同様にシステム側から書き込み信号Ｗ
Ｒが到来すると、フリップフロップ回路ＦＦ１がセット
されて、信号ＷＮがロウレベルにされる。これにより、
バッファメモリ４のチップセレクト端子／ＣＳがロウレ
ベルにされて、バッファメモリ４が選択状態にされる。
上記書き込み信号ＷＲは、ゲート回路を通して書き込み
信号ＷＲＮとしてバッファメモリ４のライトイネーブル
端子／ＷＥに供給されて、書き込み動作を指示する。す
なわち、前記Ｉ／Ｆ回路１から上記書き込み信号ＷＲに
同期して書き込みデータＤ０〜Ｄｎが入力されているの
で、バッファメモリ４に対する書き込み動作が開始され
る。

【００２２】上記書き込み信号ＷＲの立ち下がりでカウ
ンタ回路ＣＯＵをカウントアップ（インクリメント）し
てアドレス信号Ａｉを更新させて、上記書き込み信号Ｗ
Ｒに同期して入力される書き込み信号Ｄ０〜Ｄｎを順次
にバッファメモリ４に書き込むようにする。１ページ分
のデータの書き込みが終了すると、カウンタ回路ＣＯＵ
からキャリー信号ＣＡ−Ｎが発生される。この信号ＣＡ
−Ｎにより、カウンタ回路ＣＯＵがリセットされるとと
もに、フリップフロップ回路ＦＦ２がセットされる。

【００２３】上記フリップフロップ回路ＦＦ２のセット
により、出力Ｑがハイレベルにされて信号ＢＵ／ＦＬを
ロウレベルにする。これにより、バッファメモリ４は読
み出しモードが指示される。図示しないクロック発生回
路から供給されるクロックＣＬＫと信号ＢＵ／ＦＬによ
り、内部書き込み信号ＷＲｉＮが発生されて、ファイル
メモリ５に書き込み動作が指示される。これにより、バ
ッファメモリ４から読み出されたデータＤ０〜Ｄｎがフ
ァイルメモリ５に書き込まれる。上記信号ＷＲｉＮの立
ち下がりにより、カウンタ回路ＣＯＵがカウントアップ
動作を行って内部アドレス信号Ａｉを更新させるので、
上記クロックＣＬＫに同期してバッファメモリ４のデー
タがファイルメモリ５に転送される。

【００２４】１ページ分のデータ転送が終了すると、カ
ウンタ回路ＣＯＵがキャリー信号ＣＡ−Ｎを発生させ
て、カウンタ回路ＣＯＵ自身を初期化するとともに、上
記フリップフロップ回路ＦＦ１とＦＦ２の反転信号／Ｑ
を取り込んで初期化が行われて１ページ分の書き込み動
作を終了する。以上の動作は、システム側において不測
の電源遮断が無いときである。

【００２５】電源遮断信号ＰＯＦＦ（１）Ｎのようにバ
ッファメモリ４からファイルメモリ５にデータ転送を行
う期間Ｂの開始時にシステム側で電源遮断が発生する
と、スルーラッチＦＦ３からなる受付部３３では、この
期間Ｂの間はフリップフロップＦＦ２の状態に応じて、
信号ＰＯＦＦｉ（１）のようにハイレベルを保持し、制
御回路の他の部分３１，３２に対して何らの影響もしな
いので１ページ分のデータ転送がバッファメモリ４とフ
ァイルメモリ５との間で継続して行われる。このように
して、システム側で電源遮断が行われても記憶装置で
は、上記のようなデータ転送が引き続き行われる。

【００２６】電源遮断信号ＰＯＦＦ（２）Ｎのようにバ
ッファメモリ４へデータ書き込みを行う期間Ａにおい
て、システム側で電源遮断が発生すると、スルーラッチ
ＦＦ３からなる受付部３３では、フリップフロップＦＦ
２の状態に応じて、信号ＰＯＦＦｉ（２）のように直ち
にロウレベルに変化しと、カウンタＣＯＵ及びフリップ
フロップ回路ＦＦ１，ＦＦ２を初期化する。このため、
カウンタ回路ＣＯＵのキャリーＣＡ−Ｎは出力されなく
なり、信号ＢＵ／ＦＬがロウレベルが固定されてバッフ
ァメモリ４からファイルメモリ５へのデータ転送が行わ
れない。これにより、ファイルメモリ５には旧データが
保持されたままとなる。そして、前記ファイルメモリ５
がスタティック型ＲＡＭで構成されているときには、フ
ァイルメモリ５がバッテリーバックアップ動作が継続
し、他の回路の電源が遮断される。

【００２７】図５には、上記制御回路３として１チップ
のマイクロコンピュータ（以下単にＭＣＵという）を用
いた場合の一実施例のブロック図が示されている。ＭＣ
Ｕ３４は、割り込み端子ＩＲＱ１に書き込み信号ＷＲが
供給され、割り込み端子ＩＲＱ２に電源手段信号ＰＯＦ
Ｆが供給され、これらの信号に基づいて信号ＷＮ、ＢＵ
／ＦＬ、／ＷＲｉ及び内部アドレス信号Ａｉを発生させ
る。

【００２８】図６には、制御ブログラムの一実施例を示
すフローチャート図が示されている。同図には、割り込
み端子ＩＲＱ１からの書き込み信号ＷＲに対応した書き
込み動作の処理ルーチンの一実施例が示されている。信
号ＷＲを受けてＣＯＵ＝ＣＯＵ＋１のようにカウンタの
歩進動作を行う。この計数値が１ページ分の内部アドレ
スＮ＋１になるかを判定し、上記計数値以下なら内部ア
ドレスＡｉをＡｉ＋１のように更新させる。カウンタの
計数がＣＯＵ＝Ｎ＋１になると、電源遮断信号ＰＯＦＦ
を受け付ける割り込み信号ＩＲＱ２をマスクさせ、バッ
ファメモリをリードモードにし、ファイルメモリをライ
トモードにして１ページ分のデータ転送を行う。この１
ページ分のデータ転送が終了すると、信号ＢＵ／ＦＬ、
レジスタＲＥＧｉの初期化し、上記ＩＲＱ２のマスクを
解除させる。

【００２９】図７には、制御ブログラムの一実施例を示
すフローチャート図が示されている。同図には、割り込
み端子ＩＲＱ２からの電源遮断信号ＰＯＦＦに対応した
電源遮断動作の処理ルーチンの一実施例が示されてい
る。電源遮断信号ＰＯＦＦを受けてＩＲＱ１をマスクさ
せて、信号ＷＲの処理を禁止させ、信号ＢＵ／ＦＬをハ
イレベルに初期化させ、信号ＷＲｉの出力を禁止し、ア
ドレス信号ＡｉやレジスタＲＥＧｉを初期化してウェイ
ト状態に入る。

【００３０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） バッテリーバックアップされるスタティック型
ＲＡＭ又はフラッシュメモリから構成されて複数ページ
分の記憶容量を持つようにされたファイルメモリに対し
て、上記１ページ分のデータを記憶するバッファメモリ
を設けて、かかるバッファメモリとファイルメモリとの
間での１ぺージ単位でのデータ転送を行わせ、バッファ
メモリからファイルメモリへのデータ書き込み動作中に
電源遮断検出回路がシステム側を電源遮断を検出したと
きにはバッテリーバックアップ機能によって上記書き込
み途中の１ページ分のデータの書き込み動作を継続させ
ることにより、ファイルメモリは、常に１ページ単位で
のデータの書き換えが行われるので、システム側の電源
遮断に無関係に正しいデータを記憶することができると
いう効果が得られる。

【００３１】（２） 上記（１）により、信頼性の高い
ファイルメモリを実現できるという効果が得られる。

【００３２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
装置は全体がバッテリーバックアップによりスタンバイ
状態にされるものであってもよい。制御回路やバッファ
メモリの構成は、種々の実施形態を採ることができるも
のである。この実施例の記憶装置は、複数バイトを１ペ
ージのデータ単位として扱うファイル形式のデータを扱
うコンピュータシステム、ロボットあるいはＮＣ制御装
置等の記憶装置として広く利用できる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、バッテリーバックアップさ
れるスタティック型ＲＡＭ又はフラッシュメモリから構
成されて複数ページ分の記憶容量を持つようにされたフ
ァイルメモリに対して、上記１ページ分のデータを記憶
するバッファメモリを設けて、かかるバッファメモリと
ファイルメモリとの間での１ぺージ単位でのデータ転送
を行わせ、バッファメモリからファイルメモリへのデー
タ書き込み動作中に電源遮断検出回路がシステム側を電
源遮断を検出したときにはバッテリーバックアップ機能
によって上記書き込み途中の１ページ分のデータの書き
込み動作を継続させることにより、ファイルメモリは、
常に１ページ単位でのデータの書き換えが行われるの
で、システム側の電源遮断に無関係に正しいデータを記
憶することができる。

【図面の簡単な説明】

【図１】この発明に係る記憶装置の一実施例を示すブロ
ック図である。

【図２】図１の記憶装置の動作を説明するためのタイミ
ング図である。

【図３】この発明に係る記憶装置の制御回路の一実施例
を示す回路図である。

【図４】上記制御回路の動作を説明するためのタイミン
グ図である。

【図５】上記制御回路の他の一実施例を示すブロック図
である。

【図６】図５の制御回路の動作の一部を説明するための
フローチャート図である。

【図７】図５の制御回路の動作の他の一部を説明するた
めのフローチャート図である。

【符号の説明】

１…Ｉ／Ｆ回路、２…アドレスラッチ、３…制御回路、
３１…書込制御部、３２…アドレス発生部、３３…ＰＯ
ＦＦ受付部、３４（ＭＣＵ）…マイクロコンピュータ、
４…バッファメモリ、５…ファイルメモリ、ＦＦ１，Ｆ
Ｆ２…フリップフロップ回路、ＦＦ３…スルーラッチ、
ＣＯＵ…カウンタ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数バイトからなるデータを１ページ分
   のデータブロックとして記憶するバッファメモリと、複
   数ページ分の記憶容量を持つようにされたスタティック
   型ＲＡＭから構成されたファイルメモリと、上記バッフ
   ァメモリとファイルメモリとの間での１ぺージ単位での
   データ転送を制御する制御回路と、システム側の電源遮
   断検出回路とを含み、バッファメモリからファイルメモ
   リへのデータ書き込み動作中に上記電源遮断検出回路が
   システム側を電源遮断を検出したときにはバッテリーバ
   ックアップ機能によって上記書き込み途中の１ページ分
   のデータの書き込み動作を継続し、この書き込み終了に
   よってファイルメモリを除く回路の電源遮断を行うよう
   にしたことを特徴とする記憶装置。
2. 【請求項２】 複数バイトからなるデータを１ページ分
   のデータブロックとして記憶するバッファメモリと、複
   数ページ分の記憶容量を持つようにされたＥＥＰＲＯＭ
   から構成されたファイルメモリと、上記バッファメモリ
   とファイルメモリとの間での１ぺージ単位でのデータ転
   送を制御する制御回路と、システム側の電源遮断検出回
   路とを含み、バッファメモリからファイルメモリへのデ
   ータ書き込み動作中に上記電源遮断検出回路がシステム
   側を電源遮断を検出したときにはバッテリーバックアッ
   プ機能によって上記書き込み途中の１ページ分のデータ
   の書き込み動作を継続し、この書き込み終了を待って電
   源遮断を行うようにしたことを特徴とする記憶装置。
3. 【請求項３】 上記１ページ分にデータに対して誤り検
   出と修正用コードが付加されて、ファイルメモリに記憶
   されるものであることを特徴とする請求項１又は請求項
   ２の記憶装置。