JPH07248977A - 不揮発性メモリ回路 - Google Patents
不揮発性メモリ回路Info
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- JPH07248977A JPH07248977A JP3892794A JP3892794A JPH07248977A JP H07248977 A JPH07248977 A JP H07248977A JP 3892794 A JP3892794 A JP 3892794A JP 3892794 A JP3892794 A JP 3892794A JP H07248977 A JPH07248977 A JP H07248977A
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- JP
- Japan
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- data
- eeprom
- power supply
- circuit
- microprocessor
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】高速のデータ書き込みおよび読み出しが可能
で、かつ、電源断が発生したときに書き込まれたデータ
が消失しないようにする。 【構成】アドレスおよびデータを一時保持するＦＩＦＯ
Ｍ２と、このＦＩＦＯＭの保持データが書き込まれるＥ
ＥＰＲＯＭ１と、ＥＥＰＲＯＭ１に書き込まれたデータ
を読み出すＲＡＭ３と、ＥＥＰＲＯＭ１書き込み動作を
検出し、書き込み動作中は割込信号を出力するＥＥＰＲ
ＯＭ書き込み動作検出回路５と、電源断のとき所定時間
電圧を保持する補助電源８と、電源断を検出し、ＦＩＦ
ＯＭ２の書き込み未完了データのＥＥＰＲＯＭへの転送
信号を出力する電源異常検出回路７を設ける。
で、かつ、電源断が発生したときに書き込まれたデータ
が消失しないようにする。 【構成】アドレスおよびデータを一時保持するＦＩＦＯ
Ｍ２と、このＦＩＦＯＭの保持データが書き込まれるＥ
ＥＰＲＯＭ１と、ＥＥＰＲＯＭ１に書き込まれたデータ
を読み出すＲＡＭ３と、ＥＥＰＲＯＭ１書き込み動作を
検出し、書き込み動作中は割込信号を出力するＥＥＰＲ
ＯＭ書き込み動作検出回路５と、電源断のとき所定時間
電圧を保持する補助電源８と、電源断を検出し、ＦＩＦ
ＯＭ２の書き込み未完了データのＥＥＰＲＯＭへの転送
信号を出力する電源異常検出回路７を設ける。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータシ
ステムなどに使用される不揮発性メモリ回路に関する。
ステムなどに使用される不揮発性メモリ回路に関する。
【０００２】
【従来の技術】マイクロコンピュータシステムなどにお
いては、不揮発性メモリとしてＥＥＰＲＯＭ（Electori
cally Erasable Programmable Read Only Memory）が広
く使されている。図４はＥＥＰＲＯＭを使用した不揮発
性メモリ回路の従来例を示すブロック図である。図４に
おいて、９はデータを保持するための不揮発性メモリで
あるＥＥＰＲＯＭ、１０はＥＥＰＲＯＭのデータの書き
込み時間がかかるためにバッファとして設けられたバッ
ファ用のＲＡＭ（Random Access Memory）、１１はＲＡ
Ｍ１０からＥＥＰＲＯＭ９にデータを転送するために一
定間隔のパルス信号を発生するタイマ回路、１２はデー
タの転送を開始するためのトリガ信号を発生するトリガ
発生回路、１３はＲＡＭ１０からＥＥＰＲＯＭ９にデー
タを転送するデータ転送回路、Ｘ1 〜Ｘn はデータ入力
端子、Ｙ1 〜Ｙn はデータ出力端子である。
いては、不揮発性メモリとしてＥＥＰＲＯＭ（Electori
cally Erasable Programmable Read Only Memory）が広
く使されている。図４はＥＥＰＲＯＭを使用した不揮発
性メモリ回路の従来例を示すブロック図である。図４に
おいて、９はデータを保持するための不揮発性メモリで
あるＥＥＰＲＯＭ、１０はＥＥＰＲＯＭのデータの書き
込み時間がかかるためにバッファとして設けられたバッ
ファ用のＲＡＭ（Random Access Memory）、１１はＲＡ
Ｍ１０からＥＥＰＲＯＭ９にデータを転送するために一
定間隔のパルス信号を発生するタイマ回路、１２はデー
タの転送を開始するためのトリガ信号を発生するトリガ
発生回路、１３はＲＡＭ１０からＥＥＰＲＯＭ９にデー
タを転送するデータ転送回路、Ｘ1 〜Ｘn はデータ入力
端子、Ｙ1 〜Ｙn はデータ出力端子である。
【０００３】この不揮発性メモリ回路の動作は次の通り
である。図示しないマイクロプロセッサからのデータ
は、データ入力端子Ｘ1 〜Ｘn に入力され、まず、バッ
ファ用のＲＡＭ１０に保持される。マイクロプロセッサ
からのデータ書き込みが終了すると、トリガ発生回路１
２よりデータ転送開始を示すトリガ信号が出力され、こ
のトリガ信号によりタイマ回路１１からＲＡＭ１０のデ
ータを読み出して、ＥＥＰＲＯＭ９にデータを書き込む
タイミングパルス信号が出力される。これらトリガ信号
とタイミングパルス信号に基づいて、データ転送回路１
３はＲＡＭ１０から順次データを読み出してＥＥＰＲＯ
Ｍ９に書き込む。
である。図示しないマイクロプロセッサからのデータ
は、データ入力端子Ｘ1 〜Ｘn に入力され、まず、バッ
ファ用のＲＡＭ１０に保持される。マイクロプロセッサ
からのデータ書き込みが終了すると、トリガ発生回路１
２よりデータ転送開始を示すトリガ信号が出力され、こ
のトリガ信号によりタイマ回路１１からＲＡＭ１０のデ
ータを読み出して、ＥＥＰＲＯＭ９にデータを書き込む
タイミングパルス信号が出力される。これらトリガ信号
とタイミングパルス信号に基づいて、データ転送回路１
３はＲＡＭ１０から順次データを読み出してＥＥＰＲＯ
Ｍ９に書き込む。
【０００４】次にマイクロプロセッサなどがデータを読
み出すときは、データ出力端子Ｙ1〜Ｙn を通してＥＥ
ＰＲＯＭ９から直接データを読み出す。
み出すときは、データ出力端子Ｙ1〜Ｙn を通してＥＥ
ＰＲＯＭ９から直接データを読み出す。
【０００５】
【発明が解決しようとする課題】前述の不揮発性メモリ
回路は、マイクロプロセッサからのデータは、まずバッ
ファ用のＲＡＭで保持され、その後順次ＥＥＰＲＯＭに
転送されてＥＥＰＲＯＭに書き込まれるので、マイクロ
プロセッサから高速の書き込みが可能であるが、このバ
ッファ用のＲＡＭに書き込まれたデータが正しくＥＥＰ
ＲＯＭに書き込まれたかどうかを確認するためにマイク
ロプロセッサは、ＥＥＰＲＯＭに書き込まれたデータを
読み出して元のデータと比較する必要がある。このため
に、高速のデータ書き込みが可能な特徴が減じてしま
う。
回路は、マイクロプロセッサからのデータは、まずバッ
ファ用のＲＡＭで保持され、その後順次ＥＥＰＲＯＭに
転送されてＥＥＰＲＯＭに書き込まれるので、マイクロ
プロセッサから高速の書き込みが可能であるが、このバ
ッファ用のＲＡＭに書き込まれたデータが正しくＥＥＰ
ＲＯＭに書き込まれたかどうかを確認するためにマイク
ロプロセッサは、ＥＥＰＲＯＭに書き込まれたデータを
読み出して元のデータと比較する必要がある。このため
に、高速のデータ書き込みが可能な特徴が減じてしま
う。
【０００６】また、電源断が発生すると、バッファ用の
ＲＡＭ内の書き込み未完了データは、短時間にＥＥＰＲ
ＯＭに転送することができないので、ＥＥＰＲＯＭに転
送されないままデータが消失する場合がある。本発明の
目的は高速のデータ書き込みおよび読み出しが可能で、
かつ、電源断が発生したときに書き込まれたデータが消
失しないようにした不揮発性メモリ回路を提供すること
にある。
ＲＡＭ内の書き込み未完了データは、短時間にＥＥＰＲ
ＯＭに転送することができないので、ＥＥＰＲＯＭに転
送されないままデータが消失する場合がある。本発明の
目的は高速のデータ書き込みおよび読み出しが可能で、
かつ、電源断が発生したときに書き込まれたデータが消
失しないようにした不揮発性メモリ回路を提供すること
にある。
【０００７】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明の不揮発性メモリ回路はマイクロプロセッ
サからのアドレスおよびデータを一時保持するＦＩＦＯ
Ｍと、このＦＩＦＯＭの保持データが書き込まれるＥＥ
ＰＲＯＭと、このＥＥＰＲＯＭに書き込まれたデータを
読み出すＲＡＭと、前記ＦＩＦＯＭに保持されたアドレ
スおよびデータを読み出し、前記ＥＥＰＲＯＭおよび前
記ＲＡＭにこの読み出しデータを書き込む制御信号を出
力するカウンタ回路と、前記ＦＩＦＯＭへのアドレスお
よびデータの書き込みタイミングと前記ＦＩＦＯＭに保
持されたデータの前記ＥＥＰＲＯＭおよび読み出しＲＡ
Ｍへの書き込みタイミングとの間がオーバラップしない
ように調停するタイミング調停回路と、マイクロプロセ
ッサがデータを読み出すとき、前記ＦＩＦＯＭに保持さ
れたデータを前記ＥＥＰＲＯＭおよび前記ＲＡＭに書き
込み中か否かを検出し、書き込み中であれば、マイクロ
プロセッサに割込信号を出力するＥＥＰＲＯＭ書き込み
動作検出回路と、電源断のとき所定期間電圧を保持する
補助電源と、電源断を検出し、前記カウンタ回路に前記
ＦＩＦＯＭの前記ＥＥＰＲＯＭに書き込み、未完了デー
タを前記補助電源の電源電圧保持期間中にＥＥＰＲＯＭ
に書き込ませる制御信号を出力する電源異常検出回路か
らなるようにする。そして前記ＥＥＰＲＯＭ書き込み動
作検出回路は、ＦＩＦＯＭに保持されているアドレスと
マイクロプロセッサが読み出したアドレスを比較し、ア
ドレスが一致のときはＦＩＦＯＭに保持されたデータを
ＥＥＰＲＯＭに書き込み中と判定し、マイクロプロセッ
サに割込信号を出力するアドレス比較回路からなるよう
にする。これら不揮発性メモリ回路において、ＦＩＦＯ
ＭおよびＥＥＰＲＯＭをそれぞれ複数個設け、カウンタ
回路からの制御信号に基づいて、これらＦＩＦＯＭおよ
びＥＥＰＲＯＭを順次繰り返して動作させる。
めに、本発明の不揮発性メモリ回路はマイクロプロセッ
サからのアドレスおよびデータを一時保持するＦＩＦＯ
Ｍと、このＦＩＦＯＭの保持データが書き込まれるＥＥ
ＰＲＯＭと、このＥＥＰＲＯＭに書き込まれたデータを
読み出すＲＡＭと、前記ＦＩＦＯＭに保持されたアドレ
スおよびデータを読み出し、前記ＥＥＰＲＯＭおよび前
記ＲＡＭにこの読み出しデータを書き込む制御信号を出
力するカウンタ回路と、前記ＦＩＦＯＭへのアドレスお
よびデータの書き込みタイミングと前記ＦＩＦＯＭに保
持されたデータの前記ＥＥＰＲＯＭおよび読み出しＲＡ
Ｍへの書き込みタイミングとの間がオーバラップしない
ように調停するタイミング調停回路と、マイクロプロセ
ッサがデータを読み出すとき、前記ＦＩＦＯＭに保持さ
れたデータを前記ＥＥＰＲＯＭおよび前記ＲＡＭに書き
込み中か否かを検出し、書き込み中であれば、マイクロ
プロセッサに割込信号を出力するＥＥＰＲＯＭ書き込み
動作検出回路と、電源断のとき所定期間電圧を保持する
補助電源と、電源断を検出し、前記カウンタ回路に前記
ＦＩＦＯＭの前記ＥＥＰＲＯＭに書き込み、未完了デー
タを前記補助電源の電源電圧保持期間中にＥＥＰＲＯＭ
に書き込ませる制御信号を出力する電源異常検出回路か
らなるようにする。そして前記ＥＥＰＲＯＭ書き込み動
作検出回路は、ＦＩＦＯＭに保持されているアドレスと
マイクロプロセッサが読み出したアドレスを比較し、ア
ドレスが一致のときはＦＩＦＯＭに保持されたデータを
ＥＥＰＲＯＭに書き込み中と判定し、マイクロプロセッ
サに割込信号を出力するアドレス比較回路からなるよう
にする。これら不揮発性メモリ回路において、ＦＩＦＯ
ＭおよびＥＥＰＲＯＭをそれぞれ複数個設け、カウンタ
回路からの制御信号に基づいて、これらＦＩＦＯＭおよ
びＥＥＰＲＯＭを順次繰り返して動作させる。
【０００８】
【作用】本発明の不揮発性メモリ回路は、従来の不揮発
性メモリ回路で用いられているバッファ用のＲＡＭに代
えて、マイクロプロセッサからのアドレスおよびデータ
を一時保持しておくＦＩＦＯＭと、ＥＥＰＲＯＭにデー
タが書き込まれた時点でＥＥＰＲＯＭと同一のデータを
保持するようにした読み出し用のＲＡＭを備えることに
より、ＥＥＰＲＯＭはデータ書き込み専用として使用で
きるので、高速の書き込みおよび読み出しが可能とな
る。そして、例えばＦＩＦＯＭに保持されているアドレ
スとマイクロプロセッサが読み出したアドレスを比較
し、アドレスが一致のときはＦＩＦＯＭに保持されたデ
ータをＥＥＰＲＯＭに書き込み中と判定し、マイクロプ
ロセッサに割込信号を出力するアドレス比較回路からな
るＥＥＰＲＯＭ書き込み動作検出回路を設けたので、マ
イクロプロセッサがデータを読み出すとき、万一、ＦＩ
ＦＯＭが動作中であるとマイクロプロセッサにマイクロ
プロセッサが読み出したデータは誤りデータであること
を示す割込信号が出力されるので、データの信頼性が低
下することはない。
性メモリ回路で用いられているバッファ用のＲＡＭに代
えて、マイクロプロセッサからのアドレスおよびデータ
を一時保持しておくＦＩＦＯＭと、ＥＥＰＲＯＭにデー
タが書き込まれた時点でＥＥＰＲＯＭと同一のデータを
保持するようにした読み出し用のＲＡＭを備えることに
より、ＥＥＰＲＯＭはデータ書き込み専用として使用で
きるので、高速の書き込みおよび読み出しが可能とな
る。そして、例えばＦＩＦＯＭに保持されているアドレ
スとマイクロプロセッサが読み出したアドレスを比較
し、アドレスが一致のときはＦＩＦＯＭに保持されたデ
ータをＥＥＰＲＯＭに書き込み中と判定し、マイクロプ
ロセッサに割込信号を出力するアドレス比較回路からな
るＥＥＰＲＯＭ書き込み動作検出回路を設けたので、マ
イクロプロセッサがデータを読み出すとき、万一、ＦＩ
ＦＯＭが動作中であるとマイクロプロセッサにマイクロ
プロセッサが読み出したデータは誤りデータであること
を示す割込信号が出力されるので、データの信頼性が低
下することはない。
【０００９】また、電源断を検出する電源異常検出回路
と、ＦＩＦＯＭ内の書き込み未完了データをＥＥＰＲＯ
Ｍに転送することができる時間だけ電源電圧を保持でき
る補助電源を設け、電源断の検出時に、ＦＩＦＯＭ内の
書き込み未完了データをＥＥＰＲＯＭに転送させること
ができるようにしたので、書き込まれたデータの消失が
防止される。
と、ＦＩＦＯＭ内の書き込み未完了データをＥＥＰＲＯ
Ｍに転送することができる時間だけ電源電圧を保持でき
る補助電源を設け、電源断の検出時に、ＦＩＦＯＭ内の
書き込み未完了データをＥＥＰＲＯＭに転送させること
ができるようにしたので、書き込まれたデータの消失が
防止される。
【００１０】更に、ＦＩＦＯＭおよびＥＥＰＲＯＭはそ
れぞれ複数個からなり、カウンタ回路からの制御信号に
基づいて、これらＦＩＦＯＭおよびＥＥＰＲＯＭを順次
繰り返して動作させるようにしたので、ＥＥＰＲＯＭに
対する書き込みデータが見かけ上小さくなり、ＦＩＦＯ
Ｍの容量を小さくできるため、電源断のときＥＥＰＲＯ
Ｍに転送すべきデータの量が小さくなり、補助電源の電
源電圧保持時間をより短くできる。
れぞれ複数個からなり、カウンタ回路からの制御信号に
基づいて、これらＦＩＦＯＭおよびＥＥＰＲＯＭを順次
繰り返して動作させるようにしたので、ＥＥＰＲＯＭに
対する書き込みデータが見かけ上小さくなり、ＦＩＦＯ
Ｍの容量を小さくできるため、電源断のときＥＥＰＲＯ
Ｍに転送すべきデータの量が小さくなり、補助電源の電
源電圧保持時間をより短くできる。
【００１１】
【実施例】図１は本発明の不揮発性メモリ回路の一実施
例を示すブロック図である。図１において、１は不揮発
性メモリである書き込み専用のＥＥＰＲＯＭ、２は図示
しないマイクロプロセッサからのアドレスおよびデータ
を先入れ先出しで一時記憶しておくＦＩＦＯＭ（First
In First Out Memory ）、３はＥＥＰＲＯＭ１に書き込
まれたデータを読み出すＲＡＭ、４は前記ＦＩＦＯＭ
２，ＥＥＰＲＯＭ１およびＲＡＭ３の書き込みと読み出
しタイミングを生成するカウンタ回路、５はＥＥＰＲＯ
Ｍ１が書き込み動作中であるか否かを検出し、書き込み
動作中であればマイクロプロセッサに割込信号を出力す
るＥＥＰＲＯＭ書き込み動作検出回路、６はマイクロプ
ロセッサの書き込みおよび読み出しタイミングと、この
回路内の書き込みおよび読み出しタイミングを調停する
タイミング調停回路、７は電源電圧を監視し、電圧断を
検出する電源異常検出回路、８はＦＩＦＯＭ２の書き込
み未完了データをＥＥＰＲＯＭ１に転送することができ
る時間だけ電源電圧を保持できる補助電源である。
例を示すブロック図である。図１において、１は不揮発
性メモリである書き込み専用のＥＥＰＲＯＭ、２は図示
しないマイクロプロセッサからのアドレスおよびデータ
を先入れ先出しで一時記憶しておくＦＩＦＯＭ（First
In First Out Memory ）、３はＥＥＰＲＯＭ１に書き込
まれたデータを読み出すＲＡＭ、４は前記ＦＩＦＯＭ
２，ＥＥＰＲＯＭ１およびＲＡＭ３の書き込みと読み出
しタイミングを生成するカウンタ回路、５はＥＥＰＲＯ
Ｍ１が書き込み動作中であるか否かを検出し、書き込み
動作中であればマイクロプロセッサに割込信号を出力す
るＥＥＰＲＯＭ書き込み動作検出回路、６はマイクロプ
ロセッサの書き込みおよび読み出しタイミングと、この
回路内の書き込みおよび読み出しタイミングを調停する
タイミング調停回路、７は電源電圧を監視し、電圧断を
検出する電源異常検出回路、８はＦＩＦＯＭ２の書き込
み未完了データをＥＥＰＲＯＭ１に転送することができ
る時間だけ電源電圧を保持できる補助電源である。
【００１２】この不揮発性メモリ回路の動作は次の通り
である。マイクロプロセッサからデータの書き込みを行
う場合は、マイクロプロセッサからのアドレスおよびデ
ータはタイミング調停回路６を通して一旦ＦＩＦＯＭ２
に入力される。このとき、このタイミング調停回路６で
マイクロプロセッサからアドレスおよびデータの書き込
みタイミングと、ＦＩＦＯＭ２に保持されたデータをＥ
ＥＰＲＯＭ１およびＲＡＭ３に書き込むタイミングがオ
ーバラップしないようにタイミング調停が行われる。そ
して、カウンタ回路４から図３に示すＥＥＰＲＯＭ１の
書き込みタイミングを満足する一定間隔のパルス信号ａ
およびｂが、このＦＩＦＯＭ２およびＥＥＰＲＯＭ１に
出力され、このパルス信号ａの始めのパルス信号ａ−ｆ
によりＦＩＦＯＭ２の保持データのシフトが行われ、Ｆ
ＩＦＯＭ２に先に書き込まれたデータＤ−１がＦＩＦＯ
Ｍ２から出力される。そしてパルス信号ｂの始めのパル
ス信号ｂ−ｆにより、ＥＥＰＲＯＭ１にこのＦＩＦＯＭ
２から出力されたデータＤ−１が書き込まれる。次に、
パルス信号ａの次のパルス信号ａ−ｎで、ＲＡＭ３にＥ
ＥＰＲＯＭ１に書き込まれたデータと同一のデータＤ−
１を書き込み、ＦＩＦＯＭ２のアドレスおよびデータを
１個シフトする。以下同様にして、ＥＥＰＲＯＭ１およ
びＲＡＭ３への書き込みが行われる。また、ＦＩＦＯＭ
２が満杯になったときは、このＦＩＦＯＭ２から図示し
ない制御ラインを通してマイクロプロセッサに書き込み
を禁止する信号を出力し、書き込みを停止させる。
である。マイクロプロセッサからデータの書き込みを行
う場合は、マイクロプロセッサからのアドレスおよびデ
ータはタイミング調停回路６を通して一旦ＦＩＦＯＭ２
に入力される。このとき、このタイミング調停回路６で
マイクロプロセッサからアドレスおよびデータの書き込
みタイミングと、ＦＩＦＯＭ２に保持されたデータをＥ
ＥＰＲＯＭ１およびＲＡＭ３に書き込むタイミングがオ
ーバラップしないようにタイミング調停が行われる。そ
して、カウンタ回路４から図３に示すＥＥＰＲＯＭ１の
書き込みタイミングを満足する一定間隔のパルス信号ａ
およびｂが、このＦＩＦＯＭ２およびＥＥＰＲＯＭ１に
出力され、このパルス信号ａの始めのパルス信号ａ−ｆ
によりＦＩＦＯＭ２の保持データのシフトが行われ、Ｆ
ＩＦＯＭ２に先に書き込まれたデータＤ−１がＦＩＦＯ
Ｍ２から出力される。そしてパルス信号ｂの始めのパル
ス信号ｂ−ｆにより、ＥＥＰＲＯＭ１にこのＦＩＦＯＭ
２から出力されたデータＤ−１が書き込まれる。次に、
パルス信号ａの次のパルス信号ａ−ｎで、ＲＡＭ３にＥ
ＥＰＲＯＭ１に書き込まれたデータと同一のデータＤ−
１を書き込み、ＦＩＦＯＭ２のアドレスおよびデータを
１個シフトする。以下同様にして、ＥＥＰＲＯＭ１およ
びＲＡＭ３への書き込みが行われる。また、ＦＩＦＯＭ
２が満杯になったときは、このＦＩＦＯＭ２から図示し
ない制御ラインを通してマイクロプロセッサに書き込み
を禁止する信号を出力し、書き込みを停止させる。
【００１３】前記のＥＥＰＲＯＭ書き込み動作検出回路
５は、例えばマイクロプロセッサがデータを読み出すと
き、ＦＩＦＯＭ２に保持されているアドレスとマイクロ
プロセッサが読み出したアドレスとを比較するアドレス
比較回路からなっており、ＦＩＦＯＭ２に書き込まれて
いるアドレスとデータ読み出しアドレスを比較し、アド
レスが一致すれば書き込み中と判定し、マイクロプロセ
ッサに対して割込信号を出力する。この信号により、マ
イクロプロセッサが読み込んだデータが誤りのデータ
（古いデータ）であることを示す。また、アドレスが一
致しなければ読み出されたデータは正しいものであるの
で、割込信号は出力されない。従って、マイクロプロセ
ッサがデータの読み出しを行うときに、万一、ＥＥＰＲ
ＯＭが書き込み動作中でっあてもデータの信頼性が低下
することはない。このとき、タイミング調停回路６によ
り、マイクロプロセッサの読み出しタイミングとデータ
の読み出し用のＲＡＭ３へのデータ書き込みタイミング
がオーバラップしないようにタイミングの調停が行われ
る。
５は、例えばマイクロプロセッサがデータを読み出すと
き、ＦＩＦＯＭ２に保持されているアドレスとマイクロ
プロセッサが読み出したアドレスとを比較するアドレス
比較回路からなっており、ＦＩＦＯＭ２に書き込まれて
いるアドレスとデータ読み出しアドレスを比較し、アド
レスが一致すれば書き込み中と判定し、マイクロプロセ
ッサに対して割込信号を出力する。この信号により、マ
イクロプロセッサが読み込んだデータが誤りのデータ
（古いデータ）であることを示す。また、アドレスが一
致しなければ読み出されたデータは正しいものであるの
で、割込信号は出力されない。従って、マイクロプロセ
ッサがデータの読み出しを行うときに、万一、ＥＥＰＲ
ＯＭが書き込み動作中でっあてもデータの信頼性が低下
することはない。このとき、タイミング調停回路６によ
り、マイクロプロセッサの読み出しタイミングとデータ
の読み出し用のＲＡＭ３へのデータ書き込みタイミング
がオーバラップしないようにタイミングの調停が行われ
る。
【００１４】また、電源異常検出回路７により電源断が
検出された場合は、マイクロプロセッサが電源断の処理
を行い、必要に応じてＥＥＰＲＯＭ１に対してデータを
書き込む。ＦＩＦＯＭ２の書き込み未完了データは、補
助電源８による電源電圧保持期間中にＥＥＰＲＯＭ１に
書き込まれる。マイクロプロセッサが最後に書き込んだ
データを読み出して、割込信号が発生しないことでデー
タが正常に書き込まれたことを認識することができる。
ただし、電源断となった場合はデータの読み出し用のＲ
ＡＭ３のデータは失われるので、図示していないが電源
投入時などにＥＥＰＲＯＭ１の保持データを、このＲＡ
Ｍ３に転送できるようにするバイパス回路を設ける。
検出された場合は、マイクロプロセッサが電源断の処理
を行い、必要に応じてＥＥＰＲＯＭ１に対してデータを
書き込む。ＦＩＦＯＭ２の書き込み未完了データは、補
助電源８による電源電圧保持期間中にＥＥＰＲＯＭ１に
書き込まれる。マイクロプロセッサが最後に書き込んだ
データを読み出して、割込信号が発生しないことでデー
タが正常に書き込まれたことを認識することができる。
ただし、電源断となった場合はデータの読み出し用のＲ
ＡＭ３のデータは失われるので、図示していないが電源
投入時などにＥＥＰＲＯＭ１の保持データを、このＲＡ
Ｍ３に転送できるようにするバイパス回路を設ける。
【００１５】図２は本発明の不揮発性メモリ回路の異な
る実施例を示すブロック図である。図２に示す実施例が
図１に示す実施例と異なるところは、図１のＥＥＰＲＯ
Ｍ１およびＦＩＦＯＭ２に変えて、それぞれ複数個のＥ
ＥＰＲＯＭ１−１，１−２，・・・１−ｎおよびＦＩＦ
ＯＭ２−１，２−２，・・・２−ｎを設け、これらにカ
ウンタ回路４からそれぞれパルス信号ａの各パルスを順
次ａ1 〜ａn として、パルス信号ｂの各パルスを順次ｂ
1 〜ｂn として繰り返して出力するようにした点にあ
る。
る実施例を示すブロック図である。図２に示す実施例が
図１に示す実施例と異なるところは、図１のＥＥＰＲＯ
Ｍ１およびＦＩＦＯＭ２に変えて、それぞれ複数個のＥ
ＥＰＲＯＭ１−１，１−２，・・・１−ｎおよびＦＩＦ
ＯＭ２−１，２−２，・・・２−ｎを設け、これらにカ
ウンタ回路４からそれぞれパルス信号ａの各パルスを順
次ａ1 〜ａn として、パルス信号ｂの各パルスを順次ｂ
1 〜ｂn として繰り返して出力するようにした点にあ
る。
【００１６】この不揮発性メモリ回路では、各ＥＥＰＲ
ＯＭ１−１，１−２，・・・１−ｎが順次繰り返して選
択されるようにアドレスを割り付けることによって、Ｅ
ＥＰＲＯＭに対する書き込みデータが見かけ上小さくな
り、ＦＩＦＯＭ２の容量を小さくすることができるた
め、電源断時にＥＥＰＲＯＭ１に転送すべきデータ量が
小さくなり、補助電源８の保持時間をより小さくできる
特徴がある。なお、その他の動作は図１に示す実施例と
同様である。
ＯＭ１−１，１−２，・・・１−ｎが順次繰り返して選
択されるようにアドレスを割り付けることによって、Ｅ
ＥＰＲＯＭに対する書き込みデータが見かけ上小さくな
り、ＦＩＦＯＭ２の容量を小さくすることができるた
め、電源断時にＥＥＰＲＯＭ１に転送すべきデータ量が
小さくなり、補助電源８の保持時間をより小さくできる
特徴がある。なお、その他の動作は図１に示す実施例と
同様である。
【００１７】
【発明の効果】本発明の不揮発性メモリ回路は、ＥＥＰ
ＲＯＭをデータ書き込み専用とし、データの読み出しは
ＲＡＭにて行うようにしたので、マイクロプロセッサか
らのデータの書き込みおよび読み出しを効率的に行うこ
とができ、高速のデータの書き込みおよび読み出しが可
能である。そして、マイクロプロセッサが読み出すと
き、万一、ＥＥＰＲＯＭが書き込み動作中はマイクロプ
ロセッサに読み出したデータが誤りデータであることを
示す割込信号が出力されるので、データの信頼性が低下
することはない。
ＲＯＭをデータ書き込み専用とし、データの読み出しは
ＲＡＭにて行うようにしたので、マイクロプロセッサか
らのデータの書き込みおよび読み出しを効率的に行うこ
とができ、高速のデータの書き込みおよび読み出しが可
能である。そして、マイクロプロセッサが読み出すと
き、万一、ＥＥＰＲＯＭが書き込み動作中はマイクロプ
ロセッサに読み出したデータが誤りデータであることを
示す割込信号が出力されるので、データの信頼性が低下
することはない。
【００１８】また、電源断などにおいては、ＦＩＦＯＭ
の書き込み未完了のデータを短時間でＥＥＰＲＯＭに転
送させるため、電源電圧保持時間が小さな補助電源でも
データの消失を避けることができる。
の書き込み未完了のデータを短時間でＥＥＰＲＯＭに転
送させるため、電源電圧保持時間が小さな補助電源でも
データの消失を避けることができる。
【図１】本発明の不揮発性メモリ回路の一実施例を示す
ブロック図
ブロック図
【図２】本発明の不揮発性メモリ回路の異なる実施例を
示すブロック図
示すブロック図
【図３】図１のＥＥＰＲＯＭの書き込み動作を示すタイ
ミングチャート
ミングチャート
【図４】従来の不揮発性メモリ回路の一例を示すブロッ
ク図
ク図
１ ＥＥＰＲＯＭ ２ ＦＩＦＯＭ ３ ＲＡＭ ４ カウンタ回路 ５ ＥＥＰＲＯＭ書き込み動作検出回路 ６ タイミング調停回路 ７ 電源異常検出回路 ８ 補助電源
Claims (3)
- 【請求項１】マイクロプロセッサからのアドレスおよび
データを一時保持するＦＩＦＯＭと、このＦＩＦＯＭの
保持データが書き込まれるＥＥＰＲＯＭと、このＥＥＰ
ＲＯＭに書き込まれたデータを読み出すＲＡＭと、前記
ＦＩＦＯＭに保持されたアドレスおよびデータを読み出
し、前記ＥＥＰＲＯＭおよび前記ＲＡＭにこの読み出し
データを書き込む制御信号を出力するカウンタ回路と、
前記ＦＩＦＯＭへのアドレスおよびデータの書き込みタ
イミングと前記ＦＩＦＯＭに保持されたデータの前記Ｅ
ＥＰＲＯＭおよび読み出しＲＡＭへの書き込みタイミン
グとの間がオーバラップしないように調停するタイミン
グ調停回路と、マイクロプロセッサがデータを読み出す
とき、前記ＦＩＦＯＭに保持されたデータを前記ＥＥＰ
ＲＯＭおよび前記ＲＡＭに書き込み中か否かを検出し、
書き込み中であれば、マイクロプロセッサに割込信号を
出力するＥＥＰＲＯＭ書き込み動作検出回路と、電源断
のとき所定期間電圧を保持する補助電源と、電源断を検
出し、前記カウンタ回路に前記ＦＩＦＯＭの前記ＥＥＰ
ＲＯＭに書き込み、未完了データを前記補助電源の電源
電圧保持期間中にＥＥＰＲＯＭに書き込ませる制御信号
を出力する電源異常検出回路とからなることを特徴とす
る不揮発性メモリ回路。 - 【請求項２】請求項１に記載の不揮発性メモリ回路にお
いて、ＥＥＰＲＯＭ書き込み動作検出回路は、ＦＩＦＯ
Ｍに保持されているアドレスとマイクロプロセッサが読
み出したアドレスを比較し、アドレスが一致のときはＦ
ＩＦＯＭに保持されたデータをＥＥＰＲＯＭに書き込み
中と判定し、マイクロプロセッサに割込信号を出力する
アドレス比較回路からなることを特徴とする不揮発性メ
モリ回路。 - 【請求項３】請求項１あるいは２に記載の不揮発性メモ
リ回路において、ＦＩＦＯＭおよびＥＥＰＲＯＭをそれ
ぞれ複数個設け、カウンタ回路からの制御信号に基づい
て、これらＦＩＦＯＭおよびＥＥＰＲＯＭを順次繰り返
して動作させたことを特徴とする不揮発性メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3892794A JPH07248977A (ja) | 1994-03-10 | 1994-03-10 | 不揮発性メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3892794A JPH07248977A (ja) | 1994-03-10 | 1994-03-10 | 不揮発性メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248977A true JPH07248977A (ja) | 1995-09-26 |
Family
ID=12538870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3892794A Pending JPH07248977A (ja) | 1994-03-10 | 1994-03-10 | 不揮発性メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248977A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2749698A1 (fr) * | 1996-06-07 | 1997-12-12 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| US6038190A (en) * | 1996-06-07 | 2000-03-14 | Inside Technologies | Electrically erasable and programmable non-volatile memory protected against power supply failure |
| JP2014089763A (ja) * | 2014-01-23 | 2014-05-15 | Fujitsu Ltd | データ処理装置 |
| US8874278B2 (en) | 2009-10-19 | 2014-10-28 | Ricoh Company, Limited | Power supply control device, image forming apparatus, and method of controlling power supply |
-
1994
- 1994-03-10 JP JP3892794A patent/JPH07248977A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2749698A1 (fr) * | 1996-06-07 | 1997-12-12 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| WO1997048100A1 (fr) * | 1996-06-07 | 1997-12-18 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| US6038190A (en) * | 1996-06-07 | 2000-03-14 | Inside Technologies | Electrically erasable and programmable non-volatile memory protected against power supply failure |
| US8874278B2 (en) | 2009-10-19 | 2014-10-28 | Ricoh Company, Limited | Power supply control device, image forming apparatus, and method of controlling power supply |
| JP2014089763A (ja) * | 2014-01-23 | 2014-05-15 | Fujitsu Ltd | データ処理装置 |
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