JPH03214339A - メモリチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリのチェノク回路に関し、 高速なメモリチェックの実現を目的とし、カウント指示
を受け、各カウント動作毎にカウント値を出力するカウ
ンタと、メモリの異なる格納位置に順次前記カウンタの
カウント動作毎に出力されるカウント値と同じ値を書き
込むための書込手段と、前記メモリから前記カウンタの
カウント動作毎のカウント値と同じ値が格納された格納
位置の値を読み出すための読出手段と、前記読出手段に
より読み出された情報を格納するレジスタ手段と、前記
レジスタ手段の出力と前記カウンタの出力とを比較する
比較手段と、を備えて構成される。

〔産業上の利用分野〕

本発明は、メモリのチェノク回路に関する。

コンピュータ等において、メモリ素子のチェノクは、重
要である。

特に、近年、メモリ容量が増えてきており、高速なメモ
リチェックを行なうことが可能なメモリチェック回路が
必要とされる。

〔従来の技術〕

従来、メモリ素子のチェノクは、ＣＰＵがメモリ素子か
ら格納されている情報を読出し、マイクロプログラムに
よりコンベアチェソクを行なうようにしていた。

〔発明が解決しようとする課題〕

しかしながら、従来は、マイクロプログラムによるコン
ペアチェンクであるため、チェノクのために時間を要す
る他、ＣＰＵを長時間の間専有してしまうという問題が
あった。

本発明の目的は、前述した従来の間ｐｃこ鑑み、高速な
メモリチェックを行なうことのできるメモリチェック回
路を提供することにある。

〔課題を解決するための手段〕

そして、この目的は、カウント指示を受け、各カウント
動作毎にカウント値を出力するカウンクと、メモリの異
なる格納位置に順次前記カウンタのカウント動作毎に出
力されるカウント値と同じ値を書き込むための書込手段
と、前記メモリから前記カウンタのカウント動作毎のカ
ウント値と同じ値が格納された格納位ｌの値を読み出す
ための読出手段と、前記読出手段により読み出された情
報を格納するレジスタ手段と、前記レノスタ手段の出力
と前記カウンタの出力とを比較する比較手段と、を備え
て成るメモリチェック回路により達成される。

〔作用］ すなわち、本発明によれば、メモリにカウンタのカウン
ト値と同じ値が格納されており、カウンタのカウント出
力に同期してこのメモリからカウンタのカウント値と同
じ値が｛品柄されている格納位置の値を読出し、この値
とカウンタのカウント値の比較チェノクを行なうので、
高速で且つ簡単にメモリのチェノクを行なうことが可能
となり、また、ＣＰＬＩ等に負荷を掛けることもない。

〔実施例〕

以下本発明に係るメモリチェック回路の実施例を図面を
用いて説明する。

第１図は一実施例の説明図、第２図はメモリの格納内容
、第３図は動作タイムチャートをそれぞれ示す。

図中、まず、ＣＰＵ７　０は、書込回路５０を動作させ
、メモリＩＯに第２図に示すように、アドレス「０」に
データ「００」の書込みを行ない、次いで、アドレス「
１」にデータ「０１」の書込みを行ない、以下同様にし
て順次メモリＩＯの最終アドレス迄データの書込みを行
なう。

また、ＣＰＵ７０は、レジスタ３０に対してメモリ１０
のアドレス「０，に書込んだ初期値と同じ値をセノトす
る。

この状態で、ＣＰＵ７０は読出回路６０を動作させる。

読出回路６０はＣＰＵ７　０からの講出し１旨示に従っ
て、メモリＩＯのアドレス「０」から格納データの読出
しを行なわせる。

そして、読出回路６０は、メモリ１０から読出されたデ
ータをレジスタ２０に格納させる。

これと同時に、読出回路６０はカウンタ８０に対してイ
ネープル信号を与える。

また、この時、読出回路６０は、比較器４０に対しても
同様にイネーブル信号を与える。

ここで、カウンタ８０には、読出回路６０によるメモリ
１０へのアクセス動作に同期したクロノクが入力されて
いる。

これにより、カウンタ８０は最初のクロ，クが入力され
た時にレジスタ３０の初期値「０」がセントされ、それ
以降クロノクが入力される毎にカウント値を歩進させ、
順次カウントＩａＬ２・・・・・を出力する。

読出回路６０により読出され、レジスタ２０に格納され
た値は、比較器４０の一方の人力に与えられており、ま
た、カウンタ８０のカウント値も比較器４０の他方の人
力に与えられているので、両データの比較が行なわれ、
両者の出力が不一致の場合には、エラー信号が出力され
る。

このエラー信号は、ＣＰＵ７　０に対して割り込み信号
として与えられる。

ＣＰＵ７　０はこのエラー信号を受け取ると、そそのエ
ラー信号が出力されたときに読出回路６０がメモリ１０
のどのアドレスを指定していたかを読出回路６０内に設
けられた図示しないアドレスカウンタの内容を｛ＩＩ認
すること、あるいはカウンタ８０のカウント値を確認す
ることで、異常のあったメモリアドレスを知る。

以下同様にして、読出回路６０は、その内部に設けられ
た図示しないアドレスカウンタを順次更新してメモリ１
０の読出しアドレスを更新しメモリ１０からデータの読
出しを行なわせる。

そして、読出回路６０は、アドレスカウンタの値がメモ
リ１０の最終アドレスに一敗したことをアドレスカウン
タからのキャリー信号あるいはアドレスカウンクの出力
とを比較チエ，クすることにより検出すると、ＣＰＵ７
０に対してメモリチ二ノク動作の終了通知を行なう。

以上説明したように、本実施例によれば、カウンタのカ
ウント値と同じ値が、カウント値のカウント順番と同じ
順番でメモリ１０のアドレス順に格納されるので、読出
回路６０は、単純にメモリ１０のアドレスを更新しつつ
メモリ１ｏがらのデータの読出しを行なわせ、且っカウ
ンタ８ｏのカウント動作を行なわせるのみで良く、ＣＰ
Ｕに何らの負荷を与えることなく、メモリのチェノクを
行なうことが可能となる。

尚、前述した実施例では、隣接するアドレスに順次歩進
したデータを格納するようにしたが、これに限定される
ものでなく、メモリからのデータの読出しの際に、カウ
ンタの出力するカウントイ直と同じ値が読出せるように
構成されていれば、必ずしも隣接するアドレス二二値を
格納しなくてもよい。

〔発明の効果〕

以上説明したように、本発明によれば、メモリから読出
したデータを順次レジスタにセノトするのみで、箇単に
エラーチェックを行なうことができるので、高速なメモ
リチェックを行なうことが可能となる。

【図面の簡単な説明】

第１図は一実施例の説明回、 第２図はメモリの格納内容を示す図、 第３図は動作タイムチャートである。 図中、１０はメモリ、２０．３０はレジスタ、４０は比
較器、５０は書込回路、６０は読出回路、７０はＣＰＬ
Ｊ、８０はカウンタである。

Claims (1)

1. 【特許請求の範囲】 カウント指示を受け、各カウント動作毎にカウント値を
   出力するカウンタと、 メモリの異なる格納位置に順次前記カウンタのカウント
   動作毎に出力されるカウント値と同じ値を書き込むため
   の書込手段と、 前記メモリから前記カウンタのカウント動作毎のカウン
   ト値と同じ値が格納された格納位置の値を読み出すため
   の読出手段と、 前記読出手段により読み出された情報を格納するレジス
   タ手段と、 前記レジスタ手段の出力と前記カウンタの出力とを比較
   する比較手段と、 を備えてなるメモリチェック回路。