JPS63318651A - メモリ管理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを使用してデータ処理を
行なう際のメモリ管理の回路に関する。

〔発明の概要〕

本発明は、データ処理を行ない、この処理されたデータ
をメモリにだ（わえる処理を行なうマイクロプロセッサ
を用い、データ用メモリの管理を、高速に行なうために
、データ用メモリを一定の管理単位に区切ると共に、マ
イクロプロセッサが、前記データを前記データ用メモリ
に書き込みあるいは読み出す場合に、割り込み式メモリ
管理回路゛により前記マイクロプロセッサのアドレスを
監視し、データ用メモリの前記管理単位の最終番地を検
出し、マイクロプロセッサに対して割り込みを　　・か
ける、この割り込みをマイクロプロセッサが受け、前記
管理単位が終了したことを検出し、マイクロプロセッサ
は新たな管理単位を用意してデータ処理を続けるように
した。

〔従来の技術〕

従来、メモリの管理は、ソフトウェアにより、管理単位
の判定を行なわれるか、あるいは、専用のメモリ管理素
子又は、マイクロプロセッサに内蔵されたメモリ管理素
子により、マイクロプロセッサのアドレス変換により行
なわれていた。

〔発明が解決しようとする問題点〕

従来方法の問題点は、専用のメモリ管理素子を使用する
方法においては、マイクロプロセッサを高性能なコンピ
ュータとして使用することを目的としているため、コン
ピュータとして必要な機能をすべてふくめでいる関係か
ら、データの管理だけを行ないたいという用途にはコス
ト的に非常に高くついていた。又、ソフトウェアでデー
タ用メモリの管理を行なう方法は、安価ではあるが、デ
ータの処理速度が遅くなっていた。

〔問題点を解決するための手段〕

従来の問題点を解決するために、本発明では、高価なメ
モリ管理素子を使用せず、また高速にデータ処理を行な
えるように、マイクロプロセッサに標準で装備されてい
る割り込みを使用し、データ用メモリの管理を行なう構
成とした。

〔作用〕

マイクロプロセッサが、メモリに対して書き込みあるい
は読み出しを行なうと、メモリ管理回路がアドレスの監
視を行ない、管理単位の最終番地を検出すると、前記メ
モリ管理回路がマイクロプロセッサに対し割り込みを発
生する。割り込みを受けたマイクロプロセッサは、前記
管理単位の終了を検出し、新たな管理単位を用意しデー
タ処理を続ける。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。

第１図を用いて本発明の詳細な説明する。

マイクロプロセッサｌがメモリ３に対してアクセスを行
なうと、割り込み式メモリ管理回路２がこれを認識し、
あらかじめ決められたメモリ３の管理単位の最終番地で
なければ、割り込み式メモリ管理回路２は、メモリ３に
対してチップセレクト１７．リード１５またはライト１
６の信号を発生させ通常のアクセスが行われる。マイク
ロプロセッサｌがメモリ３に対して管理単位の最終番地
をアクセスすると、割り込み式メモリ管理回路２は、メ
モリ３に対して通常のアクセスをすると同時にマイクロ
プロセッサ１に対して割り込み１４を発生させる。マイ
クロプロセッサ１は、割り込みを認識し、前記管理単位
の終了を検出し、新たな管理単位を用意し、再びデータ
処理が続けられる。

次に本発明の実施例を第２図、第３図に基づいて具体的
に説明する。第２図は全体のブロック図を表わし、第３
図は、割り込み式メモリ管理回路２を詳細に表わした回
路図である。

本実施例では、マイクロプロセッサ１は、データバス１
２の幅が１６ビツトであるとし、データ用メモリ３への
アクセスは、１６ビツト単位で行ない、メモリの管理単
位として２キロバイトを使用する場合について説明する
。マイクロプロセッサ１がデータ用メモリ３に対して書
き込み、あるいは読み出しを行なうと、アドレスデコー
ダ４により、データ用メモリ選択信号（ＲＡＭＳＥＬＥ
ＣＴ）　２３がが発生する０割り込み式メモリ管理回路
は、選択信号２３を受は取り、マイクロプロセッサ１の
バス制御信号１３の一部である、バス読み出し書き込み
制御信号（Ｅ／Ｗ）１８とともに、データ用メモリ３に
対して、メモリ制御信号であるＣ３１７．　ＲＤ１５゜
ＷＲπを第３図のメモリ　Ｒ／−コントロールブロック
２Ｄより供給する。

また割り込み式メモリ管理回路２は、これと同時に、前
記アクセスが、メモリ管理単位の最終番地かどちらかを
第３図に示すＡＮＤゲー）２Ａにより、アドレスバス１
１のうち下位のＡｌへ１０のアドレス線がすべてｌかど
うかをもって判定し、最終番地の場合には、前記の１０
をＦ／Ｆ２Ｂにラッチし、前記Ｐ／Ｆの出力が割り込み
（ＩＮＴ）１４としてマイクロプロセッサ１に入力され
る。またこれと同時にＦ／Ｆ２Ｃには、マイクロプロセ
ッサｌによるアクセスが読み出しか書き込みかの情報が
保持され、マイクロプロセッサｌの処理がどちらであっ
たかが判定でき、データ用メモリ３上のデータ処理が読
み出しであっても書き込みであっても行なうことができ
る０割り込みを受けたマイクロプロセッサｌは、Ｉ１０
ポート５をアドレスデコーダ４を介し、ステータスリー
ド信号（ＩＮＰＯＲＴＳＥＬ）　２１により、前記読み
出しか書き込みかの情報をデータバス１２を介して読み
出し、判定を行ない、次に処理すべきデータ管理単位を
用意する。そして、アドレスデコーダ４を介し、割り込
みクリア信号（ＩＮτＣＬＲ）を割り込み式メモリ管理
回路２にかける。

以上で一つの管理単位に対しての処理が終了し、次の管
理単位への処理へ移る。

（発明の効果〕 以上、本発明はデータ用メモリの管理を、非常に少ない
部品で構成できるため、専用のメモリ管理素子等を使う
場合に比べ安価に作成でき、また、本発明を使用しない
でソフトウェアによりメモリ管理を行なうと、管理単位
の境界を判定するため、ｌデータごとにメモリアドレス
の比較のインストラクションが入る為、非常に遅くなる
０本発明を使用することにより比較のインストラクショ
ンがなくなり、高速処理が実現できるという効果を有す
る。

【図面の簡単な説明】

第１図は、本発明の概略を表わすブロック図、第２図は
、本発明の実施例を表わすブロック図、第３図は、本発
明の実施例を表わす回路図である。 ■・・・マイクロプロセッサ ２・・・割り込み式メモリ管理回路 ３・・・データ用メモリ ４・・・アドレスデコーダ ５・・・Ｉ１０ボート 以上

Claims (1)

【特許請求の範囲】
1. データ用のメモリを一定の単位に区切ってメモリ管理を
   行なう装置において、マイクロプロセッサが、前記デー
   タを前記メモリに書き込みあるいは読み出す場合に、前
   記マイクロプロセッサのアドレスを監視し、前記メモリ
   の前記管理単位の最終番地を検出し、前記マイクロプロ
   セッサに対して割り込みを発生させることによりデータ
   用のメモリの管理を行なうメモリ管理回路。