JPS60103476A - バスインタフエ−ス装置 - Google Patents
バスインタフエ−ス装置Info
- Publication number
- JPS60103476A JPS60103476A JP21073683A JP21073683A JPS60103476A JP S60103476 A JPS60103476 A JP S60103476A JP 21073683 A JP21073683 A JP 21073683A JP 21073683 A JP21073683 A JP 21073683A JP S60103476 A JPS60103476 A JP S60103476A
- Authority
- JP
- Japan
- Prior art keywords
- port memory
- data
- programmable controller
- dual port
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
一うの間に位置し、両者のパスを結合すると共に、両者
から読み書き可能なデュアルポートメモリを有すること
により、上位計算機及びプログラマブルコントローラの
実行効率を向上させるパスインタフェース装置に関する
。
から読み書き可能なデュアルポートメモリを有すること
により、上位計算機及びプログラマブルコントローラの
実行効率を向上させるパスインタフェース装置に関する
。
近年のプロセス制御方式Ｃ二おいては複数のプログラマ
ブルコントローラ（以下ＰＣと略す。）の上位に計算機
を置き、ｐｃに対して制御目標値を与えたり、ＰＣから
プロセスデータを読み込んだりすることが広く行われて
いる。このような方式においては、計算機とＰＣのデー
タ転送にシリアルデータ転送を使用するものやパラレル
データ転送、又は共有メモリを使用するものがある。
ブルコントローラ（以下ＰＣと略す。）の上位に計算機
を置き、ｐｃに対して制御目標値を与えたり、ＰＣから
プロセスデータを読み込んだりすることが広く行われて
いる。このような方式においては、計算機とＰＣのデー
タ転送にシリアルデータ転送を使用するものやパラレル
データ転送、又は共有メモリを使用するものがある。
シリアルデータ転送を用いるものはＰＣのノ（ス上にシ
リアルデータ転送装置を置き、例えば計算機から１ワー
ドのデータを入力する度にＰＣＩ：割込みをかけてそれ
を読み取らせるものである。この方式はデータの転送が
遅いという欠点がある。
リアルデータ転送装置を置き、例えば計算機から１ワー
ドのデータを入力する度にＰＣＩ：割込みをかけてそれ
を読み取らせるものである。この方式はデータの転送が
遅いという欠点がある。
り割込み等により１ワードずつ読み書きする処理が必要
である。
である。
これらに対して、共有メモリによるデータ転送は転送速
度が速く、ブロック転送が容昌であるという利点がある
が、共有メモリがＰＣのパス上にある為に、計算機が共
有メモリをアクセスする度にＰＣのパスを占有するので
ＰＣの実行効率を低下させる、という欠点が避けられな
い。これは、ＰＣがマルチ動作などをしていてパスの空
き時間が少ない時に特に著しい。
度が速く、ブロック転送が容昌であるという利点がある
が、共有メモリがＰＣのパス上にある為に、計算機が共
有メモリをアクセスする度にＰＣのパスを占有するので
ＰＣの実行効率を低下させる、という欠点が避けられな
い。これは、ＰＣがマルチ動作などをしていてパスの空
き時間が少ない時に特に著しい。
又、計算機は１） Ｃの下位にあるＩｌｏの情報を得る
為に、ＰＣを介さないでＩｌｏを直接アクセスすること
がある。これはＰＣのスキャニングタイム以下の周期で
行われるのでこれもＰＣの実行効率を低下させることに
なる。
為に、ＰＣを介さないでＩｌｏを直接アクセスすること
がある。これはＰＣのスキャニングタイム以下の周期で
行われるのでこれもＰＣの実行効率を低下させることに
なる。
本発明は上記の事情に鑑みてなされたもので、 ゛上位
計算機とＰＣ間のデータ転送をパスインタフェース装置
内のデュアルポートメモリを介して行わせることと、Ｉ
ｌｏのデータをデュアルポートメモリにコピーすること
により、計算機がＰＣ下位のＩｌｏを直接アクセスする
ことを不要にすることによりＰＣのパス使用率が低下す
ることを防ぎ、ＰＣの実行効率を向上させるようにした
パスインタフェース装置を得ることを目的とする。
計算機とＰＣ間のデータ転送をパスインタフェース装置
内のデュアルポートメモリを介して行わせることと、Ｉ
ｌｏのデータをデュアルポートメモリにコピーすること
により、計算機がＰＣ下位のＩｌｏを直接アクセスする
ことを不要にすることによりＰＣのパス使用率が低下す
ることを防ぎ、ＰＣの実行効率を向上させるようにした
パスインタフェース装置を得ることを目的とする。
本発明は上記目的を達成するために上位計算機とプログ
ラマブルコントローラの間に位置して、両者のパスを結
合するパスインタフェース装置において、上位計算機と
プログラマブルコントローラ間でプログラマブルコント
ローラのパスの使用権を調停する為のパスアービタと、
上位計算機及びプログラマブルコントローラの両者から
読み書き可能なデュアルポートメモリと、上位計算機か
らのアクセスがプログラマブルコントローラのパスに対
するものか上記デュアルポートメモリに対するものかを
判定する第１のアドレスデコーダと、プログラマブルコ
ントローラからのアクセスがプログラマブルコントロー
ラのパス上のＩｌｏに対スるものか上記デュアルポート
メモリに対するものかを判定する第２のアドレスデコー
ダとからなり、プログラマブルコントローラがそのパス
上のＩｌｏに対して入出力を行う際に、上記デュアルポ
ートメモリの一部にそのデータをコピーせしめ、上位計
算機が上記Ｉ１０のデータを参照する場合に、上記デュ
アルポートメモリ上のデータを参照することにより、上
位計算機のＩ１０アクセス時間を短縮させプログラマブ
ルコントローラの実行効率が向上する様にしたパスイン
タフェース装置である。
ラマブルコントローラの間に位置して、両者のパスを結
合するパスインタフェース装置において、上位計算機と
プログラマブルコントローラ間でプログラマブルコント
ローラのパスの使用権を調停する為のパスアービタと、
上位計算機及びプログラマブルコントローラの両者から
読み書き可能なデュアルポートメモリと、上位計算機か
らのアクセスがプログラマブルコントローラのパスに対
するものか上記デュアルポートメモリに対するものかを
判定する第１のアドレスデコーダと、プログラマブルコ
ントローラからのアクセスがプログラマブルコントロー
ラのパス上のＩｌｏに対スるものか上記デュアルポート
メモリに対するものかを判定する第２のアドレスデコー
ダとからなり、プログラマブルコントローラがそのパス
上のＩｌｏに対して入出力を行う際に、上記デュアルポ
ートメモリの一部にそのデータをコピーせしめ、上位計
算機が上記Ｉ１０のデータを参照する場合に、上記デュ
アルポートメモリ上のデータを参照することにより、上
位計算機のＩ１０アクセス時間を短縮させプログラマブ
ルコントローラの実行効率が向上する様にしたパスイン
タフェース装置である。
第１図は本発明のパスインタフェース装置の構成を示す
ブロック図である。ｌは本発明のパスインタフェース装
置である。１−１は計算機２からＰＣバス４へのアクセ
スと、ＰＣ５からＰＣバス４へのアクセス間の調停を行
うパスアーとりである。
ブロック図である。ｌは本発明のパスインタフェース装
置である。１−１は計算機２からＰＣバス４へのアクセ
スと、ＰＣ５からＰＣバス４へのアクセス間の調停を行
うパスアーとりである。
１−２は計算機２からもＰＣ５からも読み書き可能なデ
ュアルポートメモリである。１−３は計算機２からのア
クセスがＰＣパス４に対するものかデュアルポートメモ
リ１−２に対するものかを判定して各々の回路の＠作を
許可するアドレスデコーダである。１−４はＰＣ５がら
のアクセスがデュアルポートメモリ１−２に対するもの
かＩｌｏ ６に対するものかを判定するアドレスデコー
ダである。
ュアルポートメモリである。１−３は計算機２からのア
クセスがＰＣパス４に対するものかデュアルポートメモ
リ１−２に対するものかを判定して各々の回路の＠作を
許可するアドレスデコーダである。１−４はＰＣ５がら
のアクセスがデュアルポートメモリ１−２に対するもの
かＩｌｏ ６に対するものかを判定するアドレスデコー
ダである。
以下に本発明のパスインタフェース装置の動作について
説明する。
説明する。
先ずＰＣ５が■１０６をリードする動作について説明す
る。ｐｃは通常１スキヤンの動作毎に使用しているＩｌ
ｏの内の全ての入力モジュールからデータを入力（リー
ド）シ、全ての出方モジュールに対して最新データな出
力（ライト）シている。
る。ｐｃは通常１スキヤンの動作毎に使用しているＩｌ
ｏの内の全ての入力モジュールからデータを入力（リー
ド）シ、全ての出方モジュールに対して最新データな出
力（ライト）シている。
これは−招入出方と呼ばれている。デュアルポートメモ
リ１−２の一部にＩ１０空間と同じ広さの空間をとり、
アドレスデコーダ１−４によって、ｐｃｓが■１０６を
アクセスした時にデュアルポートメモリ１−２の対応す
る部分も動作可能とする。
リ１−２の一部にＩ１０空間と同じ広さの空間をとり、
アドレスデコーダ１−４によって、ｐｃｓが■１０６を
アクセスした時にデュアルポートメモリ１−２の対応す
る部分も動作可能とする。
ここでデュアルポートメモリ（以下ＤＰＭと略す）１−
２のアドレス割付は第２回国に示したＡ、Ｈに区分して
いる。ＤＰＭＩ−２の人の部分は計算機２及びＰＣ５の
メモリエリアに割付けられている。
２のアドレス割付は第２回国に示したＡ、Ｈに区分して
いる。ＤＰＭＩ−２の人の部分は計算機２及びＰＣ５の
メモリエリアに割付けられている。
ＤＰＭ １−２のＢの部分は計算Ｍ２から見るとメモリ
エリアに、ＰＣ５から見るとＩ１０エリアに割付けられ
ている。
エリアに、ＰＣ５から見るとＩ１０エリアに割付けられ
ている。
そしてＰＣ５からｌ１０６へのリード信号なりＰＭｌ−
２のＢの部分にはライト信号として与えるようにする。
２のＢの部分にはライト信号として与えるようにする。
これにより第２図（Ｂ）においてｌ１０６のあるアドレ
ス（図中で斜線で示した部分）からリードされたデータ
は、ＰＣ５のＩ１０エリアに続み取られると同時に、Ｄ
ＰＭ １−２のＢ部分の対応するアドレスに書き込まれ
ることになる。計算機２はＤＰＭ １−２のＢの部分か
らＩ１０データを自由にリードする事が可能となる。
ス（図中で斜線で示した部分）からリードされたデータ
は、ＰＣ５のＩ１０エリアに続み取られると同時に、Ｄ
ＰＭ １−２のＢ部分の対応するアドレスに書き込まれ
ることになる。計算機２はＤＰＭ １−２のＢの部分か
らＩ１０データを自由にリードする事が可能となる。
ＰＣ５からｌ１０６へのライト動作については、ＤＰＭ
１−２のＢの部分にはｌ１０６へのライト信号をその
まま与えるだけでよい。これにより第２図（Ｃ）に示す
ように、ＰＣ５がｌ１０６にライトしたデータは全てＤ
ＰＭ １−２のＢの部分の対応するアドレスにライトさ
れる事になる。
１−２のＢの部分にはｌ１０６へのライト信号をその
まま与えるだけでよい。これにより第２図（Ｃ）に示す
ように、ＰＣ５がｌ１０６にライトしたデータは全てＤ
ＰＭ １−２のＢの部分の対応するアドレスにライトさ
れる事になる。
以上の様にしてＰＣ５が一括入出力を行う度に、デュア
ルポートメモリ１−２上にはＩ１０データのコピーが作
成される。上位計算機２がＩ１０データを必要とする場
合には直接、ｌ１０６をアクセスする代りにこのメモリ
をアクセスすればよい。この場合、メモリのアクセス時
間は一般にＩｌｏのアクセス時間より短かいので計算８
２の処理速度は向上する。ＰＣ５についても計算機２に
バスを占有されることがなくなるので、パス使用権獲得
待ちの時間が減少し、実行効率が向上する。
ルポートメモリ１−２上にはＩ１０データのコピーが作
成される。上位計算機２がＩ１０データを必要とする場
合には直接、ｌ１０６をアクセスする代りにこのメモリ
をアクセスすればよい。この場合、メモリのアクセス時
間は一般にＩｌｏのアクセス時間より短かいので計算８
２の処理速度は向上する。ＰＣ５についても計算機２に
バスを占有されることがなくなるので、パス使用権獲得
待ちの時間が減少し、実行効率が向上する。
又、ＰＣ５と計算機２の間のデータ転送は、第２図（Ｄ
）に示すようにＤＰＭ １−２のＡの部分を使用して高
速に実行可能となる。これは計算機２がＰＣ５をフロン
トエンドプロセッサとして利用する時等に有用である。
）に示すようにＤＰＭ １−２のＡの部分を使用して高
速に実行可能となる。これは計算機２がＰＣ５をフロン
トエンドプロセッサとして利用する時等に有用である。
計算＄２がｌ１０６を直接にアクセスしたい時には、バ
スインタフェース装置１に対してＩ１０アドレスを使用
してアクセスするだけでよい。この時、アドレスデコー
ダ１−３がｌ１０６へのアクセスであると判定して、パ
スナービタ１−１を動作させＰＣパス４の使用権を得る
。こうして計算機２はｌ１０６を直接アクセス可能にな
る。これは工１０６上の特に重要な信号に対してアクセ
スする場合や、Ｋ５がダウンしてデュアルポートメモリ
１−２上のＩ１０データを更新できなくなった時等に都
合がよい、 尚、第１図の構成において、計算＄２は通常デュアルポ
ートメモリ１−２のみをアクセスするようにしておき、
ＰＣのダウン信号が入力されたときデコーダ１−３の動
作によりｌ１０６を直接アクセスできるように、Ｉ１０
アクセス方法を自動的に変更させるような応用も可能で
ある。
スインタフェース装置１に対してＩ１０アドレスを使用
してアクセスするだけでよい。この時、アドレスデコー
ダ１−３がｌ１０６へのアクセスであると判定して、パ
スナービタ１−１を動作させＰＣパス４の使用権を得る
。こうして計算機２はｌ１０６を直接アクセス可能にな
る。これは工１０６上の特に重要な信号に対してアクセ
スする場合や、Ｋ５がダウンしてデュアルポートメモリ
１−２上のＩ１０データを更新できなくなった時等に都
合がよい、 尚、第１図の構成において、計算＄２は通常デュアルポ
ートメモリ１−２のみをアクセスするようにしておき、
ＰＣのダウン信号が入力されたときデコーダ１−３の動
作によりｌ１０６を直接アクセスできるように、Ｉ１０
アクセス方法を自動的に変更させるような応用も可能で
ある。
又、計算機２はデータ伝送装置や、他のｐｃであっても
構わないことは言うまでもない。
構わないことは言うまでもない。
以上に述べたように本発明のバスインタフェース装置に
よれば、上位計算機からｐｃ下位のＩ１０ニ対するアク
セス時間を速め、かつＰＣのバス使用率を向上させて、
実行効率を向上させることが可能である。
よれば、上位計算機からｐｃ下位のＩ１０ニ対するアク
セス時間を速め、かつＰＣのバス使用率を向上させて、
実行効率を向上させることが可能である。
又、計算機とＰＣ間のデータ転送を、他の共有メモリや
データ転送装置なしでも高速に行うことが可能である。
データ転送装置なしでも高速に行うことが可能である。
ＰＣがダウンした時や、重要なＩ１０信号をアクセスす
る時等の為に、計算機がＰＣのバスの使用権を得て、直
接にＩｌｏをアクセスすることも可能である。
る時等の為に、計算機がＰＣのバスの使用権を得て、直
接にＩｌｏをアクセスすることも可能である。
ＷＪＪ１図は本発明のバスインタフェース装置のブロッ
ク図、第２図はバスインタフェース装置のデュアルポー
トメモリ１−２のデータの流れを説明する動作説明図で
ある。 １・・・バスインタフェース装置 １−１・・・バスアービタ １−２・・・デュアルポートメモリ １−３．１−４−・・・アドレスデコーダ２・・・計算
機 ３・・・計算機バス ４・・・ＰＣパス ５ 、５−１ 、５−２・・・プログラマブルコントロ
ーラ（ＰＣ） ６・・・ｌ１０ （７３１７） 代理人 弁理士 則 近 憲 佑（ほか
１名）
ク図、第２図はバスインタフェース装置のデュアルポー
トメモリ１−２のデータの流れを説明する動作説明図で
ある。 １・・・バスインタフェース装置 １−１・・・バスアービタ １−２・・・デュアルポートメモリ １−３．１−４−・・・アドレスデコーダ２・・・計算
機 ３・・・計算機バス ４・・・ＰＣパス ５ 、５−１ 、５−２・・・プログラマブルコントロ
ーラ（ＰＣ） ６・・・ｌ１０ （７３１７） 代理人 弁理士 則 近 憲 佑（ほか
１名）
Claims (1)
- 上位計算機とプログラマブルコントローラの間に位置し
て、両者のパスを結合するバスインタフェース装置にお
いて、上位計算機とプログラマブルコントローラ間で、
プログラマブルコントローラのパスの使用権を調停する
為のパスアーとりと、上位計算機及びプログラマブルコ
ントローラの両者から読み書き可能なデュアルポートメ
モリと、上位計算機からのアクセスがプログラマブルコ
ントローラのパスに対するものか上記デュアルポートメ
モリに対するものかを判定する第１のアドレスデコーダ
と、プログラマブルコントローラからのアクセスがプロ
グラマブルコントローラのパス上のＩｌｏに対するもの
か上記デュアルポートメモリに対するものかを判定する
第２のアドレスデコーダとから構成されたどとを特徴と
するバスインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21073683A JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21073683A JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103476A true JPS60103476A (ja) | 1985-06-07 |
| JPS642985B2 JPS642985B2 (ja) | 1989-01-19 |
Family
ID=16594253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21073683A Granted JPS60103476A (ja) | 1983-11-11 | 1983-11-11 | バスインタフエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Ｃｒｔコントロ−ラ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512873A (en) * | 1974-06-27 | 1976-01-10 | Toyota Motor Co Ltd | Yuatsuhensokukino seigyosochi |
| JPS5326632A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Common memory control unit |
| JPS55164922A (en) * | 1979-06-08 | 1980-12-23 | Toshiba Corp | Multimicrocomputer |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
-
1983
- 1983-11-11 JP JP21073683A patent/JPS60103476A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512873A (en) * | 1974-06-27 | 1976-01-10 | Toyota Motor Co Ltd | Yuatsuhensokukino seigyosochi |
| JPS5326632A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Common memory control unit |
| JPS55164922A (en) * | 1979-06-08 | 1980-12-23 | Toshiba Corp | Multimicrocomputer |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Ｃｒｔコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642985B2 (ja) | 1989-01-19 |
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