JPH0553973A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH0553973A JPH0553973A JP21696391A JP21696391A JPH0553973A JP H0553973 A JPH0553973 A JP H0553973A JP 21696391 A JP21696391 A JP 21696391A JP 21696391 A JP21696391 A JP 21696391A JP H0553973 A JPH0553973 A JP H0553973A
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- Japan
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- controller
- dma
- cpu
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Abstract
(57)【要約】
【目的】本発明はＣＰＵ１から、ＤＭＡバスのマスター
になり得る周辺デバイスコントローラー群３０の内部レ
ジスタへのアクセスを高速にすることを目的とする。 【構成】本発明はスレーブ状態の時とマスター状態の時
で異なるバス経路でデータ転送を行うＩＯコントローラ
ー４を設けることにより、スレーブ状態の時はバス変換
コントローラー３を使用せずにＤＭＡバスをバイパスさ
せて、レジスタアクセスを高速にすることができ、マス
ター状態の時はバス変換コントローラー３を使用してＤ
ＭＡバスを経由することで、バースト転送でのデータ変
換機構や仮想アドレスでのアドレス管理機構を用いてＤ
ＭＡ転送を高速にすることができる。
になり得る周辺デバイスコントローラー群３０の内部レ
ジスタへのアクセスを高速にすることを目的とする。 【構成】本発明はスレーブ状態の時とマスター状態の時
で異なるバス経路でデータ転送を行うＩＯコントローラ
ー４を設けることにより、スレーブ状態の時はバス変換
コントローラー３を使用せずにＤＭＡバスをバイパスさ
せて、レジスタアクセスを高速にすることができ、マス
ター状態の時はバス変換コントローラー３を使用してＤ
ＭＡバスを経由することで、バースト転送でのデータ変
換機構や仮想アドレスでのアドレス管理機構を用いてＤ
ＭＡ転送を高速にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は周辺デバイスコントロー
ラーへのレジスタアクセスによる制御や周辺デバイスコ
ントローラーからの主記憶メモリアクセスによるＤＭＡ
転送を伴う情報処理システムに関するものである。
ラーへのレジスタアクセスによる制御や周辺デバイスコ
ントローラーからの主記憶メモリアクセスによるＤＭＡ
転送を伴う情報処理システムに関するものである。
【０００２】
【従来の技術】近年、情報処理システムはますます高速
化と小型化の方向で進歩している。従来の情報処理シス
テムとしては、例えば『ＳＰＡＲＣ初の周辺ＬＳＩ「Sp
arKIT」をＬＳＩ Ｌｏｇｉｃが製品化』日経データプ
ロ・マイクロプロセッサ速報版1990.4に示されている。
化と小型化の方向で進歩している。従来の情報処理シス
テムとしては、例えば『ＳＰＡＲＣ初の周辺ＬＳＩ「Sp
arKIT」をＬＳＩ Ｌｏｇｉｃが製品化』日経データプ
ロ・マイクロプロセッサ速報版1990.4に示されている。
【０００３】以下図面を参照しながら、上記した従来の
情報処理システムの一例について説明する。図２は従来
の情報処理システムのブロック構成図を示すものであ
る。図２において、１はシステム全体の制御やデータ処
理を行うＣＰＵ、２は命令やデータを格納する主記憶メ
モリ、５はＣＰＵバスとＤＭＡバス間でのデータ転送時
にデータ変換を行うとともに、メモリ管理機構を有して
ＤＭＡバスの制御を行うバス変換コントローラー、６は
ＣＰＵ１と後述するシリアルコントローラー２１または
後述するオーディオコントローラー２２間のデータ転送
を行うＩＯコントローラー、７はＣＰＵ１または主記憶
メモリ２と後述するＬＡＮコントローラー２３または後
述するＳＣＳＩコントローラー２４間のデータ転送を行
うＤＭＡコントローラー、１１はデータ入力するＫＢ・
マウス、１２は音を出力するスピーカ、１３は他の情報
処理システムと通信するための媒体であるＥＴＨＥＲＮ
ＥＴ、１４は大容量データを記憶するハードディスク装
置、２１はＫＢ・マウス１１からのデータ入力を制御す
るシリアルコントローラー、２２はスピーカ１２への音
の出力を制御するオーディオコントローラー、２３はＥ
ＴＨＥＲＮＥＴ１３のデータ通信を制御するＬＡＮコン
トローラー、２４はハードディスク装置１４のデータ格
納を制御するＳＣＳＩコントローラーであり、３０は１
１〜１４の各種デバイスを制御する２１〜２４のすべて
のコントローラーを総称した周辺デバイスコントローラ
ー群である。
情報処理システムの一例について説明する。図２は従来
の情報処理システムのブロック構成図を示すものであ
る。図２において、１はシステム全体の制御やデータ処
理を行うＣＰＵ、２は命令やデータを格納する主記憶メ
モリ、５はＣＰＵバスとＤＭＡバス間でのデータ転送時
にデータ変換を行うとともに、メモリ管理機構を有して
ＤＭＡバスの制御を行うバス変換コントローラー、６は
ＣＰＵ１と後述するシリアルコントローラー２１または
後述するオーディオコントローラー２２間のデータ転送
を行うＩＯコントローラー、７はＣＰＵ１または主記憶
メモリ２と後述するＬＡＮコントローラー２３または後
述するＳＣＳＩコントローラー２４間のデータ転送を行
うＤＭＡコントローラー、１１はデータ入力するＫＢ・
マウス、１２は音を出力するスピーカ、１３は他の情報
処理システムと通信するための媒体であるＥＴＨＥＲＮ
ＥＴ、１４は大容量データを記憶するハードディスク装
置、２１はＫＢ・マウス１１からのデータ入力を制御す
るシリアルコントローラー、２２はスピーカ１２への音
の出力を制御するオーディオコントローラー、２３はＥ
ＴＨＥＲＮＥＴ１３のデータ通信を制御するＬＡＮコン
トローラー、２４はハードディスク装置１４のデータ格
納を制御するＳＣＳＩコントローラーであり、３０は１
１〜１４の各種デバイスを制御する２１〜２４のすべて
のコントローラーを総称した周辺デバイスコントローラ
ー群である。
【０００４】以上のように構成された情報処理システム
について、以下その動作について説明する。なお、実際
には、ＥＴＨＥＲＮＥＴ１３と主記憶メモリ２間のＤＭ
Ａ機能はＬＡＮコントローラー２３が、ハードディスク
装置１４と主記憶メモリ２間のＤＭＡ機能はＳＣＳＩコ
ントローラー２４が有するが、説明に際して、簡単化の
ためＤＭＡ機能は両方ともＤＭＡコントローラー７が有
するものとする。
について、以下その動作について説明する。なお、実際
には、ＥＴＨＥＲＮＥＴ１３と主記憶メモリ２間のＤＭ
Ａ機能はＬＡＮコントローラー２３が、ハードディスク
装置１４と主記憶メモリ２間のＤＭＡ機能はＳＣＳＩコ
ントローラー２４が有するが、説明に際して、簡単化の
ためＤＭＡ機能は両方ともＤＭＡコントローラー７が有
するものとする。
【０００５】まず、制御のため周辺デバイスコントロー
ラー群３０の１つがスレーブとして内部レジスタをアク
セスされる時について説明する。ＫＢ・マウス１１また
はスピーカ１２を制御するときは、ＣＰＵ１はＩＯコン
トローラー６を介してシリアルコントローラー２１また
はオーディオコントローラー２２の内部レジスタに対す
る書き込み、または読み出しを行う。この間１回のレジ
スタアクセスごとに処理の開始から終了まで、ＣＰＵバ
スと、シリアルコントローラー２１およびオーディオコ
ントローラー２２側のＩＯバスとはともに占有される。
ラー群３０の１つがスレーブとして内部レジスタをアク
セスされる時について説明する。ＫＢ・マウス１１また
はスピーカ１２を制御するときは、ＣＰＵ１はＩＯコン
トローラー６を介してシリアルコントローラー２１また
はオーディオコントローラー２２の内部レジスタに対す
る書き込み、または読み出しを行う。この間１回のレジ
スタアクセスごとに処理の開始から終了まで、ＣＰＵバ
スと、シリアルコントローラー２１およびオーディオコ
ントローラー２２側のＩＯバスとはともに占有される。
【０００６】また、ＥＴＨＥＲＮＥＴ１３またはハード
ディスク装置１４を制御するときは、ＣＰＵ１はバス変
換コントローラー５とＤＭＡコントローラー７の２つを
介してＬＡＮコントローラー２３またはＳＣＳＩコント
ローラー２４の内部レジスタに対する書き込み、または
読み出しを行う。この間１回のレジスタアクセスごとに
処理の開始から終了まで、ＣＰＵバスと、ＤＭＡバス
と、ＬＡＮコントローラー２３側またはＳＣＳＩコント
ローラー２４側のＩＯバスとはともに占有される。
ディスク装置１４を制御するときは、ＣＰＵ１はバス変
換コントローラー５とＤＭＡコントローラー７の２つを
介してＬＡＮコントローラー２３またはＳＣＳＩコント
ローラー２４の内部レジスタに対する書き込み、または
読み出しを行う。この間１回のレジスタアクセスごとに
処理の開始から終了まで、ＣＰＵバスと、ＤＭＡバス
と、ＬＡＮコントローラー２３側またはＳＣＳＩコント
ローラー２４側のＩＯバスとはともに占有される。
【０００７】つぎに、ＤＭＡ転送のため周辺デバイスコ
ントローラー群３０の１つがマスターとして主記憶メモ
リ２にアクセスする時について説明する。内部レジスタ
へのアクセスにより、ＬＡＮコントローラー２３または
ＳＣＳＩコントローラー２４がＤＭＡコントローラー７
にＤＭＡ要求を出すと、ＤＭＡコントローラー７はＤＭ
Ａバスへバスリクエストを出力する。バス変換コントロ
ーラー５はＤＭＡバスの解放とともにＣＰＵバスの獲得
を行い、ＥＴＨＥＲＮＥＴ１３またはハードディスク装
置１４と主記憶メモリ２間で、ＤＭＡ機構を有したＤＭ
Ａコントローラー７と、バースト転送でのデータ変換機
構や仮想アドレスでのアドレス管理機構を有したバス変
換コントローラー５とを介して、ＤＭＡ転送が高速に実
行される。この間通常１回のＤＭＡ転送でバースト的に
データ転送を行うため、ＣＰＵバスとＤＭＡバスにはパ
イプライン的にデータが流れるとともに、ＣＰＵバスと
ＤＭＡバスはＬＡＮコントローラー２３側またはＳＣＳ
Ｉコントローラー２４側のＩＯバスに比較して非常に高
速なバスであるため、ＣＰＵバスとＤＭＡバスの占有率
は低く、有効に使用される。
ントローラー群３０の１つがマスターとして主記憶メモ
リ２にアクセスする時について説明する。内部レジスタ
へのアクセスにより、ＬＡＮコントローラー２３または
ＳＣＳＩコントローラー２４がＤＭＡコントローラー７
にＤＭＡ要求を出すと、ＤＭＡコントローラー７はＤＭ
Ａバスへバスリクエストを出力する。バス変換コントロ
ーラー５はＤＭＡバスの解放とともにＣＰＵバスの獲得
を行い、ＥＴＨＥＲＮＥＴ１３またはハードディスク装
置１４と主記憶メモリ２間で、ＤＭＡ機構を有したＤＭ
Ａコントローラー７と、バースト転送でのデータ変換機
構や仮想アドレスでのアドレス管理機構を有したバス変
換コントローラー５とを介して、ＤＭＡ転送が高速に実
行される。この間通常１回のＤＭＡ転送でバースト的に
データ転送を行うため、ＣＰＵバスとＤＭＡバスにはパ
イプライン的にデータが流れるとともに、ＣＰＵバスと
ＤＭＡバスはＬＡＮコントローラー２３側またはＳＣＳ
Ｉコントローラー２４側のＩＯバスに比較して非常に高
速なバスであるため、ＣＰＵバスとＤＭＡバスの占有率
は低く、有効に使用される。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＤＭＡバスのマスターになり得るＤＭＡ
コントローラーに接続された周辺デバイスコントローラ
ー群の内部レジスタにＣＰＵがアクセスする際に、バス
変換コントローラーを介して一旦ＤＭＡバスを獲得した
後、ＤＭＡコントローラーを介して周辺デバイスコント
ローラー群にアクセスするため、ＣＰＵバスとＤＭＡバ
スの占有率が高くなるとともに、レジスタアクセス時間
が長くなるという問題点を有していた。
うな構成では、ＤＭＡバスのマスターになり得るＤＭＡ
コントローラーに接続された周辺デバイスコントローラ
ー群の内部レジスタにＣＰＵがアクセスする際に、バス
変換コントローラーを介して一旦ＤＭＡバスを獲得した
後、ＤＭＡコントローラーを介して周辺デバイスコント
ローラー群にアクセスするため、ＣＰＵバスとＤＭＡバ
スの占有率が高くなるとともに、レジスタアクセス時間
が長くなるという問題点を有していた。
【０００９】本発明は上記問題点に鑑み、ＤＭＡバスの
マスターになり得るＤＭＡコントローラーに接続された
周辺デバイスコントローラー群の内部レジスタにＣＰＵ
がアクセスする際に、ＤＭＡバスを獲得することなく、
レジスタアクセスを高速にする情報処理システムを提供
することを目的とする。
マスターになり得るＤＭＡコントローラーに接続された
周辺デバイスコントローラー群の内部レジスタにＣＰＵ
がアクセスする際に、ＤＭＡバスを獲得することなく、
レジスタアクセスを高速にする情報処理システムを提供
することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の情報処理システムは、システム全体の制御
やデータ処理を行うＣＰＵと、命令やデータを格納する
主記憶メモリと、各種周辺デバイスを制御するととも
に、スレーブとして内部レジスタへのアクセスにより制
御されたり、マスターとして前記主記憶メモリへのアク
セスによりＤＭＡ転送を行なったりする周辺デバイスコ
ントローラーと、前記周辺デバイスコントローラーが内
部レジスタをアクセスされる時は、ＣＰＵバスとＩＯバ
ス間のデータ転送を行い、前記周辺デバイスコントロー
ラーが前記主記憶メモリをアクセスする時は、ＩＯバス
とＤＭＡバス間のデータ転送を行うＩＯコントローラー
と、バス幅やデータ転送速度等の異なるＣＰＵバスとＤ
ＭＡバス間でのデータ転送時にデータ変換を行うととも
に、ＤＭＡバス側の仮想アドレスを物理アドレスに変換
するメモリ管理機構を有してＤＭＡバスの制御を行うバ
ス変換コントローラーとを備えたものである。
めに本発明の情報処理システムは、システム全体の制御
やデータ処理を行うＣＰＵと、命令やデータを格納する
主記憶メモリと、各種周辺デバイスを制御するととも
に、スレーブとして内部レジスタへのアクセスにより制
御されたり、マスターとして前記主記憶メモリへのアク
セスによりＤＭＡ転送を行なったりする周辺デバイスコ
ントローラーと、前記周辺デバイスコントローラーが内
部レジスタをアクセスされる時は、ＣＰＵバスとＩＯバ
ス間のデータ転送を行い、前記周辺デバイスコントロー
ラーが前記主記憶メモリをアクセスする時は、ＩＯバス
とＤＭＡバス間のデータ転送を行うＩＯコントローラー
と、バス幅やデータ転送速度等の異なるＣＰＵバスとＤ
ＭＡバス間でのデータ転送時にデータ変換を行うととも
に、ＤＭＡバス側の仮想アドレスを物理アドレスに変換
するメモリ管理機構を有してＤＭＡバスの制御を行うバ
ス変換コントローラーとを備えたものである。
【００１１】
【作用】本発明は上記した構成により、制御のため周辺
デバイスコントローラーがスレーブとして内部レジスタ
をアクセスされる時、ＣＰＵがＩＯコントローラーを介
して、ＣＰＵバス−ＩＯバスの経路で周辺デバイスコン
トローラーにデータ転送を行い、ＤＭＡ転送のため周辺
デバイスコントローラーがマスターとして主記憶メモリ
にアクセスする時、周辺デバイスコントローラーがＩＯ
コントローラーとともに、アドレス管理機構やデータ変
換機構を有するバス変換コントローラーも介して、ＩＯ
バス−ＤＭＡバス−ＣＰＵバスの経路で主記憶メモリに
データ転送を行うこととなる。
デバイスコントローラーがスレーブとして内部レジスタ
をアクセスされる時、ＣＰＵがＩＯコントローラーを介
して、ＣＰＵバス−ＩＯバスの経路で周辺デバイスコン
トローラーにデータ転送を行い、ＤＭＡ転送のため周辺
デバイスコントローラーがマスターとして主記憶メモリ
にアクセスする時、周辺デバイスコントローラーがＩＯ
コントローラーとともに、アドレス管理機構やデータ変
換機構を有するバス変換コントローラーも介して、ＩＯ
バス−ＤＭＡバス−ＣＰＵバスの経路で主記憶メモリに
データ転送を行うこととなる。
【００１２】
【実施例】以下本発明の一実施例の情報処理システムに
ついて、図面を参照しながら説明する。図１は本発明の
実施例における情報処理システムのブロック構成図を示
すものである。図１において、１はＣＰＵ、２は主記憶
メモリ、１１はＫＢ・マウス、１２はスピーカ、１３は
ＥＴＨＥＲＮＥＴ、１４はハードディスク装置、２１は
シリアルコントローラー、２２はオーディオコントロー
ラー、２３はＬＡＮコントローラー、２４はＳＣＳＩコ
ントローラー、３０は２１〜２４を総称した周辺デバイ
スコントローラー群で、以上は第２図に示した従来例と
同一構成である。３はＣＰＵバスとＤＭＡバス間でのデ
ータ転送時にデータ変換を行うとともに、メモリ管理機
構を有してＤＭＡバスの制御を行うバス変換コントロー
ラー、４はＣＰＵ１または主記憶メモリ２と周辺デバイ
スコントローラー群３０間のデータ転送を行うＩＯコン
トローラーである。
ついて、図面を参照しながら説明する。図１は本発明の
実施例における情報処理システムのブロック構成図を示
すものである。図１において、１はＣＰＵ、２は主記憶
メモリ、１１はＫＢ・マウス、１２はスピーカ、１３は
ＥＴＨＥＲＮＥＴ、１４はハードディスク装置、２１は
シリアルコントローラー、２２はオーディオコントロー
ラー、２３はＬＡＮコントローラー、２４はＳＣＳＩコ
ントローラー、３０は２１〜２４を総称した周辺デバイ
スコントローラー群で、以上は第２図に示した従来例と
同一構成である。３はＣＰＵバスとＤＭＡバス間でのデ
ータ転送時にデータ変換を行うとともに、メモリ管理機
構を有してＤＭＡバスの制御を行うバス変換コントロー
ラー、４はＣＰＵ１または主記憶メモリ２と周辺デバイ
スコントローラー群３０間のデータ転送を行うＩＯコン
トローラーである。
【００１３】以上のように構成された情報処理システム
について、以下図１を用いてその動作を説明する。ま
ず、制御のため周辺デバイスコントローラー群３０の１
つがスレーブとして内部レジスタをアクセスされる時に
ついて説明する。ＫＢ・マウス１１またはスピーカ１２
を制御するときは、従来例と同様に以下のように動作す
る。ＣＰＵ１はＩＯコントローラー４を介してシリアル
コントローラー２１またはオーディオコントローラー２
２の内部レジスタに対する書き込み、または読み出しを
行う。この間１回のレジスタアクセスごとに処理の開始
から終了まで、ＣＰＵバスとＩＯバスはともに占有され
る。
について、以下図１を用いてその動作を説明する。ま
ず、制御のため周辺デバイスコントローラー群３０の１
つがスレーブとして内部レジスタをアクセスされる時に
ついて説明する。ＫＢ・マウス１１またはスピーカ１２
を制御するときは、従来例と同様に以下のように動作す
る。ＣＰＵ１はＩＯコントローラー４を介してシリアル
コントローラー２１またはオーディオコントローラー２
２の内部レジスタに対する書き込み、または読み出しを
行う。この間１回のレジスタアクセスごとに処理の開始
から終了まで、ＣＰＵバスとＩＯバスはともに占有され
る。
【００１４】また、ＥＴＨＥＲＮＥＴ１３またはハード
ディスク装置１４を制御するときは、従来例とは異な
り、ＫＢ・マウス１１またはスピーカ１２を制御すると
きと同様に以下のように動作する。ＣＰＵ１はＩＯコン
トローラー４を介してＬＡＮコントローラー２３または
ＳＣＳＩコントローラー２４の内部レジスタに対する書
き込み、または読み出しを行う。この間１回のレジスタ
アクセスごとに処理の開始から終了まで、ＣＰＵバスと
ＩＯバスはともに占有される。
ディスク装置１４を制御するときは、従来例とは異な
り、ＫＢ・マウス１１またはスピーカ１２を制御すると
きと同様に以下のように動作する。ＣＰＵ１はＩＯコン
トローラー４を介してＬＡＮコントローラー２３または
ＳＣＳＩコントローラー２４の内部レジスタに対する書
き込み、または読み出しを行う。この間１回のレジスタ
アクセスごとに処理の開始から終了まで、ＣＰＵバスと
ＩＯバスはともに占有される。
【００１５】つぎに、ＤＭＡ転送のため周辺デバイスコ
ントローラー群３０の１つがマスターとして主記憶メモ
リ２にアクセスする時について説明する。この場合も従
来例と同様に以下のように動作する。内部レジスタへの
アクセスにより、ＬＡＮコントローラー２３またはＳＣ
ＳＩコントローラー２４がＩＯコントローラー４にＤＭ
Ａ要求を出すと、ＩＯコントローラー４はＤＭＡバスへ
バスリクエストを出力する。バス変換コントローラー３
はＤＭＡバスの解放とともにＣＰＵバスの獲得を行い、
ＥＴＨＥＲＮＥＴ１３またはハードディスク装置１４と
主記憶メモリ２間で、ＤＭＡ機構を有したＩＯコントロ
ーラー４と、バースト転送でのデータ変換機構や仮想ア
ドレスでのアドレス管理機構を有したバス変換コントロ
ーラー３とを介して、ＤＭＡ転送が高速に実行される。
この間通常１回のＤＭＡ転送でバースト的にデータ転送
を行うため、ＣＰＵバスとＤＭＡバスにはパイプライン
的にデータが流れるとともに、ＣＰＵバスとＤＭＡバス
はＩＯバスに比較して非常に高速なバスであるため、Ｃ
ＰＵバスとＤＭＡバスの占有率は低く、有効に使用され
る。
ントローラー群３０の１つがマスターとして主記憶メモ
リ２にアクセスする時について説明する。この場合も従
来例と同様に以下のように動作する。内部レジスタへの
アクセスにより、ＬＡＮコントローラー２３またはＳＣ
ＳＩコントローラー２４がＩＯコントローラー４にＤＭ
Ａ要求を出すと、ＩＯコントローラー４はＤＭＡバスへ
バスリクエストを出力する。バス変換コントローラー３
はＤＭＡバスの解放とともにＣＰＵバスの獲得を行い、
ＥＴＨＥＲＮＥＴ１３またはハードディスク装置１４と
主記憶メモリ２間で、ＤＭＡ機構を有したＩＯコントロ
ーラー４と、バースト転送でのデータ変換機構や仮想ア
ドレスでのアドレス管理機構を有したバス変換コントロ
ーラー３とを介して、ＤＭＡ転送が高速に実行される。
この間通常１回のＤＭＡ転送でバースト的にデータ転送
を行うため、ＣＰＵバスとＤＭＡバスにはパイプライン
的にデータが流れるとともに、ＣＰＵバスとＤＭＡバス
はＩＯバスに比較して非常に高速なバスであるため、Ｃ
ＰＵバスとＤＭＡバスの占有率は低く、有効に使用され
る。
【００１６】以上のように本実施例によれば、スレーブ
状態の時とマスター状態の時で異なるバス経路でデータ
転送を行うとともに、共通のＩＯバスに接続された、ス
レーブとしてレジスタアクセスだけが行われる周辺デバ
イスコントローラーとマスタとしてＤＭＡバスを介した
データ転送を行い得る周辺デバイスコントローラーとを
含む周辺デバイスコントローラー群３０を一括制御する
ＩＯコントローラー４を設けることにより、スレーブ状
態の時はバス変換コントローラー３を使用せずにＤＭＡ
バスをバイパスさせて、レジスタアクセスを高速にする
ことができるとともに、コントローラーの数を削減させ
ることで、情報処理システムを小型にすることもでき
る。
状態の時とマスター状態の時で異なるバス経路でデータ
転送を行うとともに、共通のＩＯバスに接続された、ス
レーブとしてレジスタアクセスだけが行われる周辺デバ
イスコントローラーとマスタとしてＤＭＡバスを介した
データ転送を行い得る周辺デバイスコントローラーとを
含む周辺デバイスコントローラー群３０を一括制御する
ＩＯコントローラー４を設けることにより、スレーブ状
態の時はバス変換コントローラー３を使用せずにＤＭＡ
バスをバイパスさせて、レジスタアクセスを高速にする
ことができるとともに、コントローラーの数を削減させ
ることで、情報処理システムを小型にすることもでき
る。
【００１７】なお、本実施例において、ＩＯコントロー
ラー４と周辺デバイスコントローラー群を結ぶＩＯバス
は共通の１本としたが、このＩＯバスは独立した数本で
あってもよい。また、本実施例において、ＤＭＡ機能を
ＩＯコントローラー４が有するものとして説明したが、
ＤＭＡ機能はＬＡＮコントローラー２３とＳＣＳＩコン
トローラー２４側に備わっていてもよい。
ラー４と周辺デバイスコントローラー群を結ぶＩＯバス
は共通の１本としたが、このＩＯバスは独立した数本で
あってもよい。また、本実施例において、ＤＭＡ機能を
ＩＯコントローラー４が有するものとして説明したが、
ＤＭＡ機能はＬＡＮコントローラー２３とＳＣＳＩコン
トローラー２４側に備わっていてもよい。
【００１８】また、本実施例において、周辺デバイスコ
ントローラー群３０はシリアルコントローラー２１、オ
ーディオコントローラー２２、ＬＡＮコントローラー２
３、ＳＣＳＩコントローラー２４から構成されているも
のとしたが、その他のコントローラーから構成されても
よい。
ントローラー群３０はシリアルコントローラー２１、オ
ーディオコントローラー２２、ＬＡＮコントローラー２
３、ＳＣＳＩコントローラー２４から構成されているも
のとしたが、その他のコントローラーから構成されても
よい。
【００１９】
【発明の効果】以上の説明したように本発明はスレーブ
状態の時とマスター状態の時で異なるバス経路でデータ
転送を行うＩＯコントローラーを設けることにより、ス
レーブ状態の時はバス変換コントローラーを使用せずに
ＤＭＡバスをバイパスさせて、レジスタアクセスを高速
にすることができ、マスター状態の時はバス変換コント
ローラーを使用してＤＭＡバスを経由することで、バー
スト転送でのデータ変換機構や仮想アドレスでのアドレ
ス管理機構を用いてＤＭＡ転送を高速にすることができ
る。また、本発明で設けたＩＯコントローラーは、共通
のＩＯバスに接続された周辺デバイスコントローラー群
を一括制御できるので、コントローラー数の削減も可能
になり、情報処理システムを小型にすることもできる。
このように本発明の実用的効果は大きい。
状態の時とマスター状態の時で異なるバス経路でデータ
転送を行うＩＯコントローラーを設けることにより、ス
レーブ状態の時はバス変換コントローラーを使用せずに
ＤＭＡバスをバイパスさせて、レジスタアクセスを高速
にすることができ、マスター状態の時はバス変換コント
ローラーを使用してＤＭＡバスを経由することで、バー
スト転送でのデータ変換機構や仮想アドレスでのアドレ
ス管理機構を用いてＤＭＡ転送を高速にすることができ
る。また、本発明で設けたＩＯコントローラーは、共通
のＩＯバスに接続された周辺デバイスコントローラー群
を一括制御できるので、コントローラー数の削減も可能
になり、情報処理システムを小型にすることもできる。
このように本発明の実用的効果は大きい。
【図１】本発明の実施例における情報処理システムのブ
ロック構成図である。
ロック構成図である。
【図２】従来の情報処理システムのブロック構成図であ
る。
る。
１ ＣＰＵ ２ 主記憶メモリ ３ バス変換コントローラー ４ ＩＯコントローラー ３０ 周辺デバイスコントローラー群
Claims (1)
- 【請求項１】 ＣＰＵバスを介してシステム全体の制御
および／またはデータ処理を行うＣＰＵと、 ＣＰＵバスを介してアクセスされ、命令および／または
データを格納する主記憶メモリと、 周辺デバイスを制御するとともに、ＩＯバスを介して、
スレーブとして内部レジスタへのアクセスにより制御さ
れる一方、マスターとして前記主記憶メモリへのアクセ
スによりＤＭＡ転送を行う周辺デバイスコントローラー
と、 前記周辺デバイスコントローラーが内部レジスタをアク
セスされる時は、ＣＰＵバスのスレーブになり、ＣＰＵ
バスとＩＯバス間のデータ転送を行い、前記周辺デバイ
スコントローラーが前記主記憶メモリをアクセスする時
は、ＤＭＡバスのマスターになり、ＩＯバスとＤＭＡバ
ス間のデータ転送を行うＩＯコントローラーと、 バス幅および／またはデータ転送速度等の異なるＣＰＵ
バスとＤＭＡバス間でのデータ転送時にデータ変換を行
うとともに、ＤＭＡバス側の仮想アドレスを物理アドレ
スに変換するメモリ管理機構を有してＤＭＡバスの制御
を行うバス変換コントローラーとを備えたことを特徴と
する情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21696391A JPH0553973A (ja) | 1991-08-28 | 1991-08-28 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21696391A JPH0553973A (ja) | 1991-08-28 | 1991-08-28 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553973A true JPH0553973A (ja) | 1993-03-05 |
Family
ID=16696666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21696391A Pending JPH0553973A (ja) | 1991-08-28 | 1991-08-28 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164793A (ja) * | 2005-12-13 | 2007-06-28 | Arm Ltd | データ処理システムの中に分散された分配型ダイレクトメモリアクセス手段 |
| US9626298B2 (en) | 2010-06-23 | 2017-04-18 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
-
1991
- 1991-08-28 JP JP21696391A patent/JPH0553973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164793A (ja) * | 2005-12-13 | 2007-06-28 | Arm Ltd | データ処理システムの中に分散された分配型ダイレクトメモリアクセス手段 |
| US9626298B2 (en) | 2010-06-23 | 2017-04-18 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
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