JPH0528095A - バス制御方式 - Google Patents
バス制御方式Info
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- JPH0528095A JPH0528095A JP18596491A JP18596491A JPH0528095A JP H0528095 A JPH0528095 A JP H0528095A JP 18596491 A JP18596491 A JP 18596491A JP 18596491 A JP18596491 A JP 18596491A JP H0528095 A JPH0528095 A JP H0528095A
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- Japan
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- bus
- data
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Abstract
(57)【要約】
【構成】 バス制御装置１に対して、メモリリード要求
コマンドの他に、ページ単位に主メモリ３を読出すこと
を要求するページメモリリード要求コマンドを設ける。
先行リードデータ消去抑止手段１２は、そのページメモ
リリード要求コマンドが発行された場合に、バス制御装
置１で、データバッファ１１−１，１１−２，１１−３
へ先行リードしたデータの消去を抑止する。 【効果】 ページメモリリード要求コマンドを利用する
ことにより、先行リードを行ったデータを無駄なく使用
することができるとともに、先行リードを行ったデータ
を消去していた場合に比べて、仮想記憶のページスワッ
プなどを高速に行うことができる。
コマンドの他に、ページ単位に主メモリ３を読出すこと
を要求するページメモリリード要求コマンドを設ける。
先行リードデータ消去抑止手段１２は、そのページメモ
リリード要求コマンドが発行された場合に、バス制御装
置１で、データバッファ１１−１，１１−２，１１−３
へ先行リードしたデータの消去を抑止する。 【効果】 ページメモリリード要求コマンドを利用する
ことにより、先行リードを行ったデータを無駄なく使用
することができるとともに、先行リードを行ったデータ
を消去していた場合に比べて、仮想記憶のページスワッ
プなどを高速に行うことができる。
Description
【０００１】
【産業上の利用分野】本発明はバス制御方式に関し、特
にバス制御装置で、ダブルバッファ構成のデータバッフ
ァを使用して、異なる転送速度を持つ高速バスと入出力
バスとを接続する情報処理システムのバス制御方式に関
する。
にバス制御装置で、ダブルバッファ構成のデータバッフ
ァを使用して、異なる転送速度を持つ高速バスと入出力
バスとを接続する情報処理システムのバス制御方式に関
する。
【０００２】
【従来の技術】図３は従来の情報処理システムのバス制
御方式の一例を示すブロック図である。図３に示す情報
処理システムは、中央処理装置２と、主メモリ３と、入
出力制御装置４と、ディスク制御装置６−１，６−２，
６−３と、ディスク制御装置６−１，６−２，６−３の
それぞれに接続したディスク装置８−１，８−２，８−
３と、接続可能なディスク制御装置６−１，６−２，６
−３のそれぞれに対応したダブルバッファ構成のデータ
バッファ１１−１，１１−２，１１−３を持つバス制御
装置１と、中央処理装置２，主メモリ３，入出力制御装
置４を接続する高速バス５−１と、入出力制御装置４，
バス制御装置１を接続する高速バス５−２と、入出力制
御装置４，他の装置を接続する高速バス５−３と、バス
制御装置１，ディスク制御装置６−１，６−２，６−３
を接続する入出力バス７とを有している。
御方式の一例を示すブロック図である。図３に示す情報
処理システムは、中央処理装置２と、主メモリ３と、入
出力制御装置４と、ディスク制御装置６−１，６−２，
６−３と、ディスク制御装置６−１，６−２，６−３の
それぞれに接続したディスク装置８−１，８−２，８−
３と、接続可能なディスク制御装置６−１，６−２，６
−３のそれぞれに対応したダブルバッファ構成のデータ
バッファ１１−１，１１−２，１１−３を持つバス制御
装置１と、中央処理装置２，主メモリ３，入出力制御装
置４を接続する高速バス５−１と、入出力制御装置４，
バス制御装置１を接続する高速バス５−２と、入出力制
御装置４，他の装置を接続する高速バス５−３と、バス
制御装置１，ディスク制御装置６−１，６−２，６−３
を接続する入出力バス７とを有している。
【０００３】この情報処理システムでは、中央処理装置
２からディスク制御装置６−１，６−２，６−３へディ
スクリードコマンドやディスクライトコマンドを発行し
て、データのブロック転送を行っている。
２からディスク制御装置６−１，６−２，６−３へディ
スクリードコマンドやディスクライトコマンドを発行し
て、データのブロック転送を行っている。
【０００４】図４は図３のバス制御装置１に含むデータ
バッファ１１−ｉの一例を示す図である。図４に示すよ
うに、バス制御装置１は、高速バス５−２と入出力バス
７との転送速度の差を吸収するために、バッファ１１−
ｉａ，１１−ｉｂによるダブルバッファ構成のデータバ
ッファ１１−ｉを並行して動作できるディスク制御装置
６−１，６−２，６−３の台数分の数だけ有している。
なお、データバッファ１１−ｉの容量は、システムで規
定されたブロック転送バイト数の２倍に設定されてい
る。
バッファ１１−ｉの一例を示す図である。図４に示すよ
うに、バス制御装置１は、高速バス５−２と入出力バス
７との転送速度の差を吸収するために、バッファ１１−
ｉａ，１１−ｉｂによるダブルバッファ構成のデータバ
ッファ１１−ｉを並行して動作できるディスク制御装置
６−１，６−２，６−３の台数分の数だけ有している。
なお、データバッファ１１−ｉの容量は、システムで規
定されたブロック転送バイト数の２倍に設定されてい
る。
【０００５】そして、ディスク装置８−ｋへのライト時
には、メモリリード要求コマンドを発行し、ディスク装
置８−ｋを接続したディスク制御装置６−ｉが、主メモ
リ３のリードを要求する。この要求は、バス制御装置１
および入出力制御装置４を介して、主メモリ３に送られ
て、データの転送が行われる。
には、メモリリード要求コマンドを発行し、ディスク装
置８−ｋを接続したディスク制御装置６−ｉが、主メモ
リ３のリードを要求する。この要求は、バス制御装置１
および入出力制御装置４を介して、主メモリ３に送られ
て、データの転送が行われる。
【０００６】そこで、データの転送で送られたデータ
は、入出力制御装置４を介してデータバッファ１１−ｉ
のバッファ１１−ｉａに格納され、バッファ１１−ｉａ
から入出力バス７を介してディスク制御装置６−ｉへ転
送される。この時に、次のアドレスからのデータを主メ
モリ３から読出すために、高速バス５−１，５−２が高
速であることを利用して、主メモリ３へ先行リードを要
求し、送られてくるデータをバッファ１１−ｉｂに格納
する。
は、入出力制御装置４を介してデータバッファ１１−ｉ
のバッファ１１−ｉａに格納され、バッファ１１−ｉａ
から入出力バス７を介してディスク制御装置６−ｉへ転
送される。この時に、次のアドレスからのデータを主メ
モリ３から読出すために、高速バス５−１，５−２が高
速であることを利用して、主メモリ３へ先行リードを要
求し、送られてくるデータをバッファ１１−ｉｂに格納
する。
【０００７】そして、入出力バス７で、バッファ１１−
ｉａに格納されたデータの転送が終了すると、ディスク
制御装置６−ｉは、次のアドレスからのメモリリードを
要求する。この時に、バス制御装置１は、バッファ１１
−ｉｂに格納されているデータを直ちに転送する。ま
た、この間に、同様に、次の先行リードを要求し、バッ
ファ１１−ｉａにデータ格納する。このように、２個の
バッファ１１−ｉａ，１１−ｉｂを使用して、交互に先
行してメモリリードをすることにより、ディスク制御装
置６−ｉの連続したメモリのリード要求に対して、バス
制御装置１内のバッファ１１−ｉａ，１１−ｉｂよりデ
ータを連続して送出することができるために、高速なデ
ータ転送が可能となる。
ｉａに格納されたデータの転送が終了すると、ディスク
制御装置６−ｉは、次のアドレスからのメモリリードを
要求する。この時に、バス制御装置１は、バッファ１１
−ｉｂに格納されているデータを直ちに転送する。ま
た、この間に、同様に、次の先行リードを要求し、バッ
ファ１１−ｉａにデータ格納する。このように、２個の
バッファ１１−ｉａ，１１−ｉｂを使用して、交互に先
行してメモリリードをすることにより、ディスク制御装
置６−ｉの連続したメモリのリード要求に対して、バス
制御装置１内のバッファ１１−ｉａ，１１−ｉｂよりデ
ータを連続して送出することができるために、高速なデ
ータ転送が可能となる。
【０００８】
【発明が解決しようとする課題】上述した従来のバス制
御方式は、ディスク制御装置６−ｉのメモリリードの後
に、ディスク制御装置６−ｊがメモリリードを要求した
場合には、ディスク制御装置６−ｉのためのバッファ１
１−ｉｂに先行して格納されているデータをメモリとバ
ッファとの内容の一貫性を保つために消去しなければな
らず、先行リードしたデータとそのデータを転送するの
に使用した高速バス５−１，５−２のサイクルが無駄に
なるという欠点を有している。なお、このような無駄が
生じないように、ソフトウェアで管理する方法もある
が、そのときには、ソフトウェアの負担が重くなるとい
う欠点を有している。
御方式は、ディスク制御装置６−ｉのメモリリードの後
に、ディスク制御装置６−ｊがメモリリードを要求した
場合には、ディスク制御装置６−ｉのためのバッファ１
１−ｉｂに先行して格納されているデータをメモリとバ
ッファとの内容の一貫性を保つために消去しなければな
らず、先行リードしたデータとそのデータを転送するの
に使用した高速バス５−１，５−２のサイクルが無駄に
なるという欠点を有している。なお、このような無駄が
生じないように、ソフトウェアで管理する方法もある
が、そのときには、ソフトウェアの負担が重くなるとい
う欠点を有している。
【０００９】また、従来のバス制御方式は、ダブルバッ
ファの片方のバッファへの先行リードを必ず行っている
が、不必要なことも多く、無駄な先行リードが高速バス
の負担を重くしているという欠点を有している。
ファの片方のバッファへの先行リードを必ず行っている
が、不必要なことも多く、無駄な先行リードが高速バス
の負担を重くしているという欠点を有している。
【００１０】
【課題を解決するための手段】第１の発明のバス制御方
式は、中央処理装置と、主メモリと、入出力制御装置
と、複数のディスク制御装置と、前記ディスク制御装置
に接続したディスク装置と、接続可能な前記ディスク制
御装置のそれぞれに対応したダブルバッファ構成のデー
タバッファを持つバス制御装置と、前記中央処理装置，
前記主メモリ，前記入出力制御装置を接続する第１の高
速バスと、前記入出力制御装置，前記バス制御装置を接
続する第２の高速バスと、前記入出力制御装置，前記バ
ス制御装置を接続する入出力バスとを有する情報処理シ
ステムのバス制御方式において、（Ａ）メモリリード要
求コマンドの他に、ページ単位に前記主メモリを読出す
ことを要求するページメモリリード要求コマンドを設け
るとともに、（Ｂ）前記ページメモリリード要求コマン
ドが発行された場合に、前記バス制御装置で、前記デー
タバッファへ先行リードしたデータの消去を抑止する先
行リードデータ消去抑止手段を設ける、ことにより構成
されている。
式は、中央処理装置と、主メモリと、入出力制御装置
と、複数のディスク制御装置と、前記ディスク制御装置
に接続したディスク装置と、接続可能な前記ディスク制
御装置のそれぞれに対応したダブルバッファ構成のデー
タバッファを持つバス制御装置と、前記中央処理装置，
前記主メモリ，前記入出力制御装置を接続する第１の高
速バスと、前記入出力制御装置，前記バス制御装置を接
続する第２の高速バスと、前記入出力制御装置，前記バ
ス制御装置を接続する入出力バスとを有する情報処理シ
ステムのバス制御方式において、（Ａ）メモリリード要
求コマンドの他に、ページ単位に前記主メモリを読出す
ことを要求するページメモリリード要求コマンドを設け
るとともに、（Ｂ）前記ページメモリリード要求コマン
ドが発行された場合に、前記バス制御装置で、前記デー
タバッファへ先行リードしたデータの消去を抑止する先
行リードデータ消去抑止手段を設ける、ことにより構成
されている。
【００１１】また、第２の発明のバス制御方式は、中央
処理装置と、主メモリと、入出力制御装置と、複数のデ
ィスク制御装置と、前記ディスク制御装置に接続したデ
ィスク装置と、接続可能な前記ディスク制御装置のそれ
ぞれに対応したダブルバッファ構成のデータバッファを
持つバス制御装置と、前記中央処理装置，前記主メモ
リ，前記入出力制御装置を接続する第１の高速バスと、
前記入出力制御装置，前記バス制御装置を接続する第２
の高速バスと、前記入出力制御装置，前記バス制御装置
を接続する入出力バスとを有する情報処理システムのバ
ス制御方式において、（Ａ）メモリリード要求コマンド
の他に、ページ単位に前記主メモリを読出すことを要求
するページメモリリード要求コマンドを設けるととも
に、（Ｂ）前記ページメモリリード要求コマンドが発行
された場合に、前記バス制御装置で、前記データバッフ
ァへ先行リードしたデータの消去を抑止する先行リード
データ消去抑止手段を設け、（Ｃ）さらに、前記ページ
メモリリード要求コマンドが発行された場合に、前記バ
ス制御装置で、前記主メモリのアドレスをチェックする
ことにより、仮想記憶のメモリ管理単位であるページ容
量を超えるデータの前記データバッフアへの先行リード
を抑止する先行リード抑止手段を設ける、ことにより構
成されている。
処理装置と、主メモリと、入出力制御装置と、複数のデ
ィスク制御装置と、前記ディスク制御装置に接続したデ
ィスク装置と、接続可能な前記ディスク制御装置のそれ
ぞれに対応したダブルバッファ構成のデータバッファを
持つバス制御装置と、前記中央処理装置，前記主メモ
リ，前記入出力制御装置を接続する第１の高速バスと、
前記入出力制御装置，前記バス制御装置を接続する第２
の高速バスと、前記入出力制御装置，前記バス制御装置
を接続する入出力バスとを有する情報処理システムのバ
ス制御方式において、（Ａ）メモリリード要求コマンド
の他に、ページ単位に前記主メモリを読出すことを要求
するページメモリリード要求コマンドを設けるととも
に、（Ｂ）前記ページメモリリード要求コマンドが発行
された場合に、前記バス制御装置で、前記データバッフ
ァへ先行リードしたデータの消去を抑止する先行リード
データ消去抑止手段を設け、（Ｃ）さらに、前記ページ
メモリリード要求コマンドが発行された場合に、前記バ
ス制御装置で、前記主メモリのアドレスをチェックする
ことにより、仮想記憶のメモリ管理単位であるページ容
量を超えるデータの前記データバッフアへの先行リード
を抑止する先行リード抑止手段を設ける、ことにより構
成されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は第１の発明のバス制御方式における
バス制御装置の一実施例を示すブロック図である。第１
の発明のバス制御方式は、メモリリード要求コマンドの
他に、ページ単位に主メモリ３を読出すことを要求する
ページメモリリード要求コマンドを設けるとともに、そ
のページメモリリード要求コマンドが発行された場合
に、図１に示すように、バス制御装置１で、データバッ
ファ１１−１，１１−２，１１−３へ先行リードしたデ
ータの消去を抑止する先行リードデータ消去抑止手段１
２を設けている。
バス制御装置の一実施例を示すブロック図である。第１
の発明のバス制御方式は、メモリリード要求コマンドの
他に、ページ単位に主メモリ３を読出すことを要求する
ページメモリリード要求コマンドを設けるとともに、そ
のページメモリリード要求コマンドが発行された場合
に、図１に示すように、バス制御装置１で、データバッ
ファ１１−１，１１−２，１１−３へ先行リードしたデ
ータの消去を抑止する先行リードデータ消去抑止手段１
２を設けている。
【００１４】そこで、先行リードデータ消去抑止手段１
２は、ページメモリリード要求コマンドが発行された場
合には、ディスク制御装置６−ｉに対するブロック転送
とブロック転送との間に、ディスク制御装置６−ｊに対
するブロック転送が割込んだ場合でも、ディスク制御装
置６−ｉのために、データバッファ１１−ｉのバッファ
１１−ｉａまたはバッファ１１−ｉｂに先行リードを行
ったデータを消去せずに、ディスク制御装置６−ｊに対
するブロック転送が終了した後に、ディスク制御装置６
−ｉに対して、データバッファ１１−ｉから先行リード
を行ったデータのデータ転送を行っている。
２は、ページメモリリード要求コマンドが発行された場
合には、ディスク制御装置６−ｉに対するブロック転送
とブロック転送との間に、ディスク制御装置６−ｊに対
するブロック転送が割込んだ場合でも、ディスク制御装
置６−ｉのために、データバッファ１１−ｉのバッファ
１１−ｉａまたはバッファ１１−ｉｂに先行リードを行
ったデータを消去せずに、ディスク制御装置６−ｊに対
するブロック転送が終了した後に、ディスク制御装置６
−ｉに対して、データバッファ１１−ｉから先行リード
を行ったデータのデータ転送を行っている。
【００１５】図２は第２の発明のバス制御方式における
バス制御装置の一実施例を示すブロック図である。第２
の発明のバス制御方式は、メモリリード要求コマンドの
他に、ページ単位に主メモリ３を読出すことを要求する
ページメモリリード要求コマンドを設けるとともに、そ
のページメモリリード要求コマンドが発行された場合
に、図２に示すように、バス制御装置１で、データバッ
ファ１１−１，１１−２，１１−３へ先行リードしたデ
ータの消去を抑止する先行リードデータ消去抑止手段１
２を設け、さらに、ページメモリリード要求コマンドが
発行された場合に、バス制御装置１で、主メモリ３のア
ドレスをチェックすることにより、仮想記憶のメモリ管
理単位であるページ容量を超えるデータのデータバッフ
ア１１−１，１１−２，１１−３への先行リードを抑止
する先行リード抑止手段１３を設けている。
バス制御装置の一実施例を示すブロック図である。第２
の発明のバス制御方式は、メモリリード要求コマンドの
他に、ページ単位に主メモリ３を読出すことを要求する
ページメモリリード要求コマンドを設けるとともに、そ
のページメモリリード要求コマンドが発行された場合
に、図２に示すように、バス制御装置１で、データバッ
ファ１１−１，１１−２，１１−３へ先行リードしたデ
ータの消去を抑止する先行リードデータ消去抑止手段１
２を設け、さらに、ページメモリリード要求コマンドが
発行された場合に、バス制御装置１で、主メモリ３のア
ドレスをチェックすることにより、仮想記憶のメモリ管
理単位であるページ容量を超えるデータのデータバッフ
ア１１−１，１１−２，１１−３への先行リードを抑止
する先行リード抑止手段１３を設けている。
【００１６】そこで、先行リード抑止手段１３は、デー
タバッフア１１−１，１１−２，１１−３に対する主メ
モリ３の読出し開始時から、そのアドレスをチェック
し、それがページを超えると判断したときには、主メモ
リ３への先行リードの要求を出さずに、無駄なデータ転
送を行わないように制御している。
タバッフア１１−１，１１−２，１１−３に対する主メ
モリ３の読出し開始時から、そのアドレスをチェック
し、それがページを超えると判断したときには、主メモ
リ３への先行リードの要求を出さずに、無駄なデータ転
送を行わないように制御している。
【００１７】
【発明の効果】以上説明したように、本発明のバス制御
方式は、ページメモリリード要求コマンドを利用するこ
とにより、先行リードを行ったデータを無駄なく使用す
ることができるとともに、先行リードを行ったデータを
消去していた場合に比べて、仮想記憶のページスワップ
などを高速に行うことができるという効果を有してい
る。
方式は、ページメモリリード要求コマンドを利用するこ
とにより、先行リードを行ったデータを無駄なく使用す
ることができるとともに、先行リードを行ったデータを
消去していた場合に比べて、仮想記憶のページスワップ
などを高速に行うことができるという効果を有してい
る。
【００１８】また、第２の発明のバス制御方式は、ペー
ジ単位を超える先行リードを防ぐことにより、無駄なブ
ロック転送を行わないで済むために、中央処理装置と主
メモリとを接続している高速バスの負担を減らすことが
できるという効果を有している。
ジ単位を超える先行リードを防ぐことにより、無駄なブ
ロック転送を行わないで済むために、中央処理装置と主
メモリとを接続している高速バスの負担を減らすことが
できるという効果を有している。
【図１】第１の発明のバス制御方式におけるバス制御装
置の一実施例を示すブロック図である。
置の一実施例を示すブロック図である。
【図２】第２の発明のバス制御方式におけるバス制御装
置の一実施例を示すブロック図である。
置の一実施例を示すブロック図である。
【図３】従来の情報処理システムのバス制御方式の一例
を示すブロック図である。
を示すブロック図である。
【図４】図３のバス制御装置１に含むデータバッファ１
１−ｉの一例を示す図である。
１−ｉの一例を示す図である。
１ バス制御装置
２ 中央処理装置
３ 主メモリ
４ 入出力制御装置
５−１，５−２，５−３ 高速バス
６−１，６−２，６−３ ディスク制御装置
７ 入出力バス
８−１，８−２，８−３ ディスク装置
１１−１，１１−２，１１−３，１１−ｉ データバ
ッファ １１−ｉａ，１１−ｉｂ バッファ １２ 先行リードデータ消去抑止手段 １３ 先行リード抑止手段
ッファ １１−ｉａ，１１−ｉｂ バッファ １２ 先行リードデータ消去抑止手段 １３ 先行リード抑止手段
Claims (2)
- 【請求項１】 中央処理装置と、主メモリと、入出力制
御装置と、複数のディスク制御装置と、前記ディスク制
御装置に接続したディスク装置と、接続可能な前記ディ
スク制御装置のそれぞれに対応したダブルバッファ構成
のデータバッファを持つバス制御装置と、前記中央処理
装置，前記主メモリ，前記入出力制御装置を接続する第
１の高速バスと、前記入出力制御装置，前記バス制御装
置を接続する第２の高速バスと、前記入出力制御装置，
前記バス制御装置を接続する入出力バスとを有する情報
処理システムのバス制御方式において、 （Ａ）メモリリード要求コマンドの他に、ページ単位に
前記主メモリを読出すことを要求するページメモリリー
ド要求コマンドを設けるとともに、 （Ｂ）前記ページメモリリード要求コマンドが発行され
た場合に、前記バス制御装置で、前記データバッファへ
先行リードしたデータの消去を抑止する先行リードデー
タ消去抑止手段を設ける、 ことを特徴とするバス制御方式。 - 【請求項２】 中央処理装置と、主メモリと、入出力制
御装置と、複数のディスク制御装置と、前記ディスク制
御装置に接続したディスク装置と、接続可能な前記ディ
スク制御装置のそれぞれに対応したダブルバッファ構成
のデータバッファを持つバス制御装置と、前記中央処理
装置，前記主メモリ，前記入出力制御装置を接続する第
１の高速バスと、前記入出力制御装置，前記バス制御装
置を接続する第２の高速バスと、前記入出力制御装置，
前記バス制御装置を接続する入出力バスとを有する情報
処理システムのバス制御方式において、 （Ａ）メモリリード要求コマンドの他に、ページ単位に
前記主メモリを読出すことを要求するページメモリリー
ド要求コマンドを設けるとともに、 （Ｂ）前記ページメモリリード要求コマンドが発行され
た場合に、前記バス制御装置で、前記データバッファへ
先行リードしたデータの消去を抑止する先行リードデー
タ消去抑止手段を設け、 （Ｃ）さらに、前記ページメモリリード要求コマンドが
発行された場合に、前記バス制御装置で、前記主メモリ
のアドレスをチェックすることにより、仮想記憶のメモ
リ管理単位であるページ容量を超えるデータの前記デー
タバッフアへの先行リードを抑止する先行リード抑止手
段を設ける、 ことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596491A JPH0528095A (ja) | 1991-07-25 | 1991-07-25 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596491A JPH0528095A (ja) | 1991-07-25 | 1991-07-25 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528095A true JPH0528095A (ja) | 1993-02-05 |
Family
ID=16179959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18596491A Pending JPH0528095A (ja) | 1991-07-25 | 1991-07-25 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
-
1991
- 1991-07-25 JP JP18596491A patent/JPH0528095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
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