JPH10340248A - ダイレクトメモリアクセス装置 - Google Patents
ダイレクトメモリアクセス装置Info
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- JPH10340248A JPH10340248A JP14880297A JP14880297A JPH10340248A JP H10340248 A JPH10340248 A JP H10340248A JP 14880297 A JP14880297 A JP 14880297A JP 14880297 A JP14880297 A JP 14880297A JP H10340248 A JPH10340248 A JP H10340248A
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Abstract
(57)【要約】
【課題】 データ交換に係るダイレクトメモリアクセス
（ＤＭＡ）転送を高速化する。 【解決手段】 メモリ（ＲＡＭ）４と周辺装置５との間
のデータ転送バス６をＡバス６１とＢバス６２とに分離
するための装置７を設け、Ａバス６１とＢバス６２との
間に２個の一時記憶装置８１，８２を介在させる。ＤＭ
Ａコントローラ２は、周辺装置５からデータ転送要求を
受理すると、データ転送バス６を分離させ、データ交換
が２サイクルで完了するように制御する。第１のサイク
ルでは、ＲＡＭ４からＡバス６１へ読み出したデータを
第１の一時記憶装置８１に記憶させると同時に、周辺装
置５からＢバス６２へ供給されたデータを第２の一時記
憶装置８２に記憶させる。第２のサイクルでは、第１の
一時記憶装置８１からＢバス６２へ読み出したデータを
周辺装置５に受け取らせると同時に、第２の一時記憶装
置８２からＡバス６１へ読み出したデータをＲＡＭ４に
書き込む。
（ＤＭＡ）転送を高速化する。 【解決手段】 メモリ（ＲＡＭ）４と周辺装置５との間
のデータ転送バス６をＡバス６１とＢバス６２とに分離
するための装置７を設け、Ａバス６１とＢバス６２との
間に２個の一時記憶装置８１，８２を介在させる。ＤＭ
Ａコントローラ２は、周辺装置５からデータ転送要求を
受理すると、データ転送バス６を分離させ、データ交換
が２サイクルで完了するように制御する。第１のサイク
ルでは、ＲＡＭ４からＡバス６１へ読み出したデータを
第１の一時記憶装置８１に記憶させると同時に、周辺装
置５からＢバス６２へ供給されたデータを第２の一時記
憶装置８２に記憶させる。第２のサイクルでは、第１の
一時記憶装置８１からＢバス６２へ読み出したデータを
周辺装置５に受け取らせると同時に、第２の一時記憶装
置８２からＡバス６１へ読み出したデータをＲＡＭ４に
書き込む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセス装置に関するものである。
アクセス装置に関するものである。
【０００２】
【従来の技術】近年、情報機器の装置間データ通信に
は、情報量の増大化、処理速度の高速化に対応するため
にダイレクトメモリアクセス（ＤＭＡ）装置が利用され
るようになっている。
は、情報量の増大化、処理速度の高速化に対応するため
にダイレクトメモリアクセス（ＤＭＡ）装置が利用され
るようになっている。
【０００３】図６は、コンピュータ装置における従来の
ＤＭＡ装置の構成を示している。図６において、１はＣ
ＰＵ（中央処理装置）、２はＤＭＡＣ（ＤＭＡコントロ
ーラ）、３はＲＯＭ（リードオンリーメモリ）、４はＲ
ＡＭ（ランダムアクセスメモリ）、５は周辺装置であ
り、これらはデータ信号線、アドレス信号線及び制御信
号線を含むデータ転送バス６で接続されている。更に、
ＲＡＭ４と周辺装置５との間のデータ交換に係るＤＭＡ
転送のために一時記憶装置８がデータ転送バス６に接続
されており、該一時記憶装置８に専用の制御信号線１０
０を介してＤＭＡＣ２から制御信号が供給されるように
なっている。
ＤＭＡ装置の構成を示している。図６において、１はＣ
ＰＵ（中央処理装置）、２はＤＭＡＣ（ＤＭＡコントロ
ーラ）、３はＲＯＭ（リードオンリーメモリ）、４はＲ
ＡＭ（ランダムアクセスメモリ）、５は周辺装置であ
り、これらはデータ信号線、アドレス信号線及び制御信
号線を含むデータ転送バス６で接続されている。更に、
ＲＡＭ４と周辺装置５との間のデータ交換に係るＤＭＡ
転送のために一時記憶装置８がデータ転送バス６に接続
されており、該一時記憶装置８に専用の制御信号線１０
０を介してＤＭＡＣ２から制御信号が供給されるように
なっている。
【０００４】図６のＤＭＡ装置によれば、ＲＡＭ４に格
納されている第１のデータと、周辺装置５が保持してい
る第２のデータとの交換が次のようにして実行される。
すなわち、まずＲＯＭ３の中に格納されている命令をＣ
ＰＵ１が実行することにより、ＤＭＡＣ２に、ＲＡＭ４
のうち第１のデータが格納されているアドレス（リード
アドレス）と、ＲＡＭ４のうち第２のデータを格納すべ
きアドレス（ライトアドレス）と、周辺装置５のアドレ
スとが設定される。その後、周辺装置５からデータ転送
要求が発生してＤＭＡＣ２がそれを受理すると、データ
転送バス６の空き時間を利用することによりＣＰＵ１の
処理を乱すことなく、ＤＭＡＣ２がＲＡＭ４と周辺装置
５との間の双方向のデータ転送を制御する。ただし、Ｒ
ＡＭ４のアドレスと周辺装置５のアドレスとをデータ転
送バス６で同時に指定することはできないため、一時記
憶装置８が必要である。
納されている第１のデータと、周辺装置５が保持してい
る第２のデータとの交換が次のようにして実行される。
すなわち、まずＲＯＭ３の中に格納されている命令をＣ
ＰＵ１が実行することにより、ＤＭＡＣ２に、ＲＡＭ４
のうち第１のデータが格納されているアドレス（リード
アドレス）と、ＲＡＭ４のうち第２のデータを格納すべ
きアドレス（ライトアドレス）と、周辺装置５のアドレ
スとが設定される。その後、周辺装置５からデータ転送
要求が発生してＤＭＡＣ２がそれを受理すると、データ
転送バス６の空き時間を利用することによりＣＰＵ１の
処理を乱すことなく、ＤＭＡＣ２がＲＡＭ４と周辺装置
５との間の双方向のデータ転送を制御する。ただし、Ｒ
ＡＭ４のアドレスと周辺装置５のアドレスとをデータ転
送バス６で同時に指定することはできないため、一時記
憶装置８が必要である。
【０００５】具体的には、１組のデータの交換に４サイ
クルを要する。まず、第１のサイクルにおいて、ＤＭＡ
Ｃ２は、周辺装置５のアドレスを指定して該周辺装置５
に第２のデータをデータ転送バス６の上へ供給させ、該
第２のデータを一時記憶装置８に記憶させる。第２のサ
イクルでは、ＤＭＡＣ２は、一時記憶装置８に記憶して
いる第２のデータをデータ転送バス６の上へ供給させ、
ＲＡＭ４のライトアドレスを指定して該ＲＡＭ４に第２
のデータを記憶させる。つまり、周辺装置５から供給さ
れた第２のデータが、ＲＡＭ４の設定されたアドレスに
書き込まれる。第３のサイクルでは、ＤＭＡＣ２は、Ｒ
ＡＭ４のリードアドレスを指定して該ＲＡＭ４に第１の
データをデータ転送バス６の上へ供給させ、該第１のデ
ータを一時記憶装置８に記憶させる。第４のサイクルで
は、ＤＭＡＣ２は、一時記憶装置８に記憶している第１
のデータをデータ転送バス６の上へ供給させ、周辺装置
５のアドレスを指定して該周辺装置５に第１のデータを
受け取らせる。つまり、ＲＡＭ４から読み出された第１
のデータが周辺装置５に供給される。複数組のデータの
交換の場合には、これら４サイクルが繰り返されること
となる。
クルを要する。まず、第１のサイクルにおいて、ＤＭＡ
Ｃ２は、周辺装置５のアドレスを指定して該周辺装置５
に第２のデータをデータ転送バス６の上へ供給させ、該
第２のデータを一時記憶装置８に記憶させる。第２のサ
イクルでは、ＤＭＡＣ２は、一時記憶装置８に記憶して
いる第２のデータをデータ転送バス６の上へ供給させ、
ＲＡＭ４のライトアドレスを指定して該ＲＡＭ４に第２
のデータを記憶させる。つまり、周辺装置５から供給さ
れた第２のデータが、ＲＡＭ４の設定されたアドレスに
書き込まれる。第３のサイクルでは、ＤＭＡＣ２は、Ｒ
ＡＭ４のリードアドレスを指定して該ＲＡＭ４に第１の
データをデータ転送バス６の上へ供給させ、該第１のデ
ータを一時記憶装置８に記憶させる。第４のサイクルで
は、ＤＭＡＣ２は、一時記憶装置８に記憶している第１
のデータをデータ転送バス６の上へ供給させ、周辺装置
５のアドレスを指定して該周辺装置５に第１のデータを
受け取らせる。つまり、ＲＡＭ４から読み出された第１
のデータが周辺装置５に供給される。複数組のデータの
交換の場合には、これら４サイクルが繰り返されること
となる。
【０００６】
【発明が解決しようとする課題】上記従来のＤＭＡ装置
によれば、データ転送バス６の上でデータが行き違うこ
とができなかったため、ＲＡＭ４に格納されているデー
タと周辺装置５が保持しているデータとの交換に４サイ
クルを要した。また、データの消失が生じるため、リー
ドアドレスと同一のライトアドレスをＲＡＭ４に指定す
ることはできなかった。したがって、データ交換のため
にＲＡＭ４にリード領域とは別にライト領域を確保する
必要があった。
によれば、データ転送バス６の上でデータが行き違うこ
とができなかったため、ＲＡＭ４に格納されているデー
タと周辺装置５が保持しているデータとの交換に４サイ
クルを要した。また、データの消失が生じるため、リー
ドアドレスと同一のライトアドレスをＲＡＭ４に指定す
ることはできなかった。したがって、データ交換のため
にＲＡＭ４にリード領域とは別にライト領域を確保する
必要があった。
【０００７】本発明の目的は、メモリと周辺装置との間
のデータ交換に係るＤＭＡ転送を高速化することにあ
る。
のデータ交換に係るＤＭＡ転送を高速化することにあ
る。
【０００８】また、本発明の他の目的は、メモリと周辺
装置との間のデータ交換において、メモリのリード領域
と同一の領域をライト領域として指定できるようにする
ことにある。
装置との間のデータ交換において、メモリのリード領域
と同一の領域をライト領域として指定できるようにする
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリと周辺装置との間のデータ転送バ
スを長手方向又はビット幅方向に２分割し、その各々に
接続された２個の一時記憶装置を備えた構成を採用する
ことにより、データ転送バス上でのデータの行き違いを
可能にしたものである。
に、本発明は、メモリと周辺装置との間のデータ転送バ
スを長手方向又はビット幅方向に２分割し、その各々に
接続された２個の一時記憶装置を備えた構成を採用する
ことにより、データ転送バス上でのデータの行き違いを
可能にしたものである。
【００１０】本発明によれば、２分割されたバスを同時
に使用することにより、従来の半分の２サイクルで１組
のデータの交換を実現できる。また、データの消失を生
じることなく、リードアドレスと同一のライトアドレス
をメモリに指定できる。
に使用することにより、従来の半分の２サイクルで１組
のデータの交換を実現できる。また、データの消失を生
じることなく、リードアドレスと同一のライトアドレス
をメモリに指定できる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１２】図１は、本発明に係るＤＭＡ装置の第１の
構成例を示している。図１において、１はＣＰＵ、２は
ＤＭＡＣ、３はＲＯＭ、４はＲＡＭ、５は周辺装置であ
り、これらはデータ転送バス６で接続されている。ただ
し、データ転送バス６の上にバス分離装置７が介在して
おり、該バス分離装置７によりデータ転送バス６を、Ｒ
ＡＭ４に接続された第１のバス（Ａバス）６１と、周辺
装置５に接続された第２のバス（Ｂバス）６２とに分離
できる。更に、Ａバス６１とＢバス６２との間に第１及
び第２の一時記憶装置８１，８２からなる一時記憶装置
８が介在している。周辺装置５、バス分離装置７、第１
の一時記憶装置８１及び第２の一時記憶装置８２には、
各々専用の制御信号線１０１，１０２，１０３，１０４
を介してＤＭＡＣ２からそれぞれ制御信号が供給される
ようになっている。
構成例を示している。図１において、１はＣＰＵ、２は
ＤＭＡＣ、３はＲＯＭ、４はＲＡＭ、５は周辺装置であ
り、これらはデータ転送バス６で接続されている。ただ
し、データ転送バス６の上にバス分離装置７が介在して
おり、該バス分離装置７によりデータ転送バス６を、Ｒ
ＡＭ４に接続された第１のバス（Ａバス）６１と、周辺
装置５に接続された第２のバス（Ｂバス）６２とに分離
できる。更に、Ａバス６１とＢバス６２との間に第１及
び第２の一時記憶装置８１，８２からなる一時記憶装置
８が介在している。周辺装置５、バス分離装置７、第１
の一時記憶装置８１及び第２の一時記憶装置８２には、
各々専用の制御信号線１０１，１０２，１０３，１０４
を介してＤＭＡＣ２からそれぞれ制御信号が供給される
ようになっている。
【００１３】図１のＤＭＡ装置によれば、ＲＡＭ４に格
納されている第１のデータと、周辺装置５が保持してい
る第２のデータとの交換が次のようにして実行される。
すなわち、まずＲＯＭ３の中に格納されている命令をＣ
ＰＵ１が実行することにより、ＤＭＡＣ２に、ＲＡＭ４
のうち第１のデータが格納されているアドレス（リード
アドレス）と、ＲＡＭ４のうち第２のデータを格納すべ
きアドレス（ライトアドレス）とが設定される。その
後、周辺装置５からデータ転送要求が発生してＤＭＡＣ
２がそれを受理すると、データ転送バス６の空き時間を
利用することによりＣＰＵ１の処理を乱すことなく、Ｄ
ＭＡＣ２がＲＡＭ４と周辺装置５との間の双方向のデー
タ転送を制御する。
納されている第１のデータと、周辺装置５が保持してい
る第２のデータとの交換が次のようにして実行される。
すなわち、まずＲＯＭ３の中に格納されている命令をＣ
ＰＵ１が実行することにより、ＤＭＡＣ２に、ＲＡＭ４
のうち第１のデータが格納されているアドレス（リード
アドレス）と、ＲＡＭ４のうち第２のデータを格納すべ
きアドレス（ライトアドレス）とが設定される。その
後、周辺装置５からデータ転送要求が発生してＤＭＡＣ
２がそれを受理すると、データ転送バス６の空き時間を
利用することによりＣＰＵ１の処理を乱すことなく、Ｄ
ＭＡＣ２がＲＡＭ４と周辺装置５との間の双方向のデー
タ転送を制御する。
【００１４】具体的には、１組のデータの交換が２サイ
クルで完了する。まず、データ転送バス６の空き時間を
利用した第１のサイクルにおいて、ＤＭＡＣ２は、バス
分離装置７にデータ転送バス６を分離させ、Ａバス６１
を用いてＲＡＭ４のリードアドレスを指定して該ＲＡＭ
４に第１のデータを該Ａバス６１の上へ供給させ、該第
１のデータを第１の一時記憶装置８１に記憶させると同
時に、制御信号線１０１を介して周辺装置５を制御して
該周辺装置５にＢバス６２の上へ第２のデータを供給さ
せ、該第２のデータを第２の一時記憶装置８２に記憶さ
せる。これにより、第１の一時記憶装置８１には第１の
データが、第２の一時記憶装置８２には第２のデータが
それぞれ格納されることになる。データ転送バス６の次
の空き時間を利用した第２のサイクルでは、ＤＭＡＣ２
は、バス分離装置７にデータ転送バス６を再度分離さ
せ、第１の一時記憶装置８１に記憶している第１のデー
タをＢバス６２の上へ供給させ、制御信号線１０１を介
して周辺装置５を制御して該周辺装置５に第１のデータ
を受け取らせると同時に、第２の一時記憶装置８２に記
憶している第２のデータをＡバス６１の上へ供給させ、
Ａバス６１を用いてＲＡＭ４のライトアドレスを指定し
て該ＲＡＭ４に第２のデータを記憶させる。これによ
り、第１のデータと第２のデータとの交換が完了する。
クルで完了する。まず、データ転送バス６の空き時間を
利用した第１のサイクルにおいて、ＤＭＡＣ２は、バス
分離装置７にデータ転送バス６を分離させ、Ａバス６１
を用いてＲＡＭ４のリードアドレスを指定して該ＲＡＭ
４に第１のデータを該Ａバス６１の上へ供給させ、該第
１のデータを第１の一時記憶装置８１に記憶させると同
時に、制御信号線１０１を介して周辺装置５を制御して
該周辺装置５にＢバス６２の上へ第２のデータを供給さ
せ、該第２のデータを第２の一時記憶装置８２に記憶さ
せる。これにより、第１の一時記憶装置８１には第１の
データが、第２の一時記憶装置８２には第２のデータが
それぞれ格納されることになる。データ転送バス６の次
の空き時間を利用した第２のサイクルでは、ＤＭＡＣ２
は、バス分離装置７にデータ転送バス６を再度分離さ
せ、第１の一時記憶装置８１に記憶している第１のデー
タをＢバス６２の上へ供給させ、制御信号線１０１を介
して周辺装置５を制御して該周辺装置５に第１のデータ
を受け取らせると同時に、第２の一時記憶装置８２に記
憶している第２のデータをＡバス６１の上へ供給させ、
Ａバス６１を用いてＲＡＭ４のライトアドレスを指定し
て該ＲＡＭ４に第２のデータを記憶させる。これによ
り、第１のデータと第２のデータとの交換が完了する。
【００１５】上記データ交換動作を要約すると、第１の
サイクル＝（ＲＡＭ４→Ａバス６１→第１の一時記憶装
置８１）‖（周辺装置５→Ｂバス６２→第２の一時記憶
装置８２）、第２のサイクル＝（第１の一時記憶装置８
１→Ｂバス６２→周辺装置５）‖（第２の一時記憶装置
８２→Ａバス６１→ＲＡＭ４）である。ここに、「→」
はデータの流れを、「‖」は同時進行をそれぞれ意味す
る。複数組のデータの交換の場合には、これら２サイク
ルが繰り返されることとなる。
サイクル＝（ＲＡＭ４→Ａバス６１→第１の一時記憶装
置８１）‖（周辺装置５→Ｂバス６２→第２の一時記憶
装置８２）、第２のサイクル＝（第１の一時記憶装置８
１→Ｂバス６２→周辺装置５）‖（第２の一時記憶装置
８２→Ａバス６１→ＲＡＭ４）である。ここに、「→」
はデータの流れを、「‖」は同時進行をそれぞれ意味す
る。複数組のデータの交換の場合には、これら２サイク
ルが繰り返されることとなる。
【００１６】以上のように図１の構成によれば、従来の
半分の２サイクルで１組のデータの交換を実現できる。
また、データの消失を生じることなく、リードアドレス
と同一のライトアドレスをＲＡＭ４に指定できる。な
お、Ｂバス６２をＤＭＡＣ２に接続すれば、データ転送
バス６の分離状態でもＢバス６２を介した周辺装置５の
指定が可能になる。
半分の２サイクルで１組のデータの交換を実現できる。
また、データの消失を生じることなく、リードアドレス
と同一のライトアドレスをＲＡＭ４に指定できる。な
お、Ｂバス６２をＤＭＡＣ２に接続すれば、データ転送
バス６の分離状態でもＢバス６２を介した周辺装置５の
指定が可能になる。
【００１７】図２は、本発明に係るＤＭＡ装置の第２の
構成例を示している。図１中の周辺装置５として、図２
ではシリアル転送装置９が採用されている。シリアル転
送装置９は、該シリアル転送装置９を含むコンピュータ
装置と外部装置１０との間のシリアルデータ転送を司る
ものであって、ＤＭＡＣ２へデータ転送要求１０５を発
する。シリアル転送装置９と外部装置１０との間にはシ
リアルバス１１が介在している。図２中の他の構成は図
１と同様であり、図２のＲＡＭ４とシリアル転送装置９
との間のデータ交換動作は、図１のＲＡＭ４と周辺装置
５との間のデータ交換動作と同様である。
構成例を示している。図１中の周辺装置５として、図２
ではシリアル転送装置９が採用されている。シリアル転
送装置９は、該シリアル転送装置９を含むコンピュータ
装置と外部装置１０との間のシリアルデータ転送を司る
ものであって、ＤＭＡＣ２へデータ転送要求１０５を発
する。シリアル転送装置９と外部装置１０との間にはシ
リアルバス１１が介在している。図２中の他の構成は図
１と同様であり、図２のＲＡＭ４とシリアル転送装置９
との間のデータ交換動作は、図１のＲＡＭ４と周辺装置
５との間のデータ交換動作と同様である。
【００１８】図３は、本発明に係るＤＭＡ装置の第３の
構成例を示している。図３において、１はＣＰＵ、２は
ＤＭＡＣ、３はＲＯＭ、４はＲＡＭ、５は周辺装置であ
り、これらは２ｎビット幅のデータ転送バス６で接続さ
れている。このデータ転送バス６のうちの上位ｎビット
幅からなる上位バス６５には第１の一時記憶装置８１
が、下位ｎビット幅からなる下位バス６６には第２の一
時記憶装置８２がそれぞれ接続されている。周辺装置５
には専用の制御信号線１１１を介して、第１及び第２の
一時記憶装置８１，８２からなる一時記憶装置８には他
の専用制御信号線１１２を介してそれぞれＤＭＡＣ２か
ら制御信号が供給されるようになっている。具体的に
は、周辺装置５が例えばシリアル転送装置であるなら
ば、該シリアル転送装置のデータ処理単位が８ビットで
あり、データ転送バス６のビット幅が１６である。
構成例を示している。図３において、１はＣＰＵ、２は
ＤＭＡＣ、３はＲＯＭ、４はＲＡＭ、５は周辺装置であ
り、これらは２ｎビット幅のデータ転送バス６で接続さ
れている。このデータ転送バス６のうちの上位ｎビット
幅からなる上位バス６５には第１の一時記憶装置８１
が、下位ｎビット幅からなる下位バス６６には第２の一
時記憶装置８２がそれぞれ接続されている。周辺装置５
には専用の制御信号線１１１を介して、第１及び第２の
一時記憶装置８１，８２からなる一時記憶装置８には他
の専用制御信号線１１２を介してそれぞれＤＭＡＣ２か
ら制御信号が供給されるようになっている。具体的に
は、周辺装置５が例えばシリアル転送装置であるなら
ば、該シリアル転送装置のデータ処理単位が８ビットで
あり、データ転送バス６のビット幅が１６である。
【００１９】図３のＤＭＡ装置によれば、周辺装置５か
ら発せられたデータ転送要求をＤＭＡＣ２が受理する
と、ＲＡＭ４と周辺装置５との間のデータ交換が、第１
のサイクル＝（ＲＡＭ４→上位バス６５→第１の一時記
憶装置８１）‖（周辺装置５→下位バス６６→第２の一
時記憶装置８２）、第２のサイクル＝（第１の一時記憶
装置８１→上位バス６５→周辺装置５）‖（第２の一時
記憶装置８２→下位バス６６→ＲＡＭ４）のように２サ
イクルで完了する。また、同様のデータ交換を、第１の
サイクル＝（ＲＡＭ４→下位バス６６→第２の一時記憶
装置８２）‖（周辺装置５→上位バス６５→第１の一時
記憶装置８１）、第２のサイクル＝（第２の一時記憶装
置８２→下位バス６６→周辺装置５）‖（第１の一時記
憶装置８１→上位バス６５→ＲＡＭ４）のような経路で
実現することも可能である。
ら発せられたデータ転送要求をＤＭＡＣ２が受理する
と、ＲＡＭ４と周辺装置５との間のデータ交換が、第１
のサイクル＝（ＲＡＭ４→上位バス６５→第１の一時記
憶装置８１）‖（周辺装置５→下位バス６６→第２の一
時記憶装置８２）、第２のサイクル＝（第１の一時記憶
装置８１→上位バス６５→周辺装置５）‖（第２の一時
記憶装置８２→下位バス６６→ＲＡＭ４）のように２サ
イクルで完了する。また、同様のデータ交換を、第１の
サイクル＝（ＲＡＭ４→下位バス６６→第２の一時記憶
装置８２）‖（周辺装置５→上位バス６５→第１の一時
記憶装置８１）、第２のサイクル＝（第２の一時記憶装
置８２→下位バス６６→周辺装置５）‖（第１の一時記
憶装置８１→上位バス６５→ＲＡＭ４）のような経路で
実現することも可能である。
【００２０】図４は、本発明に係るＤＭＡ装置の第４の
構成例を示している。図４では、データ転送バス６のう
ちの下位ｎビット幅からなる下位バス６６に第１の一時
記憶装置８１が、上位ｎビット幅からなる上位バス６５
に第２の一時記憶装置８２がそれぞれ接続されている。
構成例を示している。図４では、データ転送バス６のう
ちの下位ｎビット幅からなる下位バス６６に第１の一時
記憶装置８１が、上位ｎビット幅からなる上位バス６５
に第２の一時記憶装置８２がそれぞれ接続されている。
【００２１】図４のＤＭＡ装置によれば、周辺装置５か
ら発せられたデータ転送要求をＤＭＡＣ２が受理する
と、ＲＡＭ４と周辺装置５との間のデータ交換が、第１
のサイクル＝（ＲＡＭ４→下位バス６６→第１の一時記
憶装置８１）‖（周辺装置５→上位バス６５→第２の一
時記憶装置８２）、第２のサイクル＝（第１の一時記憶
装置８１→下位バス６６→周辺装置５）‖（第２の一時
記憶装置８２→上位バス６５→ＲＡＭ４）のように２サ
イクルで完了する。また、同様のデータ交換を、第１の
サイクル＝（ＲＡＭ４→上位バス６５→第２の一時記憶
装置８２）‖（周辺装置５→下位バス６６→第１の一時
記憶装置８１）、第２のサイクル＝（第２の一時記憶装
置８２→上位バス６５→周辺装置５）‖（第１の一時記
憶装置８１→下位バス６６→ＲＡＭ４）のような経路で
実現することも可能である。
ら発せられたデータ転送要求をＤＭＡＣ２が受理する
と、ＲＡＭ４と周辺装置５との間のデータ交換が、第１
のサイクル＝（ＲＡＭ４→下位バス６６→第１の一時記
憶装置８１）‖（周辺装置５→上位バス６５→第２の一
時記憶装置８２）、第２のサイクル＝（第１の一時記憶
装置８１→下位バス６６→周辺装置５）‖（第２の一時
記憶装置８２→上位バス６５→ＲＡＭ４）のように２サ
イクルで完了する。また、同様のデータ交換を、第１の
サイクル＝（ＲＡＭ４→上位バス６５→第２の一時記憶
装置８２）‖（周辺装置５→下位バス６６→第１の一時
記憶装置８１）、第２のサイクル＝（第２の一時記憶装
置８２→上位バス６５→周辺装置５）‖（第１の一時記
憶装置８１→下位バス６６→ＲＡＭ４）のような経路で
実現することも可能である。
【００２２】図５は、本発明に係るＤＭＡ装置の第５の
構成例を示している。図５では、データ転送バス６の上
位及び下位バス６５，６６に、第１及び第２の一時記憶
装置８１，８２の双方が接続されている。
構成例を示している。図５では、データ転送バス６の上
位及び下位バス６５，６６に、第１及び第２の一時記憶
装置８１，８２の双方が接続されている。
【００２３】図５のＤＭＡ装置によれば、ＲＡＭ４と周
辺装置５との間の種々の経路でのデータ交換が可能であ
る。例えば、第１のサイクル＝（ＲＡＭ４→上位バス６
５→第１の一時記憶装置８１）‖（周辺装置５→下位バ
ス６６→第２の一時記憶装置８２）、第２のサイクル＝
（第１の一時記憶装置８１→下位バス６６→周辺装置
５）‖（第２の一時記憶装置８２→上位バス６５→ＲＡ
Ｍ４）が可能である。また、第１のサイクル＝（ＲＡＭ
４→下位バス６６→第２の一時記憶装置８２）‖（周辺
装置５→上位バス６５→第１の一時記憶装置８１）、第
２のサイクル＝（第２の一時記憶装置８２→上位バス６
５→周辺装置５）‖（第１の一時記憶装置８１→下位バ
ス６６→ＲＡＭ４）も可能である。更に、第１のサイク
ル＝（ＲＡＭ４→上位バス６５→第２の一時記憶装置８
２）‖（周辺装置５→下位バス６６→第１の一時記憶装
置８１）、第２のサイクル＝（第２の一時記憶装置８２
→下位バス６６→周辺装置５）‖（第１の一時記憶装置
８１→上位バス６５→ＲＡＭ４）も可能である。更にま
た、第１のサイクル＝（ＲＡＭ４→下位バス６６→第１
の一時記憶装置８１）‖（周辺装置５→上位バス６５→
第２の一時記憶装置８２）、第２のサイクル＝（第１の
一時記憶装置８１→上位バス６５→周辺装置５）‖（第
２の一時記憶装置８２→下位バス６６→ＲＡＭ４）も可
能である。
辺装置５との間の種々の経路でのデータ交換が可能であ
る。例えば、第１のサイクル＝（ＲＡＭ４→上位バス６
５→第１の一時記憶装置８１）‖（周辺装置５→下位バ
ス６６→第２の一時記憶装置８２）、第２のサイクル＝
（第１の一時記憶装置８１→下位バス６６→周辺装置
５）‖（第２の一時記憶装置８２→上位バス６５→ＲＡ
Ｍ４）が可能である。また、第１のサイクル＝（ＲＡＭ
４→下位バス６６→第２の一時記憶装置８２）‖（周辺
装置５→上位バス６５→第１の一時記憶装置８１）、第
２のサイクル＝（第２の一時記憶装置８２→上位バス６
５→周辺装置５）‖（第１の一時記憶装置８１→下位バ
ス６６→ＲＡＭ４）も可能である。更に、第１のサイク
ル＝（ＲＡＭ４→上位バス６５→第２の一時記憶装置８
２）‖（周辺装置５→下位バス６６→第１の一時記憶装
置８１）、第２のサイクル＝（第２の一時記憶装置８２
→下位バス６６→周辺装置５）‖（第１の一時記憶装置
８１→上位バス６５→ＲＡＭ４）も可能である。更にま
た、第１のサイクル＝（ＲＡＭ４→下位バス６６→第１
の一時記憶装置８１）‖（周辺装置５→上位バス６５→
第２の一時記憶装置８２）、第２のサイクル＝（第１の
一時記憶装置８１→上位バス６５→周辺装置５）‖（第
２の一時記憶装置８２→下位バス６６→ＲＡＭ４）も可
能である。
【００２４】以上のように図３〜図５のいずれの構成に
よっても、従来の半分の２サイクルで１組のデータの交
換を実現できる。また、データの消失を生じることな
く、リードアドレスと同一のライトアドレスをＲＡＭ４
に指定できる。なお、図３〜図５中の周辺装置５とし
て、図２のようなシリアル転送装置を採用できることは
もちろんである。
よっても、従来の半分の２サイクルで１組のデータの交
換を実現できる。また、データの消失を生じることな
く、リードアドレスと同一のライトアドレスをＲＡＭ４
に指定できる。なお、図３〜図５中の周辺装置５とし
て、図２のようなシリアル転送装置を採用できることは
もちろんである。
【００２５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、メモリと周辺装置との間のデータ転送バスを長手方
向又はビット幅方向に２分割し、その各々に接続された
２個の一時記憶装置を備えた構成を採用することによ
り、データ転送バス上でのデータの行き違いを可能にし
たので、従来の半分の２サイクルで１組のデータの交換
を実現でき、ＤＭＡ転送が高速化する。また、データ交
換に係るＤＭＡ転送において、メモリのリード領域と同
一の領域をライト領域として指定できる効果が得られ
る。
ば、メモリと周辺装置との間のデータ転送バスを長手方
向又はビット幅方向に２分割し、その各々に接続された
２個の一時記憶装置を備えた構成を採用することによ
り、データ転送バス上でのデータの行き違いを可能にし
たので、従来の半分の２サイクルで１組のデータの交換
を実現でき、ＤＭＡ転送が高速化する。また、データ交
換に係るＤＭＡ転送において、メモリのリード領域と同
一の領域をライト領域として指定できる効果が得られ
る。
【図１】本発明に係るＤＭＡ装置の第１の構成例を示す
ブロック図である。
ブロック図である。
【図２】本発明に係るＤＭＡ装置の第２の構成例を示す
ブロック図である。
ブロック図である。
【図３】本発明に係るＤＭＡ装置の第３の構成例を示す
ブロック図である。
ブロック図である。
【図４】本発明に係るＤＭＡ装置の第４の構成例を示す
ブロック図である。
ブロック図である。
【図５】本発明に係るＤＭＡ装置の第５の構成例を示す
ブロック図である。
ブロック図である。
【図６】従来のＤＭＡ装置の構成を示すブロック図であ
る。
る。
１ ＣＰＵ（中央処理装置） ２ ＤＭＡＣ（ＤＭＡコントローラ） ３ ＲＯＭ（リードオンリーメモリ） ４ ＲＡＭ（ランダムアクセスメモリ） ５ 周辺装置 ６ データ転送バス ７ バス分離装置 ８ 一時記憶装置 ９ シリアル転送装置 １０ 外部装置 １１ シリアルバス ６１ Ａバス ６２ Ｂバス ６５ 上位バス ６６ 下位バス ８１ 第１の一時記憶装置 ８２ 第２の一時記憶装置
Claims (6)
- 【請求項１】 コンピュータ装置におけるメモリと周辺
装置との間に介在したデータ転送バスと、 前記データ転送バスを、前記メモリに接続された第１の
バスと前記周辺装置に接続された第２のバスとに分離す
るためのバス分離装置と、 各々前記第１のバスと前記第２のバスとの間に介在した
第１及び第２の一時記憶装置と、 前記メモリと前記周辺装置との間の双方向のデータ転送
を制御するためのダイレクトメモリアクセス制御装置と
を備え、 前記ダイレクトメモリアクセス制御装置は、 データ転送要求を受理した場合には、前記バス分離装置
に前記データ転送バスを前記第１及び第２のバスに分離
させ、かつ、 第１のサイクルにおいて、前記メモリに前記第１のバス
上へ第１のデータを供給させ、該第１のデータを前記第
１の一時記憶装置に記憶させると同時に、前記周辺装置
に前記第２のバス上へ第２のデータを供給させ、該第２
のデータを前記第２の一時記憶装置に記憶させ、 第２のサイクルにおいて、前記第１の一時記憶装置に前
記第２のバス上へ前記第１のデータを供給させ、該第１
のデータを前記周辺装置に受け取らせると同時に、前記
第２の一時記憶装置に前記第１のバス上へ前記第２のデ
ータを供給させ、該第２のデータを前記メモリに記憶さ
せるように制御する機能を備えたことを特徴とするダイ
レクトメモリアクセス装置。 - 【請求項２】 コンピュータ装置におけるメモリと周辺
装置との間に介在した２ｎビット幅のデータ転送バス
と、 前記データ転送バスのうちの上位ｎビット幅からなる上
位バスに接続された第１の一時記憶装置と、 前記データ転送バスのうちの下位ｎビット幅からなる下
位バスに接続された第２の一時記憶装置と、 前記メモリと前記周辺装置との間の双方向のデータ転送
を制御するためのダイレクトメモリアクセス制御装置と
を備え、 前記ダイレクトメモリアクセス制御装置は、 データ転送要求を受理した場合には、 第１のサイクルにおいて、前記メモリに前記上位及び下
位バスのうちのいずれか一方のバス上へ第１のデータを
供給させ、該第１のデータを前記第１及び第２の一時記
憶装置のうちのいずれか一方の一時記憶装置に記憶させ
ると同時に、前記周辺装置に他方のバス上へ第２のデー
タを供給させ、該第２のデータを他方の一時記憶装置に
記憶させ、 前記第１のデータが前記第１の一時記憶装置に、前記第
２のデータが前記第２の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第１の一
時記憶装置に前記上位バス上へ前記第１のデータを供給
させ、該第１のデータを前記周辺装置に受け取らせると
同時に、前記第２の一時記憶装置に前記下位バス上へ前
記第２のデータを供給させ、該第２のデータを前記メモ
リに記憶させるように制御し、 前記第１のデータが前記第２の一時記憶装置に、前記第
２のデータが前記第１の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第２の一
時記憶装置に前記下位バス上へ前記第１のデータを供給
させ、該第１のデータを前記周辺装置に受け取らせると
同時に、前記第１の一時記憶装置に前記上位バス上へ前
記第２のデータを供給させ、該第２のデータを前記メモ
リに記憶させるように制御する機能を備えたことを特徴
とするダイレクトメモリアクセス装置。 - 【請求項３】 コンピュータ装置におけるメモリと周辺
装置との間に介在した２ｎビット幅のデータ転送バス
と、 前記データ転送バスのうちの上位ｎビット幅からなる下
位バスに接続された第１の一時記憶装置と、 前記データ転送バスのうちの下位ｎビット幅からなる上
位バスに接続された第２の一時記憶装置と、 前記メモリと前記周辺装置との間の双方向のデータ転送
を制御するためのダイレクトメモリアクセス制御装置と
を備え、 前記ダイレクトメモリアクセス制御装置は、 データ転送要求を受理した場合には、 第１のサイクルにおいて、前記メモリに前記上位及び下
位バスのうちのいずれか一方のバス上へ第１のデータを
供給させ、該第１のデータを前記第１及び第２の一時記
憶装置のうちのいずれか一方の一時記憶装置に記憶させ
ると同時に、前記周辺装置に他方のバス上へ第２のデー
タを供給させ、該第２のデータを他方の一時記憶装置に
記憶させ、 前記第１のデータが前記第１の一時記憶装置に、前記第
２のデータが前記第２の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第１の一
時記憶装置に前記下位バス上へ前記第１のデータを供給
させ、該第１のデータを前記周辺装置に受け取らせると
同時に、前記第２の一時記憶装置に前記上位バス上へ前
記第２のデータを供給させ、該第２のデータを前記メモ
リに記憶させるように制御し、 前記第１のデータが前記第２の一時記憶装置に、前記第
２のデータが前記第１の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第２の一
時記憶装置に前記上位バス上へ前記第１のデータを供給
させ、該第１のデータを前記周辺装置に受け取らせると
同時に、前記第１の一時記憶装置に前記下位バス上へ前
記第２のデータを供給させ、該第２のデータを前記メモ
リに記憶させるように制御する機能を備えたことを特徴
とするダイレクトメモリアクセス装置。 - 【請求項４】 コンピュータ装置におけるメモリと周辺
装置との間に介在した２ｎビット幅のデータ転送バス
と、 前記データ転送バスのうちの上位ｎビット幅からなる上
位バス及び下位ｎビット幅からなる下位バスにそれぞれ
接続された第１の一時記憶装置と、 前記上位及び下位バスにそれぞれ接続された第２の一時
記憶装置と、 前記メモリと前記周辺装置との間の双方向のデータ転送
を制御するためのダイレクトメモリアクセス制御装置と
を備え、 前記ダイレクトメモリアクセス制御装置は、 データ転送要求を受理した場合には、 第１のサイクルにおいて、前記メモリに前記上位及び下
位バスのうちのいずれか一方のバス上へ第１のデータを
供給させ、該第１のデータを前記第１及び第２の一時記
憶装置のうちのいずれか一方の一時記憶装置に記憶させ
ると同時に、前記周辺装置に他方のバス上へ第２のデー
タを供給させ、該第２のデータを他方の一時記憶装置に
記憶させ、 前記第１のデータが前記第１の一時記憶装置に、前記第
２のデータが前記第２の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第１の一
時記憶装置に前記上位及び下位バスのうちのいずれか一
方のバス上へ前記第１のデータを供給させ、該第１のデ
ータを前記周辺装置に受け取らせると同時に、前記第２
の一時記憶装置に他方のバス上へ前記第２のデータを供
給させ、該第２のデータを前記メモリに記憶させるよう
に制御し、 前記第１のデータが前記第２の一時記憶装置に、前記第
２のデータが前記第１の一時記憶装置にそれぞれ記憶さ
れた場合には、第２のサイクルにおいて、前記第２の一
時記憶装置に前記上位及び下位バスのうちのいずれか一
方のバス上へ前記第１のデータを供給させ、該第１のデ
ータを前記周辺装置に受け取らせると同時に、前記第１
の一時記憶装置に他方のバス上へ前記第２のデータを供
給させ、該第２のデータを前記メモリに記憶させるよう
に制御する機能を備えたことを特徴とするダイレクトメ
モリアクセス装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載のダ
イレクトメモリアクセス装置において、 前記メモリのうち、前記第１のデータが格納されていた
アドレスと前記第２のデータの格納アドレスとは同一で
あることを特徴とするダイレクトメモリアクセス装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載のダ
イレクトメモリアクセス装置において、 前記周辺装置は、前記コンピュータ装置と該コンピュー
タ装置の外部装置との間のシリアルデータ転送を司るシ
リアル転送装置であることを特徴とするダイレクトメモ
リアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14880297A JPH10340248A (ja) | 1997-06-06 | 1997-06-06 | ダイレクトメモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14880297A JPH10340248A (ja) | 1997-06-06 | 1997-06-06 | ダイレクトメモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340248A true JPH10340248A (ja) | 1998-12-22 |
Family
ID=15461043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14880297A Withdrawn JPH10340248A (ja) | 1997-06-06 | 1997-06-06 | ダイレクトメモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307569C (zh) * | 2003-11-05 | 2007-03-28 | 三星电子株式会社 | 在多处理器环境下使用直接存储器存取的高速传递数据的方法和装置 |
-
1997
- 1997-06-06 JP JP14880297A patent/JPH10340248A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307569C (zh) * | 2003-11-05 | 2007-03-28 | 三星电子株式会社 | 在多处理器环境下使用直接存储器存取的高速传递数据的方法和装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |