JPH0784871A - 連続アドレスデータ用メモリのアクセス回路 - Google Patents
連続アドレスデータ用メモリのアクセス回路Info
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- JPH0784871A JPH0784871A JP5233224A JP23322493A JPH0784871A JP H0784871 A JPH0784871 A JP H0784871A JP 5233224 A JP5233224 A JP 5233224A JP 23322493 A JP23322493 A JP 23322493A JP H0784871 A JPH0784871 A JP H0784871A
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- Japan
- Prior art keywords
- data
- address
- memory
- memory device
- circuit
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- DIUIQJFZKRAGBZ-UHFFFAOYSA-N chetoseminudin A Natural products O=C1C(SSS2)(CO)N(C)C(=O)C32CC2(N4C5=CC=CC=C5C(CC56C(N(C)C(CO)(SS5)C(=O)N6C)=O)=C4)C4=CC=CC=C4NC2N31 DIUIQJFZKRAGBZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- DZRJLJPPUJADOO-UHFFFAOYSA-N chaetomin Natural products CN1C(=O)C2(Cc3cn(C)c4ccccc34)SSC1(CO)C(=O)N2C56CC78SSC(CO)(N(C)C7=O)C(=O)N8C5Nc9ccccc69 DZRJLJPPUJADOO-UHFFFAOYSA-N 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 本発明は、連続アドレスデータ用メモリのア
クセス回路に関し、連続アドレスデータの読み書きを高
速化することを目的とする。 【構成】 連続するアドレスをｍ個に分割し、それぞれ
に対応させたｍ個のメモリデバイス４−１〜４−ｍと、
中央処理装置からのセレクト信号ＣＳ−Ｂによってアド
レスのカウントアップ／ダウンを行うアドレスカウンタ
１と、アドレスカウンタ１の出力を受け、アクセスすべ
きアドレスをｍ個のメモリデバイスに分配するディスト
リビュータ３と、メモリデバイスに対応して設けられた
データラッチ回路６−１〜６−ｍとを具備し、中央処理
装置からのデータをデータラッチ回路を介してメモリデ
バイスへ書き込み、またはメモリデバイスからのデータ
をデータラッチ回路を介して中央処理装置へ読み出すよ
うに構成される。
クセス回路に関し、連続アドレスデータの読み書きを高
速化することを目的とする。 【構成】 連続するアドレスをｍ個に分割し、それぞれ
に対応させたｍ個のメモリデバイス４−１〜４−ｍと、
中央処理装置からのセレクト信号ＣＳ−Ｂによってアド
レスのカウントアップ／ダウンを行うアドレスカウンタ
１と、アドレスカウンタ１の出力を受け、アクセスすべ
きアドレスをｍ個のメモリデバイスに分配するディスト
リビュータ３と、メモリデバイスに対応して設けられた
データラッチ回路６−１〜６−ｍとを具備し、中央処理
装置からのデータをデータラッチ回路を介してメモリデ
バイスへ書き込み、またはメモリデバイスからのデータ
をデータラッチ回路を介して中央処理装置へ読み出すよ
うに構成される。
Description
【０００１】
【産業上の利用分野】本発明は連続アドレスデータ用メ
モリのアクセス回路に関し、特に、高品質の音声、動画
データを必要とするマルチメディアの普及により、高速
にアクセスできる大容量のメモリを低価格で実現する回
路に関する。
モリのアクセス回路に関し、特に、高品質の音声、動画
データを必要とするマルチメディアの普及により、高速
にアクセスできる大容量のメモリを低価格で実現する回
路に関する。
【０００２】
【従来の技術】従来の連続アドレスデータ用メモリのブ
ロック回路図が図４に示される。従来の連続アドレスデ
ータ用メモリ１０２は、中央処理装置（ＣＰＵ）１００
がアドレスカウンタ１０３に設定したアドレス初期値を
先頭としたメモリデバイス１０５のメモリ空間を、ＣＳ
信号でカウントアップ／ダウンするアドレスカウンタ１
０３の出力する内部アドレスによってアドレス指定す
る。データ書き込み時にはＣＰＵ１００はデータラッチ
１０４へデータライトし、連続アドレスデータ用メモリ
１０２はアドレスカウンタ１０３の指定するアドレスへ
データラッチ１０４の内容を転送する。データ読み出し
時には、アドレスカウンタ１０３が指定するアドレスの
データをデータラッチ１０４へ転送しておき、ＣＰＵ１
００はデータラッチ１０４からデータを読み出す。この
ようにして、メモリデバイス１０５内の連続アドレスデ
ータを、ＣＰＵ１００はデータラッチ１０４へ連続アク
セスすることでリード・ライトできる。なお、図４にお
けるアドレスレコーダ１０１、入出力装置（Ｉ／Ｏ）１
１１、ランダムアクセスメモリ／読み出し専用メモリ１
１２は、通常の情報処理装置において使用されるものと
同等の役割を果すものである。
ロック回路図が図４に示される。従来の連続アドレスデ
ータ用メモリ１０２は、中央処理装置（ＣＰＵ）１００
がアドレスカウンタ１０３に設定したアドレス初期値を
先頭としたメモリデバイス１０５のメモリ空間を、ＣＳ
信号でカウントアップ／ダウンするアドレスカウンタ１
０３の出力する内部アドレスによってアドレス指定す
る。データ書き込み時にはＣＰＵ１００はデータラッチ
１０４へデータライトし、連続アドレスデータ用メモリ
１０２はアドレスカウンタ１０３の指定するアドレスへ
データラッチ１０４の内容を転送する。データ読み出し
時には、アドレスカウンタ１０３が指定するアドレスの
データをデータラッチ１０４へ転送しておき、ＣＰＵ１
００はデータラッチ１０４からデータを読み出す。この
ようにして、メモリデバイス１０５内の連続アドレスデ
ータを、ＣＰＵ１００はデータラッチ１０４へ連続アク
セスすることでリード・ライトできる。なお、図４にお
けるアドレスレコーダ１０１、入出力装置（Ｉ／Ｏ）１
１１、ランダムアクセスメモリ／読み出し専用メモリ１
１２は、通常の情報処理装置において使用されるものと
同等の役割を果すものである。
【０００３】
【発明が解決しようとする課題】従来の連続アドレスデ
ータ用メモリでは、１つのメモリデバイスに、アドレス
が連続してマッピングされているため、メモリデバイス
のアクセス速度に応じてＣＰＵ待ち時間を挿入する必要
があり、大量の連続データを扱う場合、待ち時間のため
に高速化することができないといった問題点が存在し
た。
ータ用メモリでは、１つのメモリデバイスに、アドレス
が連続してマッピングされているため、メモリデバイス
のアクセス速度に応じてＣＰＵ待ち時間を挿入する必要
があり、大量の連続データを扱う場合、待ち時間のため
に高速化することができないといった問題点が存在し
た。
【０００４】従って、本発明の目的は、データラッチと
メモリデバイス間のデータ転送をＣＰＵから独立させ、
かつ転送中にＣＰＵが次のアドレスへアクセス可能とし
て、ＣＰＵへ待ち時間が発生しないようにし、連続アド
レスデータの読み書きを高速化することにある。
メモリデバイス間のデータ転送をＣＰＵから独立させ、
かつ転送中にＣＰＵが次のアドレスへアクセス可能とし
て、ＣＰＵへ待ち時間が発生しないようにし、連続アド
レスデータの読み書きを高速化することにある。
【０００５】
【課題を解決するための手段】本発明においては、図１
に例示されるように、連続するアドレスをｍ個に分割
し、それぞれに対応させたｍ個のメモリデバイス４−１
〜４−ｍと、ＣＰＵからのセレクト信号ＣＳ−Ｂによっ
てアドレスのカウントアップ／ダウンを行うアドレスカ
ウンタ１と、アドレスカウンタ１の出力を受け、アクセ
スすべきアドレスをｍ個のメモリデバイスに分配するデ
ィストリビュータ３と、分割されたメモリデバイスに対
応して設けられたデータラッチ回路６−１〜６−ｍとを
具備し、ＣＰＵからのデータをデータラッチ回路６−１
〜６−ｍを介してメモリデバイスへ書き込み、またはメ
モリデバイスからのデータをデータラッチ回路６−１〜
６−ｍを介してＣＰＵへ読み出すように構成される。
に例示されるように、連続するアドレスをｍ個に分割
し、それぞれに対応させたｍ個のメモリデバイス４−１
〜４−ｍと、ＣＰＵからのセレクト信号ＣＳ−Ｂによっ
てアドレスのカウントアップ／ダウンを行うアドレスカ
ウンタ１と、アドレスカウンタ１の出力を受け、アクセ
スすべきアドレスをｍ個のメモリデバイスに分配するデ
ィストリビュータ３と、分割されたメモリデバイスに対
応して設けられたデータラッチ回路６−１〜６−ｍとを
具備し、ＣＰＵからのデータをデータラッチ回路６−１
〜６−ｍを介してメモリデバイスへ書き込み、またはメ
モリデバイスからのデータをデータラッチ回路６−１〜
６−ｍを介してＣＰＵへ読み出すように構成される。
【０００６】
【作用】本発明では、ＣＰＵ１００とメモリデバイス４
−１〜４−ｍの間にデータラッチ６−１〜６−ｍを介在
させ、データラッチとメモリデバイス間のデータ転送を
ディストリビュータ３が行っている。また、ディストリ
ビュータによってデータラッチおよびメモリデバイスが
順に選択されていくので、例えば、データラッチ６−１
とメモリデバイス４−１間で転送されている間、ＣＰＵ
では他のデータラッチをアクセスでき、ＣＰＵ側には１
つのレジスタへの待ち時間なしの状態と見せることがで
きるため、連続アドレスデータへの高速アクセスが可能
になる。
−１〜４−ｍの間にデータラッチ６−１〜６−ｍを介在
させ、データラッチとメモリデバイス間のデータ転送を
ディストリビュータ３が行っている。また、ディストリ
ビュータによってデータラッチおよびメモリデバイスが
順に選択されていくので、例えば、データラッチ６−１
とメモリデバイス４−１間で転送されている間、ＣＰＵ
では他のデータラッチをアクセスでき、ＣＰＵ側には１
つのレジスタへの待ち時間なしの状態と見せることがで
きるため、連続アドレスデータへの高速アクセスが可能
になる。
【０００７】
【実施例】本発明の一実施例としての連続アドレスデー
タ用メモリのアクセス回路のブロック図が図２に示され
る。また、図３は図２の回路の動作におけるタイミング
チャートを示す図である。この回路は、アドレスカウン
タ（ＡＣ）１０、ディストリビュータ３０、アドレスラ
ッチ５−１，５−２，データラッチ７−１，７−２，メ
モリデバイス４０−１，４０−２を具備する。ディスト
リビュータは２つのフリップフロップ（ＧＣ）３１，３
２と２つのナンド回路、２つのインバータ回路および１
つのアンド回路を具備する。
タ用メモリのアクセス回路のブロック図が図２に示され
る。また、図３は図２の回路の動作におけるタイミング
チャートを示す図である。この回路は、アドレスカウン
タ（ＡＣ）１０、ディストリビュータ３０、アドレスラ
ッチ５−１，５−２，データラッチ７−１，７−２，メ
モリデバイス４０−１，４０−２を具備する。ディスト
リビュータは２つのフリップフロップ（ＧＣ）３１，３
２と２つのナンド回路、２つのインバータ回路および１
つのアンド回路を具備する。
【０００８】アドレスカウンタ１０はＣＰＵとデータバ
スで接続され、ＣＰＵからのＣＳ−Ａ，ＷＰ，ＣＳ−Ｂ
の信号を受ける。アドレスカウンタからの内部アドレス
ＬＡ 0 〜7 は最下位１ビットがディストリビュータへ供
給され、その他のＬＡ1 〜7はアドレスラッチ５−１，
５−２へ供給される。データ信号Ｄ0 〜7 はデータバス
を介してＣＰＵとアドレスカウンタ１０とデータラッチ
７−１，７−２の相互間を転送される。このメモリ構成
ではメモリデバイスは２分割され、２系統のメモリデバ
イス４０−１および４０−２が設けられている。なお、
信号ＣＳ−Ａは初期化信号である。
スで接続され、ＣＰＵからのＣＳ−Ａ，ＷＰ，ＣＳ−Ｂ
の信号を受ける。アドレスカウンタからの内部アドレス
ＬＡ 0 〜7 は最下位１ビットがディストリビュータへ供
給され、その他のＬＡ1 〜7はアドレスラッチ５−１，
５−２へ供給される。データ信号Ｄ0 〜7 はデータバス
を介してＣＰＵとアドレスカウンタ１０とデータラッチ
７−１，７−２の相互間を転送される。このメモリ構成
ではメモリデバイスは２分割され、２系統のメモリデバ
イス４０−１および４０−２が設けられている。なお、
信号ＣＳ−Ａは初期化信号である。
【０００９】アドレスカウンタ（ＡＣ）１０が初期化さ
れると、ＣＰＵからのセレクト信号ＣＳ−Ｂでアドレス
カウンタ１０が内部アドレスＬＡ0 〜7 をインクリメン
トする。アドレスカウンタ１０の出力ＬＡ0 〜7 のうち
最小桁のＬＡ0 とＣＰＵからのＲ／ＷＰ（リード・ライ
トパルス）でディストリビュータ３０内のフリップフロ
ップ（ＧＣ１およびＧＣ２）３１および３２へトリガが
送られ、ＬＡ0 ＝″Ｌ″（低レベル）のときはＧＣ１
（３１）がメモリデバイス４０−１へ、ＬＡ0 ＝″Ｈ″
（高レベル）のときはＧＣ２（３２）がメモリデバイス
４０−２へＣＳ（チップセレクト）（ＣＳ−１またはＣ
Ｓ−２）、およびＲ／Ｗ（リード・ライト）（Ｒ／Ｗ−
１またはＲ／Ｗ−２）信号を発生し、データラッチ（７
−１または７−２）のデータをアドレスラッチ（５−１
または５−２）が指定するアドレスへ転送する。ディス
トリビュータ３０内のＧＣ１（３１）およびＧＣ２（３
２）は、それぞれトリガ信号を受けたあとは、メモリデ
バイス４０−１または４０−２へのアクセス完了まで自
走するので、ＣＰＵはメモリデバイスへのデータ転送を
ディストリビュータ３０へまかせ、次のデータをアクセ
スすることができ、連続データの高速アクセスが可能に
なる。
れると、ＣＰＵからのセレクト信号ＣＳ−Ｂでアドレス
カウンタ１０が内部アドレスＬＡ0 〜7 をインクリメン
トする。アドレスカウンタ１０の出力ＬＡ0 〜7 のうち
最小桁のＬＡ0 とＣＰＵからのＲ／ＷＰ（リード・ライ
トパルス）でディストリビュータ３０内のフリップフロ
ップ（ＧＣ１およびＧＣ２）３１および３２へトリガが
送られ、ＬＡ0 ＝″Ｌ″（低レベル）のときはＧＣ１
（３１）がメモリデバイス４０−１へ、ＬＡ0 ＝″Ｈ″
（高レベル）のときはＧＣ２（３２）がメモリデバイス
４０−２へＣＳ（チップセレクト）（ＣＳ−１またはＣ
Ｓ−２）、およびＲ／Ｗ（リード・ライト）（Ｒ／Ｗ−
１またはＲ／Ｗ−２）信号を発生し、データラッチ（７
−１または７−２）のデータをアドレスラッチ（５−１
または５−２）が指定するアドレスへ転送する。ディス
トリビュータ３０内のＧＣ１（３１）およびＧＣ２（３
２）は、それぞれトリガ信号を受けたあとは、メモリデ
バイス４０−１または４０−２へのアクセス完了まで自
走するので、ＣＰＵはメモリデバイスへのデータ転送を
ディストリビュータ３０へまかせ、次のデータをアクセ
スすることができ、連続データの高速アクセスが可能に
なる。
【００１０】図３には、図２の回路図中に記入した信号
のタイムチャートが示される。左上部に１クロックと記
入した時間がクロック信号の周期を示す。またｔはこの
実施例の回路を用いてアクセス時間を短縮することが可
能な時間を示したものである。
のタイムチャートが示される。左上部に１クロックと記
入した時間がクロック信号の周期を示す。またｔはこの
実施例の回路を用いてアクセス時間を短縮することが可
能な時間を示したものである。
【００１１】
【発明の効果】本発明によれば、データラッチとメモリ
デバイス間のデータ転送をＣＰＵから独立させ、かつ転
送中にＣＰＵが次のアドレスへアクセス可能として、Ｃ
ＰＵへ待時間が発生しないようにし、連続アドレスデー
タの読み書きを高速化することができる。
デバイス間のデータ転送をＣＰＵから独立させ、かつ転
送中にＣＰＵが次のアドレスへアクセス可能として、Ｃ
ＰＵへ待時間が発生しないようにし、連続アドレスデー
タの読み書きを高速化することができる。
【図１】本発明の原理を示すブロック回路図である。
【図２】本発明の実施例の連続アドレスデータ用メモリ
のアクセス回路の回路図である。
のアクセス回路の回路図である。
【図３】実施例の回路における動作のタイムチャートを
示す図である。
示す図である。
【図４】従来型の回路のブロック回路図である。
１…アドレスカウンタ ３…ディストリビュータ ４−１，４−ｍ…メモリデバイス ５−１，５−２…アドレスラッチ ６−１，６−ｍ…データラッチ ７−１，７−２…データラッチ １０…アドレスカウンタ ３０…ディストリビュータ ３１，３２…フリップフロップ ４０−１，４０−２…メモリデバイス １００…ＣＰＵ １０１…アドレスデコーダ １０２…連続アドレスデータ用メモリ １０３…アドレスカウンタ １０４…データラッチ １０５…メモリデバイス １１１…入出力装置（Ｉ／Ｏ） １１２…ランダムアクセスメモリ／読み出し専用メモリ
Claims (3)
- 【請求項１】 連続するアドレスをｍ個に分割し、それ
ぞれに対応させたｍ個のメモリデバイス（４−１〜４−
ｍ）と、 中央処理装置からのセレクト信号（ＣＳ−Ｂ）によって
アドレスのカウントアップ／ダウンを行うアドレスカウ
ンタ（１）と、 前記アドレスカウンタ（１）の出力を受け、アクセスす
べきアドレスを前記ｍ個のメモリデバイスに分配するデ
ィストリビュータ（３）と、 前記分割されたメモリデバイスに対応して設けられたデ
ータラッチ回路（６−１〜６−ｍ）とを具備し、 前記中央処理装置からのデータを前記データラッチ回路
を介して前記メモリデバイスへ書き込み、または前記メ
モリデバイスからのデータを前記データラッチ回路を介
して前記中央処理装置へ読み出すようにしたことを特徴
とする連続アドレスデータ用メモリのアクセス回路。 - 【請求項２】 前記連続するアドレス（ｎ，ｎ＋１，ｎ
＋２，…）の分割は、それぞれ順に｛ｎ，ｎ＋ｍ，ｎ＋
２ｍ，…｝，｛ｎ＋１，（ｎ＋１）＋ｍ，（ｎ＋１）＋
２ｍ，…｝…｛（ｎ＋ｍ−１），（ｎ＋ｍ−１）＋ｍ，
（ｎ＋ｍ−１）＋２ｍ，…｝と配分することを特徴とす
る請求項１の連続アドレスデータ用メモリのアクセス回
路。 - 【請求項３】 前記ディストリビュータは、前記アドレ
スカウンタ（１）からの出力（ＬＡ0 ）と前記中央処理
装置からの信号（Ｒ／ＷＰ，ＣＳ−Ｂ）を受け論理演算
されて、前記メモリデバイスおよびデータラッチ回路へ
制御信号（ＣＳ−１，ＣＳ−ｍ，Ｒ／Ｗ−１，Ｒ／Ｗ−
２）を供給することを特徴とする請求項１の連続アドレ
スデータ用メモリのアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233224A JPH0784871A (ja) | 1993-09-20 | 1993-09-20 | 連続アドレスデータ用メモリのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233224A JPH0784871A (ja) | 1993-09-20 | 1993-09-20 | 連続アドレスデータ用メモリのアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784871A true JPH0784871A (ja) | 1995-03-31 |
Family
ID=16951705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233224A Withdrawn JPH0784871A (ja) | 1993-09-20 | 1993-09-20 | 連続アドレスデータ用メモリのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021036394A (ja) * | 2019-08-30 | 2021-03-04 | 株式会社デンソーテン | メモリアクセス装置 |
-
1993
- 1993-09-20 JP JP5233224A patent/JPH0784871A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021036394A (ja) * | 2019-08-30 | 2021-03-04 | 株式会社デンソーテン | メモリアクセス装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |