JPS6027965A - 記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は記憶システムに関する。

［従来技術］ 最新のデータ処理システムの性能は、処理すべきプログ
ラムおよびデータを有する記憶装置に大きく依存してい
る。理想的に言えば、記憶装置は、その容量が大きくて
アクセス時間が短く、しかもデータ転送率が高く、かつ
、可能な限り好ましい価格であるべきであろう。ところ
が実際にはどのような記憶装置であっても、これらの要
件を同時に満足することは不可能である。例えば、バイ
ポーラ技術によって提供されるような高速の記憶装置は
比較的高価であり、安価な記憶装置は一般に低速である
。よく知られた記憶装置はどのようなタイプのものでも
記憶システム全体の容量を増やそうとすれば、その速度
は落ちる。

こうした記憶装置の矛盾的問題を解決するために、様々
な提案（例えば、記憶装置の要求される特性を改善する
ために、記憶システムに異なった技術的手法と特性を持
った記憶装置を組合わせること）がなされまた実現され
てきた。仮想アドレス指定による記憶システムはそのよ
うな記憶システムの代表的なものであろう。仮想アドレ
ス指定による記憶システムにおいては、データ処理シス
テムの中の高速の主記憶装置が当面必要なデータだけを
有し、必要でないデータはディスク記憶装置に記憶され
る。さらにバッファ記憶アーキテクチャ（キャッシュシ
ステム）もそのような記憶システムの代表例である。キ
ャッシュシステムにおいては、データ処理システムのプ
ロセッサと主記憶装置との間に高速のバッファ記憶が具
備されている。この高速のバッファ記憶は全く自動的に
管理され、それは常に当面のデータおよび命令を有する
。異なるタイプの記憶装置によってデータ処理システム
を改善する例としてさらに、プロセッサ内で局所記憶装
置（レジスタ又は中間結果を収容するもの）を用いるも
のや、共通の記憶バスに異なるタイプの記憶装置を接続
するものがある。

そうした階層記憶には比較的多数の制御回路および比較
的高度な内部の管理が必要である。従ってそれらは全体
的な記憶容量を大きくするためにだけ使用されている。

そうした階層記憶においては１つの記憶装置に記憶さｈ
たデータが他の記憶装置に部分的に複製されているため
、記憶システム全体の容量のうち何パーセントかは有効
に利用されないという欠点がある。さらに、記憶装置の
全ての性能的な欠陥は必ずしも容易には改善できるとは
限らないので、多数の階層記憶の効率化は満足のいくも
のではない。例えばキャッシュシスー−テムにおいては
、キャッシュミスが生じた場合に所望のデータを主記憶
装置からプロセッサ（同時にキャッシュ）へ素早く転送
できるように、ブロック転送の間に高速にアクセスされ
る主記憶装置が必要である。さらに、キャッシュへ高速
にロードするためには、データ転送率の高いことが必要
とされる。最新のキャッシュシステムに使用される容量
の大きい主記憶装置（数メガバイトまでの）にとっては
、その製造価格が可能な限り安価であることも必要不可
欠である。

［発明が解決しようとする問題点１ 以上説明したように、一般に、記憶システムは高速なも
のは高価であり、安価なものは低速である等の二律背反
的な問題を有する。

従って本発明の目的は、比較的低価格かつ高性能であっ
て特に記憶階層における使用に適した記憶システムを提
供することである。

［問題点を解決するための手段］ アプリケーションの多くは、データ転送ｉｔ単一のワー
ド（またはワードの一部）ではなく複数のワード（また
はバイト）から成るブロックで行われる。本発明はこの
事実に基つ ツクの最初のデータ要素を任意に選択すること番よでき
ず、これらはいわゆるアドレス境界に位置しなければな
らない。その結果、全てのブロックの開始アドレスは既
知となる。本発明の示唆する記憶システムは、例えば、
記憶階層の主記憶装置として用いてもよい。この記憶シ
ステムは、異なる記憶素子が異なるアクセスタイムを有
するように設計される。記憶素子（例えば記憶チップも
しくは記憶モジュールまたは各記憶チップの特定の領域
）は、そのうちの高速記憶素子が記憶ブロックの最初の
データ要素を受け取るように、割り振られる。ブロック
を読み取る場合は、従って、初めに必ず高速記憶素子を
アクセスする。短い時間の経過後、高速記憶素子はブロ
ックの最初のデータ要素を供給する。ブロックの残りの
データを記憶している低速記憶素子を、高速記憶素子の
読取り要求に応答して、同時にアドレス指定してもより
１し、また、時間的にずらしてアドレス指定してもよい
。こうして記憶素子の動作は時間的１こ並行し残りのデ
ータは順次に読み取られる。以上のように異なる性能を
有する記憶素子を具備することを意図した記憶システム
は、本質的に、アクセスタイムが短くかつデータ転送率
“の高い記憶システムと同様に動作する。一方、高速記
憶素子（従って高価である）は比較的少なくてすみ記憶
装置の大部分は低速記憶素子（従って安価である）から
成るので、結果的には記憶装置全停の価格を抑えること
ができる、さらに記憶装置全体に組合せるアドレス制御
ユニットは１つだけでよい。

本発明の好適な実施例は、この記憶システムをキャッシ
ュシステムの主記憶装置として使用することに関する。

キャッシュシステムでは、プロセッサから要求されたキ
ャッシュのブロックのデータ要素とは関係なく、キャッ
シュのブロック全体（キャッシュラインともいう）を主
記憶装置力１らキャッシュに転送する。キャッシュのブ
ロックの先頭のデータ要素を容易に高速記憶素子に割り
振ることができるので、ブロック全体を主記憶装置から
キャッシュに転送する場合、前述のようなアクセスパタ
ーンが記憶されたデータに対してり在する。

記憶システム全体としての性能を低下することなく比較
的性能の劣った記憶素子を利用するので、製造過程で廃
棄すべきであったような記憶素子でも使用することがで
きる。本発明の記憶システムは内部的な管理手段を必要
としないので小規模のコンピュータにも使用できる。さ
らに、ブロック形式でデータを記憶装置から読み取るよ
うな場合レーノヨンのために他の既知 の割振りが存在するような場合はいつでも本発明の記憶
システムを使用できる。

［実施例］ 第１図は実施例の、記憶システムの概略を表わす。

スに関して時間特性 の異なる少なくとも２つの部分を有し共通のアドレス制
御論理によってアドレス指定される。記憶装置１０のう
ちの小さい方である記憶部１０ａは、記憶部ＩＱｂの記
憶素子よりも高速に記憶情報をアクセスすることのでき
る記憶素子を有する。記憶部１０ａは例えば１個または
数個の記憶チップを備えた記憶モジュールを有してもよ
いし、各々の記憶チップが短いアクセスタイムを有する
部分と長いアクセスタイムを有する部分を具備するなら
ば、記憶部１０ａおよび記憶部１ｏｂに、同じ記憶チッ
プを用いてもよい。第１図による図式的な領域の区分は
従って、アドレス区分という意味では論理的な区分に対
応し、さらに細く記憶チップという点から見れば物理的
な区分に対応する。

記憶部１０ａおよび記憶部Ｉ　Ｃａｂのためにアドレス
制御ユニット１１がある。アドレス制御ユニット１１は
これらの記憶部にそれぞれ選択信号を供−給する（すな
わちそれぞれに関連する多芯のアドレスライン１２ａ、
１２ｂを介して）。記憶装置１０へのデータの入出力は
通常のＩ１０回路１３によって行われる。Ｉ１０回路１
３はライン１４を介してアドレス制御ユニット１１から
制御情報を受け取る。アドレス制御ユニツ１〜１１はラ
イン１５を介してプロセッサに接続される。アドレス制
御ユニット１１は例えば読取り命令とそれに関連するア
ドレスをプロセッサから受け取る。

共通のアドレス指定手段に応答して動作する記憶システ
ムを、このように高速に応答する部分と低速に応答する
部分とに区分するという実施例では、アクセスオペレー
ションの大部分が高速の記憶領域に対して行われること
（すなわちデータおよび命令を有する高速の記憶領域が
最も頻繁にアドレス指定されることを意味する）、また
は、並行モードで高速の記憶領域および低速の記憶領域
が動作しかつ最初のアクセスオペレーションは常に高速
の記憶領域に対して行われること、が必要である。前者
の手法の場合、記憶された個々の情報へのアクセスの頻
度を知ることが必要である。

このアクセス頻度はプログラムによってはがなり異なる
場合もあるので、記憶システム全体のアクセス時間は、
ユーザ自身がデータをそのアクセス頻度に応じて個々の
記憶領域に割り振った場合にのみ、短縮することができ
る。

一方、何らの介入なしに記憶装置全体を高速化すること
は、個々の記憶アクセスオペレーションを考慮するとい
うよりはむしろ大きいデータブロックが記憶装置に書き
込まれるかまたはそこから読み取られる場合に達成でき
る。そうしたブロック転送が行われ、かつ、全てのブロ
ックの最初のデータ要素を高速の記憶領域に収容できる
ならば、複数の領域を有する記憶装置の可能なスピード
を利用できる。

第２図は従来の記憶システムのアクセスのタイミングと
、本発明に従った記憶システムのアクセスのタイミング
とを表わす図である。例えば、低速の記憶素子が２００
ナノ秒のアクセスタイムを有し高速の記憶素子のアクセ
スタイムが１００ナノ秒であれば、従来の記憶システム
の場合はＡに示すように、２００ナノ秒後に最初の読取
りデータ要素２０ａが記憶装置から出力される。第２の
読取りデータ要素２０ｂが最初の読取りから１００ナノ
秒後に使用可能になるように、第２のデータ要素の読取
りは最初のデータ要素のアクセスオペレーションと時間
的に並行して開始される。第３の読取りデータ要素２′
Ｏｃ以下同様にこれが適用される。個々の記憶素子（例
えばチップ）は互いに全く独立に動作可能なので、こう
したデータ要素は並行モードでアドレス指定される。

一方、最初のデータ要素２１ａが高速記憶領域（記憶部
１０ａ）からアクセスされるならば、このデータ要素は
１００ナノ秒後に出力される。後続のデータ要素は前述
のように並行モードでアドレス指定され、その結果、ブ
ロック全体の読取りが終わるまで１００ナノ秒ごとにデ
ータ要素は順次使用可能となる。

ブロックの最初のデータ要素を高速記憶領域に位置する
ことにより、この実施例では最初のアクセスタイムを５
０％減らすことができる。記憶装置全体のうち高速記憶
素子の占める割合は１つのブロックのデータ要素の数に
依存するので、データブロックが大きい場合はその割合
は非常に小さくなる。

ブロックのデータ転送の重要な局面は、例えばキャッシ
ュとそれに関連する主記憶装置との間をブロックが転送
される記憶階層に関係する。そうした場合、プロセッサ
の要求したデータ要素（例えば１バイト）がキャッシュ
内で見い出されなければ、そのデータをキャッシュへ転
送すべきことを指示するためにキャッシュミスが知らさ
れる。

それに近接したデータ要素も後にプロセッサによって要
求される確率が高いので、キャッシュミスの生じたデー
タ要素はそれを含むブロック全体と共にキャッシュに転
送される。

第３図はそうしたブロックの例として各々１６バイトか
ら成るキャッシュのブロック３０ａないし３０ｘを表わ
す。各ブロックの最初のデータ要素（１バイトまたは数
バイト）は図中斜線で示した。これらのキャッシュのブ
ロックの各々に対して主記憶装置に複製が存在する。第
３図の左側が、例えば、１メガバイトの主記憶装置の論
理的に連続したアドレス空間を表わす、この主記憶装置
から各々１６バイトのブロック３０ａないし３０ｘが取
り出される。キャッシュに含まれる全てのブロックの最
初のデータ要素の主記憶アドレスがわかるように、こう
したブロックの各々は主記憶アドレス空間の１６の倍数
のアドレスから始まる。

第３図の左側においてこれらのアドレスもまた斜線で示
した。

１６の倍数の所の主記憶アドレスが全て高速記憶領域に
収容されているならば、第３図に従ったキャッシュにと
って、複数の領域から成る記憶装置の高速化を図るため
の前述のアクセスパターンが得られる。

以上の要件を満たす主記憶装置１０を第４Ａ図に示す。

主記憶装置１０は全体で１メガバイトの記憶容量を有し
、３６×４の記憶チップマトリックスから成る。各記憶
チップは６４にビットの記憶容量を有し、いわゆる６４
ＫＸ１ビツト構造（すなわち各ビットが個別にアドレス
指定可能）になっている、３６個の記憶チップ４０を備
える第１行は１００ナノ秒のアクセスタイムを有する高
速記憶チップから成る。１００ナノ秒のアクセスタイム
は、例えば、ＦＥＴによるダイナミック記憶素子で容易
に得られる。残りの行は２００ナノ秒のアクセスタイム
を有する記憶チップ４１から成る。記憶チップ４１はよ
り適正な製造価格を有するＦＥ前記憶チップである。各
々の行の３６個の記憶チップによって４バイトに対応す
る３６ビツトと、その各バイトに対するパリティビット
（計４ビット）と、を同時に読み取ることができる。１
行の記憶領域は、同じチップ選択信号ＲＡＳ（行アドレ
ス選択）およびＣＡＳ　（列アドレス選択）で全てアド
レス指定される。これらのチップ選択信号は第１図のア
ドレス制御ユニット１１によって発生される。これは当
業者には既知であるので説明は省略する。キャッシュ内
の各データブロックは１６バイトで構成されるので、各
々４バイトを有する合計４つのグループを読み取らねば
ならない、その結果、１００ナノ秒後に、４バイトの別
のグループが出力される。

第４Ａ図の主記憶装置１０に従った記憶制御のタイミン
グを第４Ｂ図に示す。合計１６ビツトのアドレス（各々
１６バイトからなる６４に個のブロックをアドレス指定
する）は２つのグループに分けて主記憶装置１０に印加
される。

第４Ｂ図の一番上およびその次の行は、まず第１のアド
レスグループＲが印加されアクセスサイクル全体にわた
って（ＲＡＳＩ、２．３および４の形で）記憶システム
内でラッチされることを表わす。続いて、短い時間（お
よそ５０ナノ秒）が経過した後、第２のアドレスグルー
プＣ（８ビツト）が印加される。第２のアドレスグルー
プＣは残りのアクセスサイクルの間、アドレスラインに
維持され、連続的に発生されるＣＡＳＩないしＣＡＳ４
によって読取り処理が引き起こされる。４バイトのデー
タ（第４Ｂ図中斜線で示す）が出力されると、対応する
ＣＡＳ信号はオフになる。最初のＣＡＳＩ（特にこれを
高速ＣＡｓ信号という）は高速記憶チップを選択するの
に使用される。他（７）ＣＡＳ信号はアドレス制御ユニ
ット１１によって発生される。アドレス制御ユニット１
１は高速ＣＡＳ信号を発生するために適切に変更されな
ければならない。もしアドレス制御ユニット１１を変更
しないならば、この記憶システムは通常の記憶システム
のような単純な動作しかしない。

本発明を適用した記憶システムのユーザにとっては、１
６バイトのブロック全体が高速の記憶素子でできた記憶
装置から取出されたように見える。

記憶システムによって、通常、ユーザへ送られる″デー
タ準備完了”信号は、従って比較的はやく発生される。

異なる時間特性を有する記憶チップを備えた第４Ａ図に
よる物理的な記憶構成は、第３図のところで説明したブ
ロックの割振りを実現するものである。主記憶装置１０
の記憶容量が１メガバイトでブロックサイズが１６バイ
トの場合、全部で６４に個のブロックが存在し、１回の
アクセスステップで読み取られる各ブロックの最初のデ
ータ要素は４バイトから成るので、第４Ａ図の第１行の
記憶領域（高速部分）は合わせて”　６４　Ｋ　Ｘ　４
　Ｘ８ビツト＝各々６４にビットの３２個の記憶チップ
″を有していなければならない（各バイトのパリティピ
ット用としてさらに４個の記憶チップを追加する）。

第４Ａ図に示す、データブロック高速アクセスのための
物理的な実現手段は、１つだけではなく他にも考えられ
る。１行のみの゛′高速′″行の代わりに複数のパ高速
″行および゛′高速″列（またはいずれか一方）を設け
ることもできる。高速記憶領域と低速記憶領域との容量
の比率は、ブロックサイズ、記憶装置全体から見た２つ
の領域の配分。

低速記憶素子と高速記憶素子とのアクセスタイムの比率
、価格等によって決定される。

本発明の他の実施例によれば、異なるアクセスタイムを
有する異なる記憶チップを用いる代わりに、短いアクセ
スタイムと長いアクセスタイムをそれぞれ備えた領域を
有する構造の記憶チップを使用することもできる。第５
Ａ図にそのような記憶チップを実現する例を示す。第５
Ａ図の実施例は、１個の記憶チップ内のアクセスタイム
が、大部分、個々の記憶ノード（記憶セル）に至る制御
線の浮遊容量に依存するという事実を利用している。多
数の記憶セルを有する１個の記憶チップは個々のセルを
アドレス指定するために、大きな浮遊容量を有する長い
線を必要とする。こうした容量を減するため、線部分を
オフに切換えるしゃ所用トランジスタをこれらの線に組
み込んでおく。

こうして、オフでない記憶領域は高速にアクセスできる
。

簡単のために第５Ａ図では、幾つかのワード線およびビ
ット線のみを図示し、個々の記憶ノードは省略しである
。記憶装置は対称的に設計され、読取り回路５２に接続
されたビット線５１ａ、５１ｂを有する。読取り回路５
２は線５３からセット信号を受け取る。ビット線はトラ
ンジスタＴｌ。

Ｔ２を有する。トランジスタＴ１、Ｔ２は制御線５４に
よって同時に切り換えられる。トランジスタＴ１、Ｔ２
がターンオフされていれば、これらのトランジスタの後
方に位置するワード線５０ａ、５０ｄの容量Ｃ２の影響
を、読取り回路５２が受けることはない。こうして記憶
チップはより小さい容量Ｃ１しか持たないワード線５０
ｂ、５０ｃの領域に限定され、従って、記憶チップ全体
よりも高速に動作できる。この記憶に関して言えば、ワ
ード線５０ｂ、５０．ｃは第４Ａ図の第１行の高速記憶
チップに対応する。記憶チップ上の高速領域および低速
領域はそれぞれアドレス制御ユニットによってアドレス
指定される。

適当なしゃ新月トランジスタを記憶チップのデコーダに
も組込んでおいて、第５Ａ図に従った記憶チップの高速
領域５０ｂ、５０ｃのみをアクセスすべき場合に、デコ
ーダの不必要な部分（例えば２進復号木）および損害と
なる容量を分離すると、さらに高速のアクセスが可能に
なる。しゃ新月トランジスタ（例えばＴ１、Ｔ２．）は
コンピュータの供給するセットパルスで活動化すること
もできる。

第５Ａ図に従った記憶チップ５５による記憶装置の構成
を第５Ｂ図に示す。記憶チップ５５は小さい高速領域（
ｓ）と大きい低速領域（Ｑ）から成る。記憶チップ４行
構成による第５Ｂ図の記憶装置においては、１個の記憶
チップの高速領域の容量は１個の記憶チップの全容量の
ちょうど４分の１にあたる。第４Ａ図の記憶システムの
場合と同様に、アドレスビットは２つのグループ（Ａ２
ないしＡ７とＡ８、Ａ１５）に分けられてアドレスバス
５７を介して連続的にそれぞれの記憶チップに送られる
。アドレスビットＡＯおよびＡ１はそれぞれの記憶チッ
プの高速領域に、直接、送られる。即ち、第１行の記憶
チップにはＡＯとＡ１、第２行の記憶チップにはＡＯ（
ＡＯの反転信号）とＡ１、第３行の記憶チップにはＡＯ
とＡｌ（Ａ１の反転信号）、第４行の記憶チップにはＡ
ＯとＡ１がそれぞれ送られる。このような場合には全て
の記憶チップは高速ＣＡＳ信号が必要であるので（高速
領域をアドレス指定する場合）、関連する高速ＣＡＳ信
号は各々のアドレスに基いて発生されなければならない
。このために、第５Ｃ図に示すような２０ビツトから成
るアドレスのうちビット１６およびビット１７を使用す
る。２０ビツトは前に仮定した記憶装置全体の容量１メ
ガバイ１〜に対応する。アドレスビットの最終の２ビツ
トはバイト選択用であるが、４バイトのサブブロックを
読み取る場合これは必要ではない。ビット１６およびビ
ット１７は、各読取り処理の間に高速ＣＡＳ信号を受け
取るべき記憶チップの行を一意的に、定める。ブロック
全体の読取りのための記憶アクセスオペレーションは、
前述のように、上記４ビツトによる適切なアドレス制御
のもとで、遂行され、そうして記憶チップの低速領域を
アクセスする。

ＲＡＳ信号およびＣ’ＡＳ信号はアドレス制御ユニット
１１の中の回路５６で発生される。回路５６は状況信号
およびクロック信号ならびにアドレスのビット１６およ
びピッ１−１７を受け取る。回路５６の出力はそれぞれ
の信号ライン５８．５９を介して記憶チップに送られる
。記憶チップは。

各記憶アクセスオペレーションに必要なＲＡ　Ｓ信号と
、各種ＣＡＳ信号と、を受け取る。

回路５６においては、例えば、各々の記憶チップ行に対
して高速ＣＡＳ信号を周期的に関連付けるだめに、シフ
トレジスタを使用してもよい。ＣＡＳ信号だけでなくＲ
ＡＳ信号も各アドレスに基いて発生する場合は、アクセ
スシーケンスを一般化することができる。これは、例え
ば、複数の高速記憶アクセスオペレーションを連続して
実行すべき場合に必要である。回路５６は、この−膜化
された形式においては、さらにアドレス信号ＡＯおよび
Ａ１も受け取る。

［発明の効果コ 以上説明したように、本発明によれば、低価格かつ高性
能の記憶システムが提供される。

【図面の簡単な説明】

第１図は本発明の実施例の記憶システムを表わすブロッ
ク図、第２図はデータブロック読取りの際の従来の記憶
システムと実施例の記憶システムとの比較を表わす図、
第３図はデータブロックを有するキャッシュと主記憶装
置のアドレス空間との関係を表わすブロック図、第４Ａ
図は高速記憶チップと低速記憶チップから成る記憶装置
の構成を表わすブロック図、第４Ｂ図は第４Ａ図の記憶
装置を使用した際の動作を表わす図、第５Ａ図は短いア
クセスタイムを有する領域と長いアクセスタイムを有す
る領域とを具備した１個の記憶チップの内部構造を表わ
す回路図、第５Ｂ図は第５Ａ図の記憶チップから成る記
憶装置の構成を表わすブロック図、第５Ｃ図は第５Ｂ図
の記憶装置に使用されるアドレスビットを説明する図で
ある。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名）

Claims (1)

1. 【特許請求の範囲】 複数の記憶領域を有する記憶装置と、共通のアドレス制
   御ユニットと、を具備し、 前記複数の記憶領域のうち少なくとも１個ｄ残りの記憶
   領域のアクセスタイムよりも短いアクセスタイムを有し
   、前記アドレス制御ユニットがこれら２種類の記憶領域
   のために異なる選択信号を発生する、 ことを特徴とする記憶システム。