JPH0816471A - メモリ装置及びキャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来、産業廃棄物として処分されている不良
動作ビットを含むメモリＬＳＩを主たる材料として、メ
モリ装置、並びにキャッシュメモリ装置を構成する。不
良動作ビットによって生じる、回避処理や、容量の半端
化に対し、タグ領域を用いて対処する。また、材料コス
ト縮減により実現できる大容量のメモリ装置、並びにキ
ャッシュメモリ装置におけるタグ領域を有効に活用す
る。更に、これらを用いて、使用中の不良動作ビット新
規発生への対処を行なう。 【構成】 メモリ装置やキャッシュメモリ装置は、不良
動作ビットを含むメモリＬＳＩをメモリ・プレーンに用
い、アドレス変換回路１６８を付加することにより、不
良動作ビットを回避するとともに、半端となったメモリ
領域をタグ領域１−２ａ，１−２ｂ，１−４として活用
することにより、不良動作ビット回避処理による速度低
下を取り戻す様にしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機に備えられるメ
モリ装置及びキャッシュメモリ装置に関するものであ
る。

【０００２】

【従来の技術】従来から計算機に備えられるメモリ装置
及びキャッシュメモリ装置は、不良動作ビットを含まな
い部品（メモリＬＳＩ）で構成されるのが常であるが、
不良動作ビットを含んでいる場合でも、その不良動作ビ
ットに対するアクセスを、他の正常動作ビットに重複な
しに変換する回路を付加することにより、あたかも不良
動作ビットがなかったかの様に動作させることが可能で
あることは、従来より知られている。この場合、代償と
して、メモリ装置の総容量が、少なくとも、内在する不
良動作ビット分減少することを、覚悟しなければならな
い。

【０００３】メモリＬＳＩの特徴として、その製造初期
段階では、歩留まりが低い為、大量の不良動作ビットを
含むＬＳＩが生産されてしまう。現状では、１ビットで
も不良動作ビットを含むＬＳＩには、製品価値が認めら
れていない為、これらはチップ段階で産業廃棄物扱いと
なっており、不良動作ビットを含むメモリＬＳＩの調達
コストは、アセンブリ・試験・流通コスト程度と推測さ
れる。但し、不良動作ビットを含むメモリＬＳＩは、現
実には、一般ルートでは市販されていないのが実状であ
る。不良動作ビットを含むメモリＬＳＩの特徴として、
不良動作ビットのアドレスが、容易に変化しないＬＳＩ
を選抜することが可能であることは、従来より知られて
いる。

【０００４】従来例１として上記特徴を利用した不良動
作ビットを含むメモリＬＳＩの応用製品として半導体デ
ィスク装置がある。上記半導体ディスク装置の構成を図
１０に示す。図１０において、１０−１はメモリ装置を
対外的にディスク装置であるかの様に見せるためのエミ
ュレータである。１０−２は不良動作ビットを含むメモ
リＬＳＩで構成されたメモリ回路であり、１０−３は不
良セクタ回避回路であり、１０−４は回避すべき不良セ
クタの位置情報を蓄えているメモリである。

【０００５】この従来の不良動作ビットを含むメモリＬ
ＳＩで構成された半導体ディスク装置では、磁気ディス
ク装置をエミュレートするため、メモリ回路１０−２の
記憶領域は、セクタ単位に論理的に分割されている。不
良セクタ回避回路１０−３に付属する不良セクタ位置情
報格納用のメモリ１０−４には、不良セクタの位置が、
予め記録されている。外部より、ディスク制御コマン
ド、並びに、ディスクへの書き込む命令とデータが送ら
れて来ると、エミュレータ１０−１は、これらのコマン
ド、命令、データをメモリ回路１０−２に対するアクセ
ス命令と書き込みデータに変換する。アクセス命令のセ
クタ番号は、不良セクタ回避回路１０−３により、不良
動作ビットを含まないセクタのアドレスに変換された
後、メモリ回路１０−２に送られる。

【０００６】また、従来例２としての仮想記憶型計算機
では、各プロセスがメモリの領域を消費し、計算機内の
空きメモリ領域が不足する状態になると、ＯＳ（オペレ
ーティングシステム）がソフトウェアによる手段を用い
てメモリ領域内の情報の内、当面不要と予測される情報
を磁気ディスク装置等のメモリ以外の記憶装置へ退避さ
せて空きメモリ領域を確保する仕様となっており、メモ
リ管理の為の特別な回路は装備していない。

【０００７】この従来例２では、各プロセスがメモリの
領域を消費し、計算機内の空きメモリ領域が不足する状
態になると、ＯＳがソフトウェアによる手段を用いて、
メモリから追い出すべきプロセスを選択し、当該プロセ
スが使用中のメモリ領域内の情報をページングやスワッ
ピングの手法を用いて磁気ディスク装置等のメモリ以外
の記憶装置へ退避させて空きメモリ領域を確保している
為、メモリ管理用の特別な付加装置が不要な反面、複数
のプロセス間でメモリを共有している部分があっても、
その情報が誤ってメモリ装置外へ退避させられてしまう
ことがあった。この場合、退避させられたプロセスとメ
モリを共有していた別のプロセスが次に実行権を得た時
に、退避させたばかりの情報を、再度メモリに書き戻す
という無駄な処理が発生する可能性がある。

【０００８】従来例３としてメモリにタグ領域を設けた
ものがあるが、メモリにタグ領域を設ける事自体が稀で
あり、例え設けられていたとしても、１〜１２８バイト
程度の小量のデータ領域に対し、数ビット程度の小量の
タグ領域を付加するに留まっている。タグ領域の利用
は、データ領域が、未使用か、使用中か、ダーティバッ
ファ（後刻必ず外部記憶装置に書き戻す必要がある）か
どうかの識別用フラグとして利用される。

【０００９】従来例４として説明するキャッシュメモリ
において、キャッシュメモリ内の情報はプロセス・スイ
ッチが発生する度にフラッシュ・アウトと称して全てメ
モリに書き戻されるのが通常である。これを改良したも
のとして、書き戻す必要のある領域と書き戻す必要の無
い領域を判定する為のタグ領域をキャッシュメモリに付
加したもの、更に、タグ領域の幅を広げ、そこにプロセ
ス識別番号を入れ、標的とするプロセスが使用している
ラインを選択的にフラッシュ・アウトできる様にしたも
の等が知られている。

【００１０】この従来例４では、キャッシュメモリ内の
情報は、上述したようにプロセス・スイッチが発生する
度に、フラッシュ・アウトと称して全てメモリに書き戻
されるのが通常である。これを改良したものとして、キ
ャッシュメモリにタグ領域を設け、書き戻す必要のある
領域と書き戻す必要の無い領域を、フラグで判定し、プ
ロセス・スイッチ時には、書き戻す必要のある領域のみ
を書き戻し、書き戻す必要の無い領域は、単に破棄する
のみとして、処理効率を改善する方法が知られている。
更に、タグ領域の幅を広げ、そこに、プロセス識別番号
を入れることにより、全プロセス分をフラッシュ・アウ
トするのではなく、狙ったプロセス分のみをフラッシュ
・アウトさせる技術が知られている。また、タグ領域の
他の利用法として、キャッシュメモリと主記憶装置間の
対応が、アドレス情報から一意に決定できない場合（セ
ット・アソシエーティブ型など）に、それを決定する為
の補足情報の格納に使用する。

【００１１】従来例５として示すものでは、キャッシュ
メモリにタグ領域を付加する事はよく利用されている
が、付加する単位がラインと呼ばれる１〜１２８バイト
程度の小領域であること、並びに、これら各々のライン
に対し、付加するタグ領域の大きさも、数ビット程度に
留まっている。キャッシュメモリのデータ領域は、ライ
ンと呼ばれる１〜６４バイト程度の小領域に分割管理さ
れ、このラインを単位に、タグ領域が付加される。

【００１２】従来例６として示すものでは、使用中のメ
モリ装置の記憶領域に障害発生に対する備えとして、パ
リティ、ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎ
ｄｃｏｒｒｅｃｔｉｏｎ）等が用意されており、障害発
生を検出する。また、障害発生の結果、正常の読み出せ
なくなったデータに対しては、ＥＣＣによって、元の正
常なデータに回復可能なことが知られている。更に、恒
常的に不良動作するビットの新規発生に対処する為、予
め、メモリ領域を複数のブロックに仕切っておき、当該
不良動作ビットを含む領域を切り離す機構を備えたメモ
リ装置が知られている。但し、この場合、切り離しによ
って、計算機が使用可能なメモリ装置の容量が減少する
ことを覚悟しなければならない。

【００１３】この従来例６では、使用中にメモリ装置の
メモリ部に、新たな障害が発生した場合、パリティー手
段により、その障害の発生を検出する。また、ＥＣＣ手
段により、多重障害でない限り、障害によって生じたデ
ータ化けを復元する。パリティ手段も、ＥＣＣ手段も、
メモリ部のビット幅を増大させる為、タグ領域と同類で
ある。

【００１４】従来のメモリ装置やキャッシュメモリ装置
では、メモリを構成するメモリＬＳＩに全ビット正常動
作するものを使用している為、最初から恒常的に不良動
作するビットが存在することを前提に、これに対処する
為に設けられる様な特別な付加回路はない。

【００１５】

【発明が解決しようとする課題】不良動作ビットを含む
メモリＬＳＩで構成されたメモリ装置の容量は、不良動
作ビットを含まないメモリＬＳＩで構成した時と較べ
て、少なくとも、使用メモリＬＳＩの不良動作ビット数
だけ少ない。不良動作ビットを含むメモリＬＳＩは、通
常市販されている不良動作ビットを含まないメモリＬＳ
Ｉを製造する課程で生じた不良品であって、決して不良
動作ビットを含むことを前提に、特別に設計されたもの
ではない。従って、不良動作ビットを含まないメモリＬ
ＳＩのみで構成されるメモリ装置の容量が、メモリ装置
として活用する上で、取扱い易い容量を有するのと較
べ、非常に半端な容量となってしまうという問題点があ
った。具体的に言うならば、当該メモリ装置の、開始ア
ドレスと終了アドレスを２進数で表した際、下位桁を、
０または１で統一することができない為、このようなメ
モリ装置を複数連結して使用する際に、著しい不便が生
じる。

【００１６】また、不良動作ビットへのアクセスを回避
する為には、アドレス変換回路が必須であるが、本回路
内における遅延の為、外部から見たメモリアクセス速度
が遅くなってしまうという問題があった。

【００１７】上記理由から、不良動作ビットを含むメモ
リＬＳＩで構成されたメモリ装置は、主記憶装置やキャ
ッシュメモリ装置には不適当とされ、容量単価の安さが
最も強調され、かつ、容量値が半端であることが不利益
にならない半導体ディスク装置の様な用途で、細々と活
用されるに留まっている。もともと磁気ディスク装置に
は、不良セクタと呼ばれる、不良動作ビットを含む記録
領域が存在し、それを回避するための回路が付加されて
いるため、半導体ディスク装置においても、素直に磁気
ディスク装置をエミュレートすれば、不良動作ビットを
回避することができた。

【００１８】また、複数のプロセス間でメモリを共有し
ている場合、それらの内の一部のプロセスが、ページア
ウト、または、スワップアウトの対象に選ばれた時、メ
モリ上の必要な部分も一緒に、磁気ディスク等の外部記
憶装置に一旦掃き出され、後に必要となった時に、再度
メモリ装置に書き戻すという無駄な発生を抑えることが
できない。

【００１９】また、プロセス・スイッチ発生の度に、キ
ャッシュメモリ装置の内容をフラッシュ・アウトしてい
たが、複数のプロセス間でメモリを共有していなくて
も、この様な無条件フラッシュ・アウト処理は、次に実
行するプロセスで必要とする情報も消すという様な無駄
を生じている可能性があるだけでなく、キャッシュメモ
リ装置内の全情報を書き出す為、キャッシュメモリ装置
の容量を大きくすればする程、フラッシュ・アウト処理
自体が重くなるという欠点を有している。特に、リアル
タイム性能が求められる計算機では、プロセス・スイッ
チの頻度が増大する為、問題である。タグ領域に、プロ
セス識別の為の番号を格納するなどの対策が行われた例
もあるが、複数のプロセス間で、データ領域が共有され
ている場合などでは、有効に機能しない。

【００２０】また、パリティ手段では、メモリ装置のメ
モリ領域に対する障害の発生を検出するのみで、障害に
対し積極的な対策を行うことができない。また、ＥＣＣ
手段では、化けてしまったデータを復元することができ
るが、多重障害に対しては無力である。従って、長期間
連続運転しなければならない計算機においては、新たな
不良動作ビットの発生が、以降の信頼性低下に直結する
という問題を有している。

【００２１】本発明は、上記のような問題点を解消する
ためになされたもので、不良動作ビットを含むメモリＬ
ＳＩで構成されたメモリ装置が有効に活用でき、その結
果、アクセス速度の低下をリカバーすることができるよ
うにするとともに、主記憶装置やキャッシュメモリ装置
の分野への活路を開くことができるメモリ装置を提供す
ることを目的とする。

【００２２】また、複数のプロセス間で、データ領域を
共有する様な利用法において、計算機の能力をより高く
発揮することができるメモリ装置及びキャッシュメモリ
装置を提供することを目的とする。

【００２３】更に、リアルタイム性能が求められる様な
利用分野において、プロセス・スイッチの頻度が増大し
ても、計算機の能力をより高く発揮することができるキ
ャッシュメモリ装置を提供することを目的とする。

【００２４】他に、計算機の使用中に新たに発生したメ
モリ装置のメモリ領域の障害に対し、積極的代替えを行
うことにより、障害耐性の強化、並びに、障害発生によ
る以後の信頼性低下防止を実現し、計算機の長期連続運
転性能を改善することができるメモリ装置を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】第１の発明に係るメモリ
装置は、不良動作ビットを含むメモリＬＳＩを主たる材
料として構成され、上記不良動作ビットに対するアクセ
スを製造時に指定した正常動作ビットに重複なしに置き
換える機能を担当するアドレス変換回路を有し、上記メ
モリＬＳＩのメモリ領域をデータ領域と上記置き換えに
用いるデータ領域置換用領域とに割当て、上記データ領
域置換用領域の残りの領域をタグ領域として使用するよ
うに構成したことを特徴とするものである。

【００２６】第２の発明に係るメモリ装置は、不良動作
ビットを含むメモリＬＳＩを予め不良動作ビットのアド
レスに従って選別し、メモリ・プレーン構成時の不良動
作ビット配置に規則性を持たせ、メモリ領域を構成した
ことを特徴とするものである。

【００２７】第３の発明に係るメモリ装置は、複数のプ
ロセスを同時に主記憶装置上に置く計算機に使用するメ
モリ装置の内、データ領域以外に大容量のタグ領域を有
するメモリ装置において、タグ領域の一部をプロセスの
ビットマップとして使用するように構成したことを特徴
とするものである。

【００２８】第４の発明に係るメモリ装置は、仮想記憶
方式を採用した計算機に使用するメモリ装置の内、デー
タ領域以外に大容量のタグ領域を有するメモリ装置にお
いて、タグ領域を、データ領域のページを単位に付加す
るように構成したことを特徴とするものである。

【００２９】第５の発明に係るキャッシュメモリ装置
は、不良動作ビットを含むメモリＬＳＩを主たる材料と
して構成され、上記不良動作ビットに対するアクセスを
製造時に指定した正常動作ビットに重複なしに置き換え
る機能を担当するアドレス変換回路を有し、上記メモリ
ＬＳＩのメモリ領域をデータ領域と上記置き換えに用い
るデータ領域置換用領域とに割当て、上記データ領域置
換用領域の残りの領域をタグ領域として使用するように
構成したことを特徴とするものである。

【００３０】第６の発明に係るキャッシュメモリ装置
は、不良動作ビットを含むメモリＬＳＩを予め不良動作
ビットのアドレスに従って選別し、メモリ・プレーン構
成時の不良動作ビット配置に規則性を持たせ、メモリ領
域を構成したことを特徴とするものである。

【００３１】第７の発明に係るキャッシュメモリ装置
は、複数のプロセスを同時に主記憶装置上に置く計算機
に使用するキャッシュメモリ装置の内、データ領域以外
に大容量のタグ領域を有するキャッシュメモリ装置にお
いて、タグ領域を、データ領域のラインを単位に付加す
るように構成すると共に、タグ領域の一部をプロセスの
ビットマップとして使用するように構成したことを特徴
とするものである。

【００３２】第８の発明に係るキャッシュメモリ装置
は、仮想記憶方式を採用した計算機に使用するキャッシ
ュメモリ装置の内、データ領域以外に大容量のタグ領域
を有するキャッシュメモリ装置において、ラインサイズ
を、ページサイズ又はページサイズの整数倍又はページ
サイズの整数分の１と等しくするように構成したことを
特徴とするものである。

【００３３】第９の発明に係るメモリ装置は、第１の発
明のメモリ装置において、メモリ領域の動作内容を常に
チェックし、不良動作ビットの新規発生を検出する不良
動作ビット検出手段と、その検出結果に基づき不良動作
ビットを回避するためのアドレス変換回路を制御してい
るデータ部を書換えるアドレス変換情報書換手段とを備
えたことを特徴とするものである。

【００３４】

【作用】第１の発明に係るメモリ装置によれば、不良動
作ビットに対してアクセスはアドレス変換回路により正
常動作ビットに重複なしに置き換えられる。メモリＬＳ
Ｉのメモリ領域は、データ領域とデータ領域置換用領域
に割当てられ、データ領域置換用領域の残りの領域はタ
グ領域として使用される。

【００３５】第２の発明に係るメモリ装置によれば、不
良動作ビットを含むメモリＬＳＩは予め不良動作ビット
のアドレスに従って選別され、メモリ・プレーン構成時
の不良動作ビット配置には規則性が持たされる。

【００３６】第３の発明に係るメモリ装置によれば、タ
グ領域の一部はプロセスのビットマップとして使用され
る。

【００３７】第４の発明に係るメモリ装置によれば、タ
グ領域はデータ領域のページを単位に付加される。

【００３８】第５の発明に係るキャッシュメモリ装置に
よれば、不良動作ビットに対するアクセスはアドレス変
換回路により正常動作ビットに重複なしに置き換えられ
る。メモリＬＳＩのメモリ領域は、データ領域とデータ
領域置換用領域に割当てられ、データ領域置換用領域の
残りの領域はタグ領域として使用される。

【００３９】第６の発明に係るキャッシュメモリ装置に
よれば、不良動作ビットを含むメモリＬＳＩは予め不良
動作ビットのアドレスに従って選別され、メモリ・プレ
ーン構成時の不良動作ビット配置には規則性が持たされ
る。

【００４０】第７の発明に係るキャッシュメモリ装置に
よれば、タグ領域はデータ領域のラインを単位に付加さ
れ、また、タグ領域の一部はプロセスのビットマップと
して使用される。

【００４１】第８のキャッシュメモリ装置によれば、ラ
インサイズはページサイズ又はページサイズの整数倍又
はページサイズの整数分の１と等しくされる。

【００４２】第９のメモリ装置によれば、不良動作ビッ
ト検出手段により、メモリ領域の動作内容は常にチェッ
クされ、不良動作ビットの新規発生が検出される。ま
た、アドレス変換情報書換手段により、その検出結果に
基づき不良動作ビットを回避するためのアドレス変換回
路を制御しているデータ部は書換えられる。

【００４３】

【実施例】

実施例１（請求項１対応）．以下、本発明の実施例１を
図に基づいて説明する。図１は本発明の実施例１に係る
メモリ装置の回路構成図である。本実施例では説明を分
り易くするため、メモリＬＳＩの規模を１ビット幅・４
ビット長としているが、いくら大きくても本発明の本質
には変わりない。図１において、１−１ａ，１−１ｂは
データ領域、１−２ａ，１−２ｂはタグ領域、１−３
ａ，１−３ｂはデータ領域置換用領域、１−４はデータ
領域置換部用タグ領域を示す。データ領域１−１ａ等の
大きさが１つのメモリ・ＬＳＩの大きさを示す。また、
上記データ領域，タグ領域，データ領域，置換用領域，
データ領域置換部用タグ領域の全てを併せた部分として
メモリ・プレーンと称する。なお、タグ領域１−２ａ，
１−２ｂは、データ領域置換用領域１−３ａ，１−３ｂ
の余剰分を流用して構成されている。１−５で示す×印
は不良動作ビット箇所を表す。１−６は不良動作ビット
回避情報を格納しているＲＯＭ、１−８は加算器、１−
７はＲＯＭ１−６と加算器１−８間等を接続する外部ア
ドレス線、１−９は加算器１−８と上記領域等を含む内
部回路とを接続する内部アドレス線を示す。この内部ア
ドレス線１−９は外部アドレス線１−７よりビット数が
多くなっている。１−１０はデータ線を示す。ＲＯＭ１
−６と加算器１−８を総称してアドレス変換回路１６８
と呼ぶ。Ａ０〜Ａ２はアドレス信号である。

【００４４】１−１１ａはタグ領域１−２ａおよびデー
タ領域置換用領域１−３ａからのデータ信号Ｄをアドレ
ス信号Ａ１（バー）とアドレス信号Ａ２（バー）とによ
り選択するデータ選択回路、１−１１ｂはタグ領域１−
２ｂおよびデータ領域置換用領域１−３ｂからのデータ
信号Ｄをアドレス信号Ａ１とアドレス信号Ａ２（バー）
とにより選択するデータ選択回路、１−１１ｃはデータ
領域置換部用タグ領域１−４からのデータ信号Ｄをデー
タ選択回路１−１１ａの出力信号とデータ選択回路１−
１１ｂの出力信号とにより選択するデータ選択回路、１
−１１ｄはタグ領域１−２ａおよびデータ領域置換用領
域１−３ａからのデータ信号Ｄをアドレス信号Ａ２で選
択するデータ選択回路、１−１１ｆはデータ領域１−１
ａからのデータ信号Ｄをデータ選択回路１−１１ｄの出
力信号で選択するデータ選択回路、１−１１ｅはタグ領
域１−２ｂおよびデータ領域置換用領域１−３ｂからの
データ信号Ｄをアドレス信号Ａ２で選択するデータ選択
回路、１−１１ｇはデータ領域１−１ｂからのデータ信
号Ｄをデータ選択回路１−１１ｅの出力信号で選択する
データ選択回路である。Ｄ０はデータ選択回路１−１１
ｆから出力されるデータ信号、Ｄ１はデータ選択回路１
−１１ｇから出力されるデータ信号、ＤＴはデータ選択
回路１−１１ｃから出力されるタグ用データ信号を示
す。ＣＳはチップセレクト信号を示す。

【００４５】なお、従来はアドレス信号Ａ０，Ａ１しか
ないが、本実施例１では不良動作ビットを回避するため
にアドレスを拡張すると、桁上げか生じるため、アドレ
ス信号Ａ２が必要となる。また、本実施例１では、２ビ
ット幅の元データに１ビット幅のタグを付した計３ビッ
ト幅の情報が、５ビット幅のメモリ・プレーンに格納さ
れているため、読み出した５ビット幅の情報から、出力
すべき３ビット幅の情報を生成する回路がデータ選択回
路である。その差の幅２ビットの部分が不良動作ビット
と冗長ビットである。また、アドレス信号Ａ２は、アド
レス信号Ａ０，Ａ１で構成される２ビット２進数にＲＯ
Ｍから来た２ビット２進数を加算した結果生じる桁上げ
でもって生成できる。また、タグ領域とデータ領域置換
用領域を同一メモリＬＳＩ中に混在させた為、データ選
択回路１−１１ａ，１−１１ｂ，１−１１ｃが必要とな
っている。図１では、簡略化の為、読み出し時の回路の
みを記述したが、同様の回路の付加で書き込み時にも対
応可能なことは自明であり、読み書き両動作に対応させ
るのも、簡単な拡張に過ぎない。また、大規模なメモリ
・プレーンにおいては、タグ領域とデータ置換用領域を
同一メモリＬＳＩに混在させる必要がなくなり、データ
選択回路は、省略可能である。

【００４６】図２は本実施例１においてメモリＬＳＩ単
位に記述したメモリ・プレーン部の構成図である。図２
において、２−１は、不良動作ビットを含む１ビット幅
のメモリＬＳＩであり、本実施例１では、不良動作ビッ
トを含む１ビット幅のメモリＬＳＩを、縦に９段、横に
３６列並べることにより、ワード幅３６ビット（内、デ
ータ部３２ビット、タグ部４ビット）のメモリ・プレー
ンを構成している。２−２で示す、最上段は、データ領
域の置換部（データ領域置換用領域）である。本構成で
は、図１中で示されるようなデータ選択回路は不要であ
る。

【００４７】次に本実施例１の動作について説明する。
図１において、メモリ・プレーンを構成する全てのメモ
リＬＳＩに、それぞれ１ビットの動作不良箇所があるも
のとする。データ領域１−１ａ，１−１ｂにおいて、ア
ドレス０と３は不良動作ビットを含んでいないが、アド
レス１と２は不良動作ビットを含む為、アクセス不可で
あることが、予めＲＯＭ１−６に記録されている。外部
アドレス１−７は、加算器１−８を通過する際、ＲＯＭ
内情報を加算される為、内部アドレス１−９では、不良
動作ビットを含む領域を回避することができる。また、
タグ領域１−２ａ，１−２ｂは、データ領域置換用領域
１−３ａ，１−３ｂの余剰領域を流用することで、新た
なメモリＬＳＩを１つ追加するだけで構成できている。

【００４８】本実施例１によれば、メモリ・プレーンの
前後をアドレス変換回路とデータ選択回路でサンドイッ
チ構造にすることにより、メモリ・プレーン内に不良動
作ビットの存在を許すことができ、その結果、大幅に発
生する余剰領域を、タグ領域に割り当てることにより、
単に、メモリ・プレーンを有効利用するだけでなく、不
良動作ビットを含むメモリ装置の欠点である性能低下を
別の観点から補っている。以上説明した実施例１はつぎ
のとおりである。不良動作ビットを含むメモリＬＳＩ
は、産業廃棄物扱いのため、その調達コストは、全ビッ
ト正常動作メモリＬＳＩと比較して、非常に安い。実施
例１のメモリ装置及び後述の実施例５のキャッシュメモ
リ装置は、通常では使用されることのない不良動作ビッ
トを含むメモリＬＳＩを主たる材料としている為、不良
動作ビットへのアクセスを回避する為のアドレス変換回
路に要するコストを上乗せしても、十分安いコストで装
置を構成することが可能である。また、実施例１のメモ
リ装置は、メモリ装置の容量が、２のべき乗の整数倍に
対して上回る部分をタグ領域として活用することができ
る。実施例１のメモリ装置は、通常のデータ領域の他
に、タグ領域を有している。タグ領域は一定量のデータ
領域毎に等量付加される。タグ領域があれば、当該デー
タ領域が、例えば、ファイルアクセス用バッファとして
使用されている時に、将来必ずディスクに書き戻さなけ
ればならない領域なのか、直ちに内容を破棄して別の目
的に流用して良い領域なのかを識別する符号を記憶して
おくことができる為、ＯＳ等のソフトウェア内での無駄
な処理が減り、高速化できることが、従来より知られて
いるが、全ビット動作する、完動メモリＬＳＩでタグ領
域付きメモリ装置を構成すると、コストアップになる。
現状では、メモリ装置は高価な装置であり、どの計算機
においても、有り余るほど実装されている訳ではない
為、メモリ装置の総容量が同じなら、タグ領域に回す分
を、データ領域に回した方が、コスト的に安く、性能的
にもひけをとらないことが予想されるので、タグ領域付
きメモリ装置が採用されることは殆どない。実施例１で
は、不良動作ビットを有するメモリＬＳＩを、主たる材
料としてメモリ装置を構成する為、従来技術と較べ、コ
ストが制約とならず、タグ領域の付加による性能向上を
計ることができる。

【００４９】実施例２（請求項２対応）．メモリＬＳＩ
に、メモリＬＳＩ内の不良動作ビット位置を選別した品
を使用することにより、アドレス変換回路を大幅に簡略
化できる実施例２を以下に示す。

【００５０】図３は本発明の実施例２に係るメモリ装置
の回路構成図である。本実施例２の特徴は、不良動作ビ
ットの位置が同じメモリＬＳＩを選別した上で、それら
をワード方向に並べて構成している。図３において、図
１に示す構成要素に対応するものには同一の符号を付
し、その説明を省略する。図３中、１段目のメモリＬＳ
Ｉ１１，１２は、全てアドレス３の位置に不良動作ビッ
トがあり、２段目のメモリＬＳＩ１３，１４，１５は、
全てアドレス２の位置に不良動作ビットがある。本実施
例２の場合、アドレス変換回路が３−１で示すような単
純なゲート回路で構成されている。他は、図１と同じで
ある。規模の大小に関係なく、メモリＬＳＩ内の不良動
作ビット位置を規則的に配置することにより、アドレス
変換回路を単純化することができる。

【００５１】本実施例２では、不良動作ビットの位置が
規則化されている為、図１の実施例１の場合と比較し
て、不良動作ビット位置を記録しておく為のＲＯＭ１−
６や、アドレス変換に要した加算器１−８等の代わり
に、アドレス変換回路３−１は簡単なゲート回路で置き
換えることができる。実施例２のメモリ装置では、各メ
モリＬＳＩを、その不良動作ビットのアドレスによって
予め選別しておき、アドレス変換回路が、簡単、且つ、
設計変更箇所の少ない回路で構成できる様、各メモリＬ
ＳＩの不良動作ビット箇所を適正配置する。実施例２の
メモリ装置では、不良動作ビットを有するメモリＬＳＩ
が大量に発生することを想定し、予め、その不良動作ビ
ットのアドレス、並びに、不良動作ビット数でメモリＬ
ＳＩを選別しておくことにより、出来上がるメモリ装置
の総容量の事前予測を可能とし、固定的、且つ、単純な
アドレス変換回路でもって、不良動作ビット箇所へのア
クセス回避と、高速な変換を可能とする。

【００５２】実施例３（請求項３対応）．実施例１，２
を応用し、大量のタグ領域を確保したメモリ・プレーン
を構成し、このタグ領域の一部をプロセスのビットマッ
プに割り当てるように構成された実施例３を以下説明す
る。図４は本発明の実施例３に係るメモリ装置に備えら
れるメモリ・プレーンの構成図である。図４において、
４−１はメモリ・プレーンを示し、４−２はワード構成
を示す。４−３はデータ領域であり、４−４はタグ領域
である。タグ領域４−４は、プロセスのビットマップ４
−５とその他タグ４−６とに分けられる。ただし、その
他タグ４−６は必須ではない。

【００５３】次に本実施例３の動作について説明する。
通常の計算機では、同時に存在可能なプロセス数に上限
値がある。図４において、タグ領域４−４内にあるプロ
セスのビットマップ４−５の幅は、上記上限値となる。
通常、各プロセスには識別、並びに、上限管理の為の番
号が与えられており、この番号に基づき、各プロセス
は、自プロセスで使用中のメモリ領域に対応するタグ領
域４−４のビットマップ４−５のビットを立てる。同様
に、使用終了後は、当該ビットを降ろすものとする。シ
ステムが、ページアウト処理やスワップアウト処理等
で、或プロセスが使用中のメモリ領域を空ける必要が生
じた場合、タグ領域４−４のビットマップ４−５を検索
し、当該プロセスに対応するビットのみが立っているタ
グを検出してまわることにより、容易に空けるべきメモ
リ領域を発見することができる。実施例３のメモリ装置
では、タグ領域を、データ領域に対して付加する際、付
加するタグ領域の大きさを、プロセスのビットマップを
収容するに足る程度に大きくする。実施例３のメモリ装
置では、実施例１のメモリ装置によりタグ領域の付加が
低コストに実現できることを利用して、タグ領域をプロ
セスのビットマップとして使用することにより、ＯＳが
メモリ装置から退去させるべきデータ領域を、例え、当
該データ領域が複数のプロセスに共有されている場合で
も、迅速、且つ、容易に検出可能とする。従来技術で
は、最も贅沢にタグ領域を実装した計算機においても、
タグ領域にプロセスの識別番号を格納するに留まってお
り、データ領域が、複数のプロセスによって共有されて
いる場合は、タグ領域は有効に機能せず、ＯＳ内部のテ
ーブルより、演算処理でもって判定していた。１つの計
算機内に同時に存在し得る最大プロセス数は、通常、計
算機設計時に想定する為、固定的であっても、さほど不
利益にはならない。

【００５４】図５に最大プロセス数８の場合のメモリ領
域の例を示す。その他タグ領域は省略している。この場
合、動作中のプロセスが３つあり、それぞれ、１，２，
３の番号が付いていたとする。各プロセスが使用中のデ
ータ領域５−３に対応して、タグ領域５−４にフラグを
立てている。複数のプスセスで共有しているデータ領域
５−３には、複数のフラグが立つ。プロセス１のみが使
用中のデータ領域５−３を検出するには、プロセス１に
対応するタグのフラグのみをクリアし、他を全てセット
した、プロセス・マスク５−１を用意し、これと、各タ
グ領域５−４の論理積をとれば良い。論理積の結果が全
ビット・ゼロになったタグ領域５−４に対応するデータ
領域５−３が、プロセス１のみで使用されているデータ
領域５−３である。

【００５５】実施例４（請求項４対応）．本実施例４に
おいては、タグ領域を付加するメモリのデータ領域の単
位をページ単位とする。図６は本発明の実施例４に係る
メモリ装置に備えられるデータ領域等の構成図である。
図６において、６−１はデータ領域の１つ（１ワードの
構成）であり、６−２は外部記憶媒体６−３上にあるペ
ージファイルの１ページである。

【００５６】次に本実施例４の動作について説明する。
従来技術では、タグ領域は１６バイトとか、３２バイト
といった小さなメモリ領域を単位として付加されてい
た。この様な小さな単位のまま、前述した実施例３に示
す様な、ビットマップ方式のタグ領域を実現しようとす
ると、メモリ領域の何倍ものタグ領域が必要となり、実
用的ではない。例えば、当該計算機の最大プロセス数を
１０２４とするならば、プロセスのビットマップ幅は、
１０２４ビット、即ち、１２８バイト必要であり、３２
バイトのデータ領域を単位として、タグ領域を付加して
いたのでは、使用可能メモリ領域の２割しかデータ領域
に割り当てることができない。当該計算機のページ単位
が、５１２バイトならば、本実施例４を適用することに
より、逆に、使用可能メモリ領域の８割をデータ領域に
割り当てることができる。タグ領域をプロセスのビット
マップとして利用するのは、ページング処理の改善が主
目的であるから、本実施例４では、タグ領域の付加単位
をメモリ領域のページング単位と同じ、ページサイズに
一致させることにより、領域の効率的利用を実現してい
る。実施例４のメモリ装置では、タグ領域を、データ領
域に対して付加する際、付加される側のデータ領域の単
位も、付加する側のタグ領域の単位も、共に大きくす
る。例えば、データ領域１ワード（仮に、４バイトとす
る）単位に対して、タグ領域４ビットを付加するのでは
なく、データ領域１ページ（仮に、１ｋバイトとする）
単位に対し、タグ領域１ｋビットを付加する。タグ領域
を付加するデータ領域の単位は、ＣＰＵからアクセス可
能な単位であれば、何でも良い。本発明では、不良動作
ビットを含むメモリＬＳＩを主たる材料とすることによ
り、容量単価が引き下げられている為、大容量のタグ領
域を付加することが可能であるが、データ領域と比較し
て、タグ領域が大き過ぎる様では、実装寸法の増大か
ら、アクセスに時間を要する様になってしまうという問
題が生じる。一方、現在主流の、仮想記憶型計算機にお
いて、主記憶装置を操作する単位は、ページ（例えば、
１ｋバイト）が主流となっている。実施例４では、従来
技術と較べ、大幅に大きな単位である、ページを単位と
して、タグ領域を付加することにより、仮想記憶型計算
機における主たる主記憶装置の操作の１つであるところ
の、ページ単位のメモリ操作に対し、タグ領域を有効に
活用することができる様にしている。

【００５７】実施例５（請求項５対応）．本実施例５は
前記実施例１の構成をキャッシュメモリ装置に応用した
ものであり、本実施例５のメモリ装置の構成図は図１と
同様である。また、動作も実施例１と同様である。実施
例５のキャッシュメモリ装置は、キャッシュ・メモリ装
置の容量が、２のべき乗の整数倍に対して上回る部分
を、タグ領域として活用する。実施例５のキャッシュメ
モリ装置は、通常のデータ領域の他に、タグ領域を有し
ている。タグ領域は一定量のデータ領域毎に、等量付加
される。タグ領域があれば、当該データ領域が、プロセ
ススイッチ発生時に、主記憶装置に書き戻すべき位置を
算出する為に必要な情報の一部を記憶しておくことがで
きる為、ＯＳ等の基本ソフトウェア内での無駄な処理が
減り、高速化できることが、従来より知られているが、
全ビット動作する完動メモリＬＳＩでタグ領域付きキャ
ッシュメモリ装置を構成すると、コストアップになる。
現状では、キャッシュメモリ装置は高価な装置であり、
どの計算機においても、有り余るほど実装されている訳
ではない為、キャッシュメモリ装置の容量拡大が、計算
機の性能向上に有効な手段であるにもかかわらず、主記
憶装置と比較して、極少容量のキャッシュメモリ装置が
使われているに過ぎない。実施例５では、不良動作ビッ
トを有するメモリＬＳＩを、主たる材料としてキャッシ
ュメモリ装置を構成する為、従来技術と較べ、コストが
制約とならず、大容量のデータ領域確保も、タグ領域の
付加による性能向上も、同時に得ることができる。タク
領域に回す分を、全てデータ領域に回しても、不良動作
ビットを有するメモリＬＳＩで構成されている為、中途
半端な容量のキャッシュメモリ装置しか得られず、実施
例５においては、従来型の構成にするメリットはない。

【００５８】実施例６（請求項６対応）．本実施例６
は、前記実施例２の構成をキャッシュメモリ装置に応用
したものであり、本実施例６のメモリ装置の構成図は図
３と同様である。また、動作も実施例２と同様である。
実施例６のキャッシュメモリ装置では、各メモリＬＳＩ
を、その不良動作ビットのアドレスによって予め選別し
ておき、アドレス変換回路が、簡単、且つ、設計変更箇
所の少ない回路で構成できる様、各メモリＬＳＩの不良
動作ビット箇所を適正配置する。実施例６では、不良動
作ビットを有するメモリＬＳＩが大量に発生することを
想定し、予め、その不良ビットのアドレス、並びに、不
良ビット数で、メモリＬＳＩを選別しておくことによ
り、出来上がるメモリ装置の総容量の事前予測を可能と
し、固定的、且つ、単純なアドレス変換回路でもって、
不良動作ビット箇所へのアクセス回避と、高速な変換を
可能とし、コスト・性能両面で、実施例５のキャッシュ
メモリ装置を強化する。

【００５９】実施例７（請求項７対応）．本実施例７
は、前記実施例３をキャッシュメモリ装置に応用したも
のであり、本実施例７の構成図は図４及び図５と同様で
ある。

【００６０】次に本実施例７の動作について説明する。
動作の概要は、実施例３と同様である。但し、キャッシ
ュメモリの場合は、ページング処理ではなく、フラッシ
ュ・アウト処理が行われること、並びに、処理のタイミ
ングがページング時だけではなく、プロセス・スイッチ
時なども含まれている点が異なる。フラッシュ・アウト
すべきラインの選択法の一例として、本実施例７では、
フラッシュ・アウト対象外とするプロセスの番号のビッ
トマップによるプロセス・マスクを作成し、このプロセ
ス・マスクと、各タグ領域のプロセスのビットマップの
論理積をとり、結果が０になったラインのみをフラッシ
ュ・アウト処理の対象とすることで、複数のプロセスが
共有するラインが存在する場合においても、容易に必要
最小限のフラッシュ・アウト・ラインを探し出すことが
できる。キャッシュメモリ装置におけるタグ領域の用途
は、計算機の性能向上という観点に絞って見ても、沢山
あるが、従来技術では、タグ領域は高価なものであった
為、費用対効果の観点から、少容量のタグ領域で実現可
能なものに限られていた。実施例７のキャッシュメモリ
装置では、タグ領域を、データ領域に対して付加する
際、付加するタグ領域の大きさを、プロセスのビットマ
ップを入れるに足る程度に大きくする。例えば、データ
領域１ライン（仮に、３２バイトとする）単位に対し
て、タグ領域１６ビットを付加するのではなく、１０４
０ビットを付加する。実施例７では、実施例５により、
タグ領域の付加がローコストに実現できることを利用し
て、タグ領域を、プロセスのビットマップとして使用す
ることにより、プロセススイッチ時に、ＯＳがキャッシ
ュメモリ装置から退去させるべきデータ領域を、例え、
当該データ領域が、複数のプロセスに共有されている場
合でも、間違えずに、迅速、且つ、容易に検出可能とす
る。従来技術では、最も贅沢にタグ領域を実装した計算
機においても、タグ領域にプロセスの識別番号を格納す
るに留まっており、データ領域が、複数のプロセスによ
って共有されている場合は、タグ領域は有効に機能せ
ず、共有している他のプロセスがまた使用中のデータ領
域が、一旦主記憶装置に書き戻される様な、無駄な処理
が発生していた。１つの計算機内に同時に存在し得る最
大プロセス数は、通常、計算機設計時に想定する為、固
定的であっても、さほど不利益にはならない。

【００６１】実施例８（請求項８対応）．本実施例８
は、実施例４をキャッシュメモリ装置に応用したもので
ある。図７において、７−１はキャッシュメモリ装置の
ラインのデータ領域の１つ（１ラインの構成）であり、
７−２はメモリ装置のデータ領域の１つ（１ワードの構
成）であり、７−３は外部記憶媒体７−４上にあるペー
ジファイルの１ページである。

【００６２】次に本実施例８の動作について説明する。
動作の概要は、実施例４と同様である。メモリ装置とキ
ャッシュメモリ装置間の相違点は、実施例７の場合と同
様である。フラッシュ・アウトされるラインのサイズ
が、メモリ装置のデータ領域の単位サイズと整合してお
れば、キャッシュメモリ装置とメモリ装置間で、タグ領
域にある、プロセスのビットマップなどの情報を引き継
ぐことが可能となり、効率が良い。勿論、セットアソシ
エーティブ関連情報など、キャッシュメモリ装置からメ
モリ装置へ引き継ぐ必要のないタグ情報もあるので、継
承を要するタグ情報に関してのみ、その位置、幅等の関
係を整合させれば良いのであって、必ずしも、両装置間
でタグ領域の幅を合致させる必要はない。タグ領域を付
加するデータ領域の単位は、ＣＰＵからアクセス可能な
単位であれば、何でも良い為、従来技術では、１ライン
（例えば、６４バイト）程度の容量を単位に、数ビット
程度のタグ領域が付加されるのが通常であった。実施例
８のキャッシュメモリ装置では、タグ領域が付加される
データ領域の単位を、１ライン（仮に、３２バイトとす
る）から、１ページ（仮に、１ｋバイトとする）に拡大
し、メモリ装置のタグ付加単価と一致させる。実施例８
では、不良動作ビットを含むメモリＬＳＩを主たる材料
とすることにより、容量単位が引き下げられている為、
大容量のタグ領域を付加することが可能であるが、デー
タ領域と比較して、タグ領域が大き過ぎる様では、実装
寸法の増大から、アクセスに時間を要する様になってし
まうという問題が生じる。一方、現在主流の、仮想記憶
型計算機において、主記憶装置を操作する単位は、ペー
ジ（例えば、１ｋバイト）が主流となっている。実施例
８では、従来技術と較べ、大幅に大きな単位である、ペ
ージを単位として、キャッシュメモリ装置にタグ領域を
付加することにより、仮想記憶型計算機における主たる
主記憶装置の操作の１つであるところの、ページ単位の
メモリ操作に対し、タグ領域の情報を有効活用し、キャ
ッシュメモリと主記憶装置が、一連の動作を連携して行
うことができる様にしている。

【００６３】実施例９（請求項１，９対応）． 本実施例９は、実施例１のメモリ装置にタグ領域の一部
をパリティーやＥＣＣなどの機能に割り当てることによ
り、メモリ部の動作内容を常にチェックし、不良動作ビ
ットの新規発生を検出し、その位置情報を通知する機
構、並びに、通知された位置情報に基づいてアドレス変
換回路における不良動作ビット回避の為のデータを書き
直す機構を付加したメモリ装置である。図８において、
８−１は、実施例１と同様のメモリ・プレーンである
が、現存する全ての不良動作ビットを代替えしても尚、
代替え余裕領域に残りがあるものでなければならない。
８−２は不良動作ビット検出手段、８−３はアドレス変
換情報書換手段、８−４はアドレス変換回路、８−５は
その中のアドレス変換に使用するデータを格納した電気
的に書換可能な機能を有するフラッシュ・メモリなどの
ＲＯＭである。本ＲＯＭ８−５の容量もまた、メモリ・
プレーン８−１と同様、現存する全ての不良動作ビット
の代替え情報を格納しても尚、領域に残りがあるもので
なければならない。

【００６４】次に本実施例９の動作について説明する。
本メモリ装置使用中に、不良動作ビットが新規発生する
と、不良動作ビット検出手段８−２が、タグ領域中のパ
リティやＥＣＣなどの情報を活用して、不良動作ビット
の新規発生を検出し、その位置情報をアドレス変換情報
書換手段８−３に通知する。アドレス変換情報書換手段
８−３は、通知された位置情報に基づき、ＲＯＭ８−５
に書き換える。本実施例９では、外部仕様１６ワードの
メモリ装置において、アドレス２とアドレス５の不良動
作ビットの存在が、予めＲＯＭ８−５に登録されてお
り、使用中にアドレス９の不良動作ビットが新規検出さ
れたならば、ＲＯＭ８−５の内容はアドレス変換情報書
換手段８−３により、図９の様に書換えられる。実施例
９では、実施例１のアドレス変換回路に、不良ビット箇
所のデータによって駆動される型を採用し、常時メモリ
部を監視し、新たな不良ビットの発生を検出する手段
（検出手法は、従来技術である、パリティやＥＣＣ等で
よい）、並びに、検出された結果に基づき、アドレス変
換回路のデータを書き直す手段を付加する。メモリＬＳ
Ｉの正常動作ビットが、使用中に非回復性の故障に陥る
ことは、滅多に発生しないが、皆無ではない。タグ領域
の一部を、パリティーやＥＣＣに割り当てておけば、こ
れを常時検査することにより、新たな不良動作ビットの
発生を検出し、その不良動作ビット箇所を特定すること
ができる。不良動作ビット代替用メモリに余裕があれ
ば、新たに発生した不良動作ビットを、正常動作するビ
ットに代替え可能である。不良動作ビットを回避する為
のアドレス変換回路を、データ駆動型にしておけば、そ
のデータを書き換えることにより、新たに発生した不良
動作ビットをも回避することができる。

【００６５】

【発明の効果】以上のように第１の発明によれば、不良
動作ビットを含むメモリＬＳＩを主たる材料として構成
され、上記不良動作ビットに対するアクセスを製造時に
指定した正常動作ビットに重複なしに置き換える機能を
担当するアドレス変換回路を有し、上記メモリＬＳＩの
メモリ領域をデータ領域と上記置き換えに用いるデータ
領域置換用領域とに割当て、上記データ領域置換用領域
の残りの領域をタグ領域として使用するように構成した
ので、通常使用されることのない不良動作ビットを含む
メモリＬＳＩのみでメモリ装置のメモリ・プレーンを構
成でき、これにより装置が安価にでき、また、メモリ・
プレーンの余剰部をタグ領域として有効活用することに
より、メモリ装置単体の動作速度としては、良品のメモ
リＬＳＩのみで構成されたメモリ装置より遅いものの、
ＯＳ等の基本ソフトウェアでタグ領域を活用することに
より、計算機全体としては、高速化を達成することがで
きるという効果が得られる。一例を挙げるならば、ディ
スク・バッファにおける、ダーティ・バッファ（後刻、
ディスク上に書き戻す必要のある領域）か、フリー・バ
ッファ（何時でも他の目的に転用して良い領域）かの、
識別フラグとしてタグ領域を活用することにより、ＯＳ
内部の関係する処理テーブルを不要とし、計算機の処理
速度を高めることができる。逆にメモリ組込型１チップ
・マイクロプロセッサ等において、当該チップの歩留ま
り向上、製造コスト削減、性能向上に応用することもで
きる。

【００６６】第２の発明によれば、不良動作ビットを含
むメモリＬＳＩを予め不良動作ビットのアドレスに従っ
て選別し、メモリ・プレーン構成時の不良動作ビット配
置に規則性を持たせ、メモリ領域を構成したので、不良
動作ビット位置を予め選別したメモリＬＳＩを使用する
ことができ、これにより、アドレス変換回路を大幅に簡
略化することができ、アドレス変換回路における遅延を
少なくし、本メモリ装置の動作速度を改善することがで
きるという効果が得られる。

【００６７】第３の発明によれば、複数のプロセスを同
時に主記憶装置上に置く計算機に使用するメモリ装置の
内、データ領域以外に大容量のタグ領域を有するメモリ
装置において、タグ領域の一部をプロセスのビットマッ
プとして使用するように構成したので、大量のタグ領域
を確保し、これを、プロセスのビットマップとして活用
することができ、プロセス間にメモリを共有する部分が
あっても、タグ領域を検索すれば、迅速、かつ、的確
に、ページアウト、スワップアウトすべき領域を発見す
ることができるという効果が得られる。同様に、空きメ
モリ領域の発見も容易である。その結果、従来ＯＳ内部
において、例えば管理テーブルを作成して行っていたメ
モリ管理処理の一部を、タグ領域に任せることができ、
基本ソフトウェアの負荷を削減することができるという
効果が得られる。

【００６８】第４の発明によれば、仮想記憶方式を採用
した計算機に使用するメモリ装置の内、データ領域以外
に大容量のタグ領域を有するメモリ装置において、タグ
領域を、データ領域のページを単位に付加するように構
成した。プロセスのビットマップを実現するには、タグ
領域のビット幅を多量に必要とする。如何に、第１の発
明で安価に大容量メモリが実現できると言っても、デー
タ領域よりタグ領域の方が圧倒的に大きい要では、実用
的でない。上記メモリ操作は、仮想記憶のページを単位
としている為、タグ領域を付加する単位を、データ領域
のページとすることで、効率化を図れるという効果が得
られる。

【００６９】第５の発明によれば、不良動作ビットを含
むメモリＬＳＩを主たる材料として構成され、上記不良
動作ビットに対するアクセスを製造時に指定した正常動
作ビットに重複なしに置き換える機能を担当するアドレ
ス変換回路を有し、上記メモリＬＳＩ領域をデータ領域
と上記置き換えに用いるデータ領域置換用領域とに割当
て、上記データ領域置換用領域の残りの領域をタグ領域
として使用するように構成したので、第１の発明と同様
の理由により、大容量のキャッシュメモリ装置を実現す
ることができるという効果が得られる。

【００７０】第６の発明によれば、不良動作ビットを含
むメモリＬＳＩを予め不良動作ビットのアドレスに従っ
て選別し、メモリ・プレーン構成時の不良動作ビット配
置に規則性を持たせ、メモリ領域を構成したので、第２
の発明と同様の理由により、アドレス変換回路を簡素化
することができるという効果が得られる。このことは、
高速性を強く要求されるキャッシュメモリ装置において
は、特に重要である。

【００７１】第７の発明によれば、複数のプロセスを同
時に主記憶装置上に置く計算機に使用するキャッシュメ
モリ装置の内、データ領域以外に大容量のタグ領域を有
するキャッシュメモリ装置において、タグ領域を、デー
タ領域のラインを単位に付加するように構成すると共
に、タグ領域の一部をプロセスのビットマップとして使
用するように構成したので、プロセス・スイッチ時に行
うフラッシュ・アウト処理を、タグ領域のプロセスのビ
ットマップを活用して、例え複数のプロセス間にデータ
共有があっても、必要最小限に抑えることが可能とな
り、従来技術では、キャッシュメモリ容量の増大に伴
い、フラッシュ・アウト処理が、どんどん重くなるとい
う問題を克服することができるという効果が得られる。

【００７２】第８の発明によれば、仮想記憶方式を採用
した計算機に使用するキャッシュメモリ装置の内、デー
タ領域以外に大容量のタグ領域を有するキャッシュメモ
リ装置において、ラインサイズを、ページサイズ又はペ
ージサイズの整数倍又はページサイズの整数分の１と等
しくするように構成したので、大容量のタグ領域を有す
る大容量キャッシュメモリ装備時には、キャッシュメモ
リ装置のラインサイズを、従来技術と較べて大幅に拡大
することができ、キャッシュメモリ装置の効率的利用を
実現するとともに、メモリ装置側のページング処理と連
動した効率的処理が可能となるという効果が得られる。

【００７３】第９の発明によれば、メモリ領域の動作内
容を常にチェックし、不良動作ビットの新規発生を検出
する不良動作ビット検出手段と、その検出結果に基づき
不良動作ビットを回避するためのアドレス変換回路を制
御しているデータ部を書換えるアドレス変換情報書換手
段とを備えたので、長期無人運転が必要なメモリ装置に
おいて、運転期間中に、新たな動作不良ビットの発生が
あった場合でも、自動的にそれを回避する手段が提供さ
れ、かつ、メモリ装置の外部仕様に変更を生じないた
め、容易に安定動作を実現することができる様になると
いう効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施例１に係るメモリ装置の回路
構成図である。

【図２】 上記実施例１におけるメモリ・プレーン部の
構成図である。

【図３】 この発明の実施例２に係るメモリ装置の回路
構成図である。

【図４】 この発明の実施例３に係るメモリ装置に備え
られるメモリ・プレーンの構成図である。

【図５】 上記実施例３において最大プロセス数８の場
合のメモリ領域の例を示す図である。

【図６】 この発明の実施例４に係るメモリ装置に備え
られるデータ領域等の構成図である。

【図７】 この発明の実施例８に係るメモリ装置に備え
られるデータ領域等の構成図である。

【図８】 この発明の実施例９に係るメモリ装置に備え
られるメモリ・プレーンの構成図である。

【図９】 上記実施例９におけるＲＯＭの内容を示す図
である。

【図１０】 従来の半導体ディスク装置の構成図であ
る。

【符号の説明】

１−１ａ，１−１ｂ データ領域、１−２ａ，１−２ｂ
タグ領域、１−３ａ，１−３ｂ データ領域置換用領
域、１−４ データ領域置換用タグ領域、１−５ 不良
動作ビット箇所、１−６ ＲＯＭ、１−７ 外部アドレ
ス線、１−８ 加算器、１−９ 内部アドレス線、 １
−１０ データ線、１−１１ａ〜１−１１ｇ データ選
択回路、２−１，１１〜１５ メモリＬＳＩ、２−２
データ領域置換部、３−１，１６８ アドレス変換回
路、４−１ メモリ・プレーン、４−２ ワード構成、
４−３ データ領域、４−４ タグ領域、４−５ プロ
セスのビットマップ、４−６ 他タグ、５−１ プロセ
ス・マスク、５−３ データ領域、５−４ タグ領域、
６−１ １ワードの構成、６−２ ページファイルの１
ページ、６−３ 外部記憶媒体、７−１ １ラインの構
成、７−２ １ワードの構成、７−３ ページファイル
の１ページ、７−４ 外部記憶媒体、８−１ メモリ・
プレーン、８−２ 不良動作ビット検出手段、８−３
アドレス変換情報書換手段、８−４ アドレス変換回
路、８−５ ＲＯＭ、１０−１ エミュレータ、１０−
２ メモリ回路、１０−３ 不良セクタ回避回路、１０
−４ 不良セクタ位置情報格納用のメモリ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 不良動作ビットを含むメモリＬＳＩを主
   たる材料として構成され、上記不良動作ビットに対する
   アクセスを製造時に指定した正常動作ビットに重複なし
   に置き換える機能を担当するアドレス変換回路を有し、
   上記メモリＬＳＩのメモリ領域をデータ領域と上記置き
   換えに用いるデータ領域置換用領域とに割当て、上記デ
   ータ領域置換用領域の残りの領域をタグ領域として使用
   するように構成したことを特徴とするメモリ装置。
2. 【請求項２】 不良動作ビットを含むメモリＬＳＩを予
   め不良動作ビットのアドレスに従って選別し、メモリ・
   プレーン構成時の不良動作ビット配置に規則性を持た
   せ、メモリ領域を構成したことを特徴とするメモリ装
   置。
3. 【請求項３】 複数のプロセスを同時に主記憶装置上に
   置く計算機に使用するメモリ装置の内、データ領域以外
   に大容量のタグ領域を有するメモリ装置において、タグ
   領域の一部をプロセスのビットマップとして使用するよ
   うに構成したことを特徴とするメモリ装置。
4. 【請求項４】 仮想記憶方式を採用した計算機に使用す
   るメモリ装置の内、データ領域以外に大容量のタグ領域
   を有するメモリ装置において、タグ領域を、データ領域
   のページを単位に付加するように構成したことを特徴と
   するメモリ装置。
5. 【請求項５】 不良動作ビットを含むメモリＬＳＩを主
   たる材料として構成され、上記不良動作ビットに対する
   アクセスを製造時に指定した正常動作ビットに重複なし
   に置き換える機能を担当するアドレス変換回路を有し、
   上記メモリＬＳＩのメモリ領域をデータ領域と上記置き
   換えに用いるデータ領域置換用領域とに割当て、上記デ
   ータ領域置換用領域の残りの領域をタグ領域として使用
   するように構成したことを特徴とするキャッシュメモリ
   装置。
6. 【請求項６】 不良動作ビットを含むメモリＬＳＩを予
   め不良動作ビットのアドレスに従って選別し、メモリ・
   プレーン構成時の不良動作ビット配置に規則性を持た
   せ、メモリ領域を構成したことを特徴とするキャッシュ
   メモリ装置。
7. 【請求項７】 複数のプロセスを同時に主記憶装置上に
   置く計算機に使用するキャッシュメモリ装置の内、デー
   タ領域以外に大容量のタグ領域を有するキャッシュメモ
   リ装置において、タグ領域を、データ領域のラインを単
   位に付加するように構成すると共に、タグ領域の一部を
   プロセスのビットマップとして使用するように構成した
   ことを特徴とするキャッシュメモリ装置。
8. 【請求項８】 仮想記憶方式を採用した計算機に使用す
   るキャッシュメモリ装置の内、データ領域以外に大容量
   のタグ領域を有するキャッシュメモリ装置において、ラ
   インサイズを、ページサイズ又はページサイズの整数倍
   又はページサイズの整数分の１と等しくするように構成
   したことを特徴とするキャッシュメモリ装置。
9. 【請求項９】 メモリ領域の動作内容を常にチェック
   し、不良動作ビットの新規発生を検出する不良動作ビッ
   ト検出手段と、その検出結果に基づき不良動作ビットを
   回避するためのアドレス変換回路を制御しているデータ
   部を書換えるアドレス変換情報書換手段とを備えたこと
   を特徴とする請求項第１項記載のメモリ装置。