JP2870285B2

JP2870285B2 - レジスタ

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Publication number: JP2870285B2
Application number: JP2760892A
Authority: JP
Inventors: 晋一須藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-02-14
Filing date: 1992-02-14
Publication date: 1999-03-17
Anticipated expiration: 2014-03-17
Also published as: JPH05225124A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれが同じ構成の
第１のレジスタを備えた複数個の装置からなる計算機シ
ステムにおけるレジスタに関する。

【０００２】近年のコンピュ−タシステムの高速化、大
規模化、並列化に伴い、複数個の装置を、共通バスに接
続し、それぞれの各装置に備えられているレジスタをア
クセスすることが行われる。

【０００３】このとき、一つ，又は、複数個の装置のレ
ジスタをアクセスする必要があり、ホストの中央処理装
置(CPU) から、該一つ，又は、複数個の装置のレジスタ
に対して、効率よく、アクセスができることが要求され
る。

【０００４】

【従来の技術】図３は、従来のレジスタ制御回路を説明
する図である。図において、1 はホストの中央処理装置
(CPU) であり、該中央処理装置(CPU) 1 から共通バス 1
0 を介して、アドレス(ADDRESS) と, データ(DATA)を送
出し、該共通バス 10 に接続されている複数個の各装置
(0),(1) 〜 2内のレジスタ(REG0,REG1, 〜) 20をアクセ
ス｛例えば、該レジスタに、上記データ(DATA)バス 10d
上のデータを書き込む｝する場合、予め、レジスタ制御
装置(REG CNTL) 2a 内のレジスタ(REGa) 20aに、該当の
装置 2のレジスタ(REG0,REGI, 〜) 20を選択する為のデ
ータを書き込んで、各装置(0),(1) 〜 2内のユニットセ
レクト(US) 21 を付勢した後、該中央処理装置(CPU) 1
から上記共通バス 10 を介してアクセスしていた。

【０００５】

【発明が解決しようとする課題】このとき、該レジスタ
制御装置(REG CNTL) 2a 内のレジスタ(REGa) 20a内のビ
ット情報に基づいて、該装置(0),(1),〜 2のレジスタ(R
EG0,REGI, 〜) 20をアクセスする構成であると、該レジ
スタ制御装置(REG CNTL) 2a 内のレジスタ(REGa)20aの
容量で決まるレジスタしかアクセスできなかった。

【０００６】例えば、該レジスタ制御装置(REG CNTL) 2
a 内のレジスタ(REGa) 20aが、４ビット×16語で構成さ
れている場合には、最大、64台のレジスタしか制御でき
ないという問題があった。

【０００７】又、該レジスタ制御装置(REG CNTL) 2a 内
のレジスタ(REGa) 20aのビット数を増加させると、該レ
ジスタ制御装置(REG CNTL) 2a 内のレジスタ(REG) 20a
と、他の装置(0),(1),〜 2内のレジスタ(REG0,REG1,
〜) 20との構成が異なってしまい、該レジスタ制御装置
(REG CNTL) 2a と、他の装置(0),(1),〜 2内のレジスタ
(REG0,REG1, 〜) 20とが同格、即ち、同じ構成にならな
い (以下、該「同じ構成」を同格ということがある) と
いう問題があった。

【０００８】又、該レジスタ制御装置(REG CNTL) 2a 内
のレジスタ(REGa) 20aと、他の装置(0),(1),〜 2内のレ
ジスタ(REG0,REG1, 〜) 20とを同格に構成して、且つ、
該レジスタ制御装置(REG CNTL) 2a 内のレジスタ(REGa)
20aの容量を増加させると、システム全体のレジスタの
容量が大きくなってしまうという問題があった。

【０００９】又、該中央処理装置(CPU) 1 が、直接、各
装置(0),(1),〜 2内のレジスタ(REG0,REG1, 〜) 20を制
御する場合には、個々に各装置(0),(1),〜 2内のレジス
タ(REG0,REG1, 〜) 20を指定する必要があり、装置の数
が増加した場合には、中央処理装置(CPU) 1 の負担が増
加するという問題があった。

【００１０】本発明は上記従来の欠点に鑑み、大規模な
並列システムにおいて、レジスタ構成の簡略化と, 効率
の良いレジスタアクセスを行うことができるレジスタ制
御回路を提供することを目的とするものである。

【００１１】

【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図である。上記の問題点は下記の如く
に構成されたレジスタによって解決される。

【００１２】(1) そさぞれが同じ構成の第１のレジスタ
20,20a を備えた複数個の装置 2,2a からなる計算機シ
ステムにおいて、何れかの装置 2a の前記第１のレジス
タ 20aに、第２のレジスタ 21aを接続し、該何れかの装
置 2a の前記第１のレジスタ 20aに、前記第２のレジス
タ 21aのアドレスと，データを書き込み、該書き込
まれたアドレスとデータとに基づいて、前記アドレ
スが指示する前記第２のレジスタ 21aの番地に、前記
データを書き込み、該書き込まれたデータに基づ
き、１個，又は、複数個の他の装置 2の前記第１のレジ
スタ 20aを選択するように構成する。

【００１３】(2) 前記のレジスタであって、前記何れか
の装置 2a の前記第１のレジスタ 20aに接続された前記
第２のレジスタ 21aのデータを、ビット単位，又は、
語単位，又は、複数語単位で取り出し、該取り出したデ
ータに基づいて、前記複数個の他の装置 2の前記第１の
レジスタ 20aを選択するように構成する。

【００１４】(3) 前記のレジスタであって、前記何れか
の装置 2a の前記第１のレジスタ 20aに接続された前記
第２のレジスタ 21aに、前記第１のレジスタ 20aの前記
データを書き込む際、前記第１のレジスタ 20aのデー
タ幅ａ（ａは正の整数）ビットを単位として、前記第２
のレジスタ 21aのデータ幅ｍ（ｍは正の整数）ビットよ
り小さい任意のｎ（ｎは正の整数）ビット幅で書き込む
ように構成する。

【００１５】

【作用】即ち、本発明においては、それぞれが同じ構成
の第１のレジスタ 20 を備えた複数個の装置 2からなる
計算機システムにおいて、何れかの装置、例えば、レジ
スタ制御装置(REG CNTL) 2a の前記第１のレジスタ 20a
に、第２のレジスタ 21aを接続し、該レジスタ制御装置
2a の前記第１のレジスタ 20aに、前記第２のレジスタ
21aのアドレスと，データを書き込み、該書き込ま
れたアドレスとデータとに基づいて、前記アドレス
が指示する前記第２のレジスタ 21aの番地に、前記デ
ータを書き込み、該書き込まれたデータの値、例え
ば、前記第２のレジスタ 21aを構成している、例えば、
フリップフロップ(FF)の情報に基づいて、１個，又は、
複数個の他の装置 2の前記第１のレジスタ 20aを選択す
るように構成する。以下の説明においては、説明の便宜
上、前記第１のレジスタ 20aを上位の階層レジスタと
し、前記第２のレジスタ 21aを下位の階層レジスタと
し、該第１のレジスタ 20aと、第２のレジスタ 21aとを
総称して、階層レジスタということがある。

【００１６】具体的には、該下位の階層レジスタ 21aを
構成している、例えば、各フリップフロップ(FF)に対応
して、各装置(0),(1),〜 2のレジスタ(REG0,REG1, 〜)
20を選択する為のユニットセレクト(US)信号を割当てる
ことで、値が“１”となっているフリップフロップ(FF)
が指示する装置(0),(1),〜 2のレジスタ(REG0,REG1,〜)
20を, 選択的にアクセスできるようにしたものであ
る。即ち、該下位の階層レジスタ 21aを構成している所
定のフリップフロップ(FF)の値を“１”にすることによ
り、対応するユニットセレクト(US)信号を有効にして、
対応する装置 2の上位の階層レジスタ 20 をアクセスで
きるようにしたものである。

【００１７】従って、該下位の階層レジスタ 21aの所定
の複数個のフリップフロップ(FF)に、値“１”に書き込
むことにより、複数個の装置 2の上位の階層レジスタ(R
EG0,REG1, 〜) 20を同時にアクセスできるようになる。

【００１８】上記の例では、該下位の階層レジスタ 21a
を構成しているフリップフロップ(FF)を単位として、ユ
ニットセレクト(US)信号を生成する例で説明したが、該
下位の階層レジスタ 21aの１語，或いは、複数語を単位
として、他の装置 2をアクセスするようにしてもよい。
このとき、該下位の階層レジスタ 21aの１語, 或いは、
複数語からなるデータを、例えば、デコードすること
で、所定の装置 2内の、種々のレジスタ類をアクセスで
きるようになる。

【００１９】又、該上位の階層レジスタ 20aのデータ幅
を単位とした複数語を、下位の階層レジスタ 21aに書き
込むように構成することで、該下位の階層レジスタ 21a
のデータ幅を、上記上位の階層レジスタ 20aのデータ幅
を単位として、任意に設定することができ、アクセス対
象の装置の台数に合わせて、該下位の階層のレジスタ21
aのデータ幅を調整することができる。

【００２０】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１, 図２は、本発明の一実施例を示した図
であり、図１は構成例を示し、図２は下位の階層レジス
タの構成例を示している。

【００２１】本発明においては、それぞれが同格の上位
の階層レジスタ 20 を備えた複数個の装置(0),(1),〜 2
からなる計算機システムにおいて、何れかの装置、例え
ば、レジスタ制御装置(REG CNTL) 2a の上位の階層レジ
スタ 20aに、下位の階層レジスタ 21aを付加し、該装置
(REG CNTL) 2a の上位の階層レジスタ 20aに、下位の階
層レジスタ 21aのアドレスと, データを書き込み、
該書き込まれたアドレスとデータとに基づいて、該
下位の階層レジスタ 21aの所定のアドレス (番地)
に、所定のデータを書き込み、該書き込まれた値、例
えば、該下位の階層レジスタ 21aを構成している、例え
ば、フリップフロップ(FF)の情報に基づいて、１個，又
は、複数個の他の装置(0),(1),〜 2の上位の階層レジス
タ(REG0,REG1, 〜) 20を選択する手段が、本発明を実施
するのに必要な手段である。尚、全図を通して同じ符号
は同じ対象物を示している。

【００２２】以下、図１，図２によって、本発明のレジ
スタの構成と動作を説明する。本実施例においては、前
述のように、説明の便宜上、前記第１のレジスタ 20aを
上位の階層レジスタとし、前記第２のレジスタ 21aを下
位の階層レジスタとし、該第１のレジスタ 20aと、第２
のレジスタ 21aとを総称して、階層レジスタという。
又、請求項の第１のレジスタは、本実施例の上位の階層
レジスタに対応し、請求項の第２のレジスタは、本実施
例の下位の階層レジスタに対応し、請求項の「同じ構
成」は｀本実施例中の「同格」に対応し、請求項の「何
れかの装置」は、本実施例中の「レジスタ制御装置(REG
CNTL) 2a 」が対応している。先ず、ホストの中央処理
装置(CPU) 1 からのアドレスバス(ADDRESS BUS),データ
バス(DATA BUS) 10 の幅を、説明の便宜上、４ビットと
仮定して説明する。

【００２３】又、該中央処理装置(CPU) １の配下に、上
記アドレスバス(ADDRESS BUS),データバス(DATA BUS) 1
0 を介して、複数の装置(0),(1),〜 2と, それらと同格
のレジスタ制御装置(REG CNTL) 2a とが接続されている
ものとするが、該レジスタ制御装置(REG CNTL) 2a は、
上記装置(0),(1),〜 2の内の何れかであっても良いこと
はいう迄もないことである。

【００２４】上記の例において、上記レジスタ制御装置
(REG CNTL) 2a,及び、他の装置(0),(1),〜 2のそれぞれ
には、同格の上位の階層レジスタ 20a,20 が備えられて
いる。

【００２５】上記のように、中央処理装置(CPU) 1 から
のアドレスバス(ADDRESS BUS),データバス(DATA BUS) 1
0 の幅が４ビットであると、該上位の階層レジスタ 20
a,20に格納できるデータ量は、16アドレス×４(=64) ビ
ットである。

【００２６】この儘では、該レジスタ制御装置(REG CNT
L) 2a の上位の階層レジスタ 20aによりユニットセレク
ト信号(US)を生成して、他の装置(0),(1),〜 2の上位の
階層レジスタ(REG0,REG1, 〜) 20を制御しようとする
と、最大、64個に止まり、それ以上の装置に対するユニ
ットセレクト信号(US)を得ることができないことにな
る。

【００２７】そこで、本発明においては、該レジスタ制
御装置(REG CNTL) 2a の上位の階層レジスタ 20aのデー
タに基づいて制御する下位の階層レジスタ 21aを設け
る。そして、中央処理装置(CPU) 1 の制御により、該レ
ジスタ制御装置(REG CNTL)2a の上位の階層レジスタ 20
aの所定のアドレスに、上記アドレスバス(ADDRESSBUS),
データバス(DATA BUS) 10 を介して、アドレス(ADDRES
S) と、データ(DATA)を書き込む。

【００２８】該アドレス(ADDRESS) は、本発明の上記
下位の階層レジスタ 21aへの書き込みアドレスを指示
し、データ(DATA)は、該下位の階層レジスタ 21aへの
書き込みデータを示す。

【００２９】例えば、下位の階層レジスタ 21aのデータ
幅を８ビットとした場合、上位の階層レジスタ 20aの０
番地に、アドレス(ADDRESS) “０１００”を書き込
み、所定の番地に、データ(DATA0) “１０００",データ
(DATA1) “００００”を書き込み、続いて、該下位の
階層レジスタ 21aにデータを書き込む為に、該上位の階
層レジスタ 20aの所定の番地に、所定のデータ、例え
ば、「書き込みコマンドバリッド」を書き込むことによ
り、該上位の階層レジスタ 20a書き込んだ上記データ
を、該下位の階層レジスタ 21aの所定の番地、即ち、ア
ドレス(ADDRESS) “０１００”が指示する番地に書き
込むことができる。

【００３０】この状態では、該下位の階層レジスタ 21a
の内容は、図２(a) に示した状態になっているので、
“１”を指示しているビット｛実際には、前述のよう
に、フリップフロップ(FF)が対応する｝に対応するユニ
ットセレクト信号(US)が付勢され、図１の対応する装置
(i) のアンドゲート(AND) が付勢される。

【００３１】同様にして、例えば、上位の階層レジスタ
20aの１番地に、アドレス(ADDRESS) “０１００”を
書き込み、所定の番地に、データ(DATA0) “１１１１",
データ(DATA1) “１１１１”を書き込んだ場合には、
該下位の階層レジスタ 21aでのデータは、図２(b) に示
したようになり、８個のユニットセレクト信号(US)を生
成するこができ、対応する８個の装置のアンドゲート(A
ND) を付勢し、同時に、８個の装置のレジスタ(REG) を
アクセスすることができる。

【００３２】上記の例は、該下位の階層レジスタ 21aの
データ幅を８ビットとした場合で、このとき、上記のよ
うにして、上位の階層レジスタ 20aには、該下位の階層
レジスタ 21aのアドレス０〜１５番地に、データ(DATA
0,DATA1) を書き込むことで、該下位の階層レジスタ 21
aに、図２に示したようなデータを設定することがで
き、最大、１２８(16 ×8)台の装置のレジスタ(REG0,RE
G1, 〜) 20をアクセスすることができるようになる。

【００３３】若し、下位の階層レジスタ 21aのデータ幅
を、例えば、16ビットとすると、上記と同じ、１２８台
の装置のレジスタ(REG0,REG1, 〜) 20をアクセスする場
合、上位の階層レジスタ 20aには、該下位の階層レジス
タ 21aのアドレス０〜７番地に、データ(DATA0〜 DATA
3) を書き込むことで、該１２８台の装置 2のレジス
タ(REG0,REG1, 〜) 20をアクセスことができる。

【００３４】このように、下位の階層レジスタ 21aのデ
ータ幅は、該下位の階層レジスタ 21aが備えている実デ
ータ幅ｍビットを限度として、上記上位の階層レジスタ
20aのデータ幅ａを単位として、自由に設定することが
できる。

【００３５】このようにして、該下位の階層レジスタ 2
1aに、予め、装置(0),(1),〜 2のレジスタ(REG0,REG1,
〜) 20を選択する為の情報を格納しておくことにより、
中央処理装置(CPU) 1 から該装置(0),(1),〜 2のレジス
タ(REG0,REG1, 〜) 20を、同時に、１つ，又は、複数個
アクセスすることができる。

【００３６】上記の例では、下位の階層レジスタ 21aを
構成しているフリップフロップ(FF)に対応して、各装置
(0),(1),〜 2のレジスタ(REG0,REG1, 〜) 20を選択する
例で説明したが、該下位の階層レジスタ 21aの語, 或い
は、複数語 (但し、そのデータ幅は任意とする) を単位
として、上記ユニットセレクト信号(US)を構成してもよ
いことはいう迄もないことである。この場合、各装置
(0),(1),〜 2において、該ユニットセレクト信号(US)を
デコードすることで、該装置(0),(1),〜 2内の種々のレ
ジスタ類を、中央処理装置(CPU) 1 からアクセスするこ
とができるようになる。

【００３７】

【発明の効果】以上、詳細に説明したように、本発明の
階層レジスタは、それぞれが同格の上位の階層レジスタ
20 を備えた複数個の装置 2からなる計算機システムに
おいて、何れかの装置、例えば、レジスタ制御装置(REG
CNTL) 2a の上位の階層レジスタ 20aに、下位の階層レ
ジスタ 21aを付加し、該装置 2a の上位の階層レジスタ
20aに、下位の階層レジスタのアドレスと, データ
を書き込み、該書き込まれたアドレスとデータとに
基づいて、該下位の階層レジスタ 21aの所定のアドレス
(番地) に、所定のデータを書き込み、該書き込ま
れた値、例えば、該下位の階層レジスタ 21aを構成して
いる、例えば、フリップフロップ(FF)の情報に基づい
て、１個，又は、複数個の他の装置(0),(1),〜 2の上位
の階層レジスタ(REG0,REG1, 〜) 20を選択するようにし
たものであるので、上記のようにして、ユニットセレク
ト信号(US)を制御することにより、任意の装置(0),(1),
〜の上位の階層レジスタ(REG0,REG1, 〜) 20を同時にア
クセスできる効果がある。又、下位の階層レジスタのデ
ータ幅を任意に設定でき、これらにより、レジスタ構成
の簡略化と効率良いレジスタアクセスに寄与するところ
が大きいという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図（その１）

【図２】本発明の一実施例を示した図（その２）

【図３】従来のレジスタ制御回路を説明する図

【符号の説明】

1 中央処理装置(CPU) 2 装置(0),
(1),〜 2a レジスタ制御装置(REG CNTL) 20,20a 上位の階層レジスタ(REG0,REG1, 〜) 21a 下位の階層レジスタ US ユニットセレクト信号 10 アドレスバス(ADDRESS BUS), データバス(DATA
BUS) アドレス(ADDRESS) データ(DAT
A0,1〜)

Claims

(57)【特許請求の範囲】

【請求項１】それぞれが同じ構成の第１のレジスタを備
えた複数個の装置からなる計算機システムにおいて、何れかの装置の前記第１のレジスタに、第２のレジスタ
を接続し、該何れかの装置の前記第１のレジスタに、前記第２のレ
ジスタのアドレスと，データを書き込み、該書き込まれ
たアドレスとデータに基づいて、前記アドレスが指示す
る前記第２のレジスタの番地に、前記データを書き込
み、該書き込まれたデータに基づき、１個，又は、複数
個の他の装置の前記第１のレジスタを選択するように構
成したことを特徴とするレジスタ。
【請求項２】前記のレジスタであって、前記何れかの装
置の前記第１のレジスタに接続された前記第２のレジス
タのデータを、ビット単位，又は、語単位，又は、複数
語単位で取り出し、該取り出したデータに基づいて、前
記複数個の他の装置の前記第１のレジスタを選択するよ
うに構成したことを特徴とする請求項１に記載のレジス
タ。
【請求項３】前記のレジスタであって、前記何れかの装
置の前記第１のレジスタに接続された前記第２のレジス
タに、前記第１のレジスタの前記データを書き込む際、
前記第１のレジスタのデータ幅ａ（ａは正の整数）ビッ
トを単位として、前記第２のレジスタのデータ幅ｍ（ｍ
は正の整数）ビットより小さい任意のｎ（ｎは正の整
数）ビット幅で書き込むことを特徴とする請求項１，２
に記載のレジスタ。