JP2021036394A - メモリアクセス装置 - Google Patents

Abstract

【課題】データの読み出し時間を短縮することができるメモリアクセス装置を提供する。【解決手段】メモリは、主領域と副領域を含む。主領域及び副領域の各々は、複数のバンクのいずれか１つが割り当てられた単位領域を含む。主領域は、１〜Ｎのデータ番号が付された第１〜第Ｎデータを記憶する。副領域は、第２〜第Ｎデータを記憶する。主領域が含む各単位領域は、先頭のデータ番号が奇数であってデータ番号が連続する２つのデータを記憶する。副領域が含む各単位領域は、先頭のデータ番号が偶数であってデータ番号が連続する２つのデータを記憶する。第１〜第Ｎデータのうち連続する２以上のデータが読み出される場合、メモリアクセス装置１２の判断部１２２は、２以上のデータのデータ番号のうち最小のデータ番号が奇数であるか否かを判断する。最小のデータ番号が奇数である場合、読み出し制御部１２４は、２以上のデータを主領域から読み出す。【選択図】図５

Description

本発明は、複数のバンクを備えるメモリにアクセスするメモリアクセス装置に関する。

ＲＡＭ（Random Access Memory）は、コンピュータのメインメモリとして用いられる。メモリアクセス装置が、ＣＰＵ（Central Processing Unit）の要求に応じて、ＲＡＭからのデータの読み出しと、ＲＡＭへのデータの書き込みとを実行する。例えば、特許文献１は、複数のバンクを備えるメモリにデータを書き込むメモリ制御回路を開示している。

ＣＰＵ（Central Processing Unit）の処理速度の向上に伴って、演算時間の短縮が図られている。しかし、メモリアクセス装置がデータをＲＡＭから読み出す時間が、ＣＰＵの演算時間のうち半分近くの時間を占める場合がある。ＲＡＭからのデータの読み出しが、演算時間の短縮のボトルネックであるため、ＲＡＭからのデータ読み出し時間を短縮することが求められている。

特開２００４−１９９６０８号公報

上記問題点に鑑み、本発明は、データの読み出し時間を短縮することができるメモリアクセス装置を提供することを目的とする。

上記課題を解決するため、第１の発明は、メモリにアクセスするメモリアクセス装置である。メモリは、主領域と、副領域とを備える。主領域は、１〜Ｎ（Ｎは３以上の自然数）のデータ番号が付された第１〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む。副領域は、第２〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む。主領域の単位領域の各々は、先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを記憶する。副領域の単位領域の各々は、先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを記憶する。メモリアクセス装置は、判断部と、領域決定部と、読み出し制御部とを備える。判断部は、第１〜第Ｎデータのうち連続する２以上のデータを読み出す場合、２以上のデータのデータ番号のうち最小のデータ番号が奇数であるか否かを判断する。領域決定部は、最小のデータ番号が奇数であると判断部により判断された場合に２以上のデータを主領域の単位領域から読み出すことを決定する。領域決定部は、最小のデータ番号が偶数であると判断部により判断された場合、２以上のデータを副領域の単位領域から読み出すことを決定する。読み出し制御部は、領域決定部により決定された単位領域から２以上のデータを読み出す。

第１の発明によれば、読み出し制御部は、一の単位領域からデータを読み出す際に、複数のバンクにアクセスしなくてもよい。従って、第１の発明は、データの読み出し時間を短縮することができる。

第２の発明は、第１の発明であって、判断部は、２以上のデータの数が奇数であるか否かを判断する。最小のデータ番号が奇数であり、かつ、２以上のデータの数が奇数であると判断部により判断された場合、領域決定部は、２以上のデータのデータ番号のうち最大のデータ番号を除くデータ番号に対応するデータを主領域の単位領域から読み出し、最大のデータ番号に対応するデータを副領域の単位領域から読み出す。

第２の発明によれば、読み出し対象である２以上のデータ以外のデータをメモリから読み出すことを防ぐことができる。

第３の発明は、第１又は第２の発明であって、判断部は、２以上のデータの数が奇数であるか否かを判断する。最小のデータ番号が偶数であり、かつ、２以上のデータの数が奇数であると判断部により判断された場合、領域決定部は、２以上のデータのデータ番号のうち最大のデータ番号を除くデータ番号に対応するデータを副領域の単位領域から読み出し、最大のデータ番号に対応するデータを主領域の単位領域から読み出す。

第３の発明によれば、読み出し対象である２以上のデータ以外のデータをメモリから読み出すことを防ぐことができる。

第４の発明は、第１〜第３の発明であって、さらに、書き込み制御部を備える。書き込み制御部は、第１〜第Ｎデータのうち先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを主領域の単位領域に書き込み、第２〜第Ｎデータのうち先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを副領域の単位領域に書き込む。

第４の発明によれば、読み出し制御部が単位領域からデータを読み出す際にバンクへのアクセス回数を削減することができるように、第１〜第Ｎデータをメモリに書き込むことができる。

第５の発明は、主領域と副領域とを備えるメモリアクセス方法である。主領域は、１〜Ｎ（Ｎは３以上の自然数）のデータ番号が付された第１〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む。副領域は、第２〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む。主領域の単位領域の各々は、先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを記憶する。副領域の単位領域の各々は、先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを記憶する。メモリアクセス方法は、ａ）ステップと、ｂ）ステップと、ｃ）ステップとを備える。ａ）ステップは、メモリに記憶されたデータの読み出し指示を受け付ける。ｂ）ステップは、第１〜第Ｎデータのうち連続する２以上のデータの読み出し指示を受け付けた場合、２以上のデータのデータ番号のうち最小のデータ番号が奇数であるか否かを判断する。ｃ）ステップは、最小のデータ番号が奇数であると判断された場合に２以上のデータを主領域の単位領域から読み出し、最小のデータ番号が偶数であると判断された場合、２以上のデータを副領域の単位領域から読み出す。

第５の発明は、第１の発明に用いられる。

本発明によれば、データの読み出し時間を短縮することができるメモリアクセス装置を提供することができる。

本発明の実施の形態に係るシミュレーションシステムの構成を示す機能ブロック図である。 図１に示すシミュレータの構成を示す機能ブロック図である。 図２に示す演算部によって用いられるパラメータの一例を示す図である。 図２に示すメモリに設定される主領域及び副領域を示す図である。 図２に示すメモリアクセス装置の構成を示す機能ブロック図である。 図２に示すメモリアクセス装置がパラメータを読み出す時の動作を示すフローチャートである。 単位領域が複数のバンクを用いて設定されたメモリの一例を示す図である。 図２に示すメモリアクセス装置がパラメータを書き込む時の動作を示すフローチャートである。 ＣＰＵバス構成を示す図である。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

［１．構成］
［１．１．シミュレーションシステム１００の構成］
図１は、本発明の一実施の形態に係るシミュレーションシステム１００の構成を示す機能ブロック図である。図１を参照して、シミュレーションシステム１００は、自動車等の車両に搭載されるＥＣＵ（Electronic Control Unit）２の評価に用いられる。シミュレーションシステム１００は、シミュレータ１と、ＥＣＵ２と、ユーザ端末３と、中継装置４とを備える。

シミュレータ１は、ＥＣＵ２と接続される。シミュレータ１は、ＥＣＵ２から出力される制御信号に従って、車両に搭載されるモータ及びインバータの動作を模擬演算する。

ＥＣＵ２は、シミュレーションシステム１００における評価対象である。ＥＣＵ２は、中継装置４を介してユーザ端末３から動作指示を取得し、取得した動作指示に応じた制御信号をシミュレータ１に出力する。

ユーザ端末３は、ＥＣＵ２の評価者が使用するコンピュータである。ユーザ端末３は、中継装置４を介してシミュレータ１及びＥＣＵ２に動作指示を出力する。ユーザ端末３は、中継装置４を介してシミュレータ１から模擬演算結果を取得し、その取得した模擬演算結果を図示しないモニタに表示する。

中継装置４は、シミュレータ１とユーザ端末３との間の通信を中継し、ＥＣＵ２とユーザ端末３との間の通信を中継する。

シミュレーションシステム１００において、装置間の通信方式は特に限定されない。例えば、シミュレータ１は、ＣＡＮ（Controller Area Network）を用いてＥＣＵ２と通信する。中継装置４は、ＬＡＮ（Local Area Network）を用いて、シミュレータ１及びユーザ端末と通信する。中継装置４は、図示しないプロトコル変換装置を介して、ＥＣＵ２と通信する。プロトコル変換装置は、ＬＡＮに準拠した通信とＣＡＮに準拠した通信とを相互に変換する。中継装置４は、ＬＡＮを用いてプロトコル変換装置と通信する。ＥＣＵ２は、ＣＡＮを用いてプロトコル変換装置と通信する。

［１．２．シミュレータ１の構成］
図２は、図１に示すシミュレータ１の構成を示す機能ブロック図である。図２を参照して、シミュレータ１は、演算部１１と、メモリアクセス装置１２、メモリコントローラ１３と、メモリ１４とを備える。

演算部１１は、ＥＣＵ２からＰＷＭ（Pulse Width Modulation）信号２２Ｖを受け、その受けたＰＷＭ信号２２Ｖに基づいて、車両に搭載されるインバータ及びモータの動作をシミュレーションする。

具体的には、演算部１１は、その受けたＰＷＭ信号２２Ｖに基づいて、インバータの動作をシミュレーションする。ＰＷＭ信号２２Ｖは、インバータが直流から三相交流を生成するための制御信号であり、Ｕ相、Ｖ相及びＷ相の各々の電圧に対応する信号を含む。演算部１１は、インバータの動作のシミュレーションの結果として、電流信号２４ｉを生成する。電流信号２４ｉは、インバータからモータに供給される三相交流の電流を示し、Ｕ相、Ｖ相及びＷ相の各々の電流値を含む。

演算部１１は、電流信号２４ｉを生成した後に、生成した電流信号２４ｉと、メモリアクセス装置１２から受けたパラメータ２５Ｐとに基づいて、モータの動作をシミュレーションする。詳細については後述するが、パラメータ２５Ｐは、メモリ１４に記憶されている。演算部１１は、モータの動作のシミュレーションの結果として、位置信号２４θを生成する。位置信号２４θは、モータに含まれるロータの回転位置を示す。

演算部１１は、ユーザ端末３から初期条件２３を受け、その受けた初期条件２３に基づいてインバータ及びモータの動作のシミュレーションを開始する。例えば、初期条件２３は、モータに含まれるロータの初期回転位置や、インバータに含まれるスイッチング素子の状態を含む。

モータのシミュレーションについて、さらに詳しく説明する。図３は、演算部１１によるシミュレーションに用いられるパラメータ２５Ｐの一例を示すテーブル５１である。図３を参照して、データ番号が、パラメータ２５Ｐの各々に割り当てられる。データ番号は、１以上の自然数であり、パラメータ２５Ｐの識別情報に相当する。パラメータ２５Ｐは、５種類あり、鎖交磁束、ｄ軸電流と、ｑ軸電流と、ｄ軸インダクタンス及びｑ軸インダクタンスのいずれかである。これら５種類のパラメータ２５Ｐは、Ｕ相電流と、Ｖ相電流、Ｗ相電流及びロータの回転位置によって一意に決まる。

演算部１１は、鎖交磁束、ｄ軸電流、ｑ軸電流、ｄ軸インダクタンス及びｑ軸インダクタンスを用いて、一の時刻におけるＵ相電流と、Ｖ相電流、Ｗ相電流及びロータの回転位置を算出する。演算部１１は、算出したＵ相電流と、Ｖ相電流、Ｗ相電流及びロータの回転位置に基づいて特定されるパラメータ２５Ｐを用いて、一の時刻よりも後の時刻におけるＵ相電流と、Ｖ相電流、Ｗ相電流及びロータの回転位置を算出する。

再び図２を参照して、メモリアクセス装置１２は、電流信号２４ｉ及び位置信号２４θを演算部１１から受ける。メモリアクセス装置１２は、読み出し指示２７をメモリコントローラ１３に出力することにより、その受けた電流信号２４ｉ及び位置信号２４θに対応するパラメータ２５Ｐをメモリ１４から取得する。

メモリアクセス装置１２は、複数のパラメータ２５Ｐをユーザ端末３から取得した場合、書き込み指示２８をメモリコントローラ１３に出力することにより、その取得した複数のパラメータ２５Ｐをメモリ１４に書き込む。パラメータ２５Ｐは、シミュレータ１の動作開始時にメモリ１４に書き込まれる。

つまり、シミュレータ１において、パラメータ２５Ｐを用いたモータの動作の模擬演算と、模擬演算の結果に基特定されるパラメータ２５Ｐの特定とが繰り返される。これにより、車両に搭載されるモータの動作を仮想的に実現される。

メモリコントローラ１３は、メモリアクセス装置１２の制御に応じて、メモリ１４にアクセスする。具体的には、メモリコントローラ１３は、読み出し指示２７をメモリアクセス装置１２から受けた場合、その受けた読み出し指示２７に含まれるアドレスからデータを読み出す。メモリコントローラ１３は、書き込み指示２８をメモリアクセス装置１２から受けた場合、その受けた書き込み指示２８に含まれるデータをメモリ１４に書き込む。

メモリ１４は、ＲＡＭ（Random Access Memory）であり、シミュレータ１のメインメモリである。メモリ１４は、シミュレータ１が実行するプログラムや、パラメータ２５Ｐを記憶する。従って、図２に示していないが、演算部１１が、メモリコントローラ１３を介してメモリ１４にアクセスすることがある。メモリ１４は、バンク１４１〜１４３を備える。本実施の形態において、バンク１４１〜１４３の各々は、メモリモジュールである。

［１．３．メモリ１４の記憶領域］
図４は、図２に示すメモリ１４に記憶されるデータの一例を示す図である。図４を参照して、メモリ１４は、主領域４１と副領域４２とを含む。主領域４１及び副領域４２は、パラメータ２５Ｐを記憶するために用いられ、複数の単位領域に区分される。メモリアクセス装置１２は、パラメータ２５Ｐをメモリ１４から読み出す場合、単位領域に含まれる全てのパラメータ２５Ｐを読み出す。図４に示すアドレスは、論理アドレスである。

主領域４１は、データ番号が「１」〜「３６０」であるパラメータ２５Ｐを記憶する。副領域４２は、データ番号が「２」〜「３６０」であるパラメータ２５Ｐを記憶する。パラメータ２５Ｐのデータ番号を、「ｋ」を用いて示している。

主領域４１は、複数の単位領域６１に区分される。単位領域６１の各々は、バンク１４１〜１４３のいずれかに設定される。例えば、単位領域６１Ａは、「０００１」から「０００２」までのアドレスが設定された記憶領域であり、バンク１４１に設定される。単位領域６１Ｂは、「０００３」から「０００４」までのアドレスが設定された記憶領域であり、バンク１４２に設定される。単位領域６１Ｃは、「０００５」から「０００６」までのアドレスが設定された記憶領域であり、バンク１４３に設定される。

単位領域６１の各々は、データ番号が連続する２つのパラメータ２５Ｐを記憶する。例えば、単位領域６１Ａは、データ番号が「１」〜「２」であるパラメータ２５Ｐを格納する。単位領域６１Ｂは、データ番号が「３」〜「４」であるパラメータ２５Ｐを格納する。単位領域６１Ｃは、データ番号が「５」〜「６」であるパラメータ２５Ｐを格納する。つまり、単位領域６１の先頭アドレスに格納されるパラメータ２５Ｐのデータ番号は奇数である。

副領域４２は、主領域４１と同様に、複数の単位領域６２に区分される。複数の単位領域６２の各々は、バンク１４１〜１４３のいずれかに設定される。例えば、単位領域６２Ａは、「２００１」から「２００２」までのアドレスが設定された記憶領域であり、バンク１４１に設定される。単位領域６１Ｂは、「２００３」から「２００４」までのアドレスが設定された記憶領域であり、バンク１４２に設定される。単位領域６１Ｃは、「２００５」から「２００６」までのアドレスが設定された記憶領域であり、バンク１４３に設定される。

単位領域６２の各々は、データ番号が連続する２つのパラメータ２５Ｐを記憶する。例えば、単位領域６２Ａは、データ番号が「２」〜「３」であるパラメータ２５Ｐを格納する。単位領域６２Ｂは、データ番号が「４」〜「５」であるパラメータ２５Ｐを格納する。単位領域６２Ｃは、データ番号が「６」〜「７」であるパラメータ２５Ｐを格納する。つまり、単位領域６２において、先頭アドレスに格納されるパラメータ２５Ｐのデータ番号は偶数である。

［１．４．メモリアクセス装置１２の構成］
図５は、図２に示すメモリアクセス装置１２の構成を示す機能ブロック図である。図５を参照して、メモリアクセス装置１２は、データ番号特定部１２１と、判断部１２２と、領域決定部１２３と、読み出し制御部１２４と、書き込み制御部１２５とを備える。

データ番号特定部１２１は、電流信号２４ｉ及び位置信号２４θを演算部１１から受ける。データ番号特定部１２１は、その受けた電流信号２４ｉ及び位置信号２４θに対応するパラメータ２５Ｐのデータ番号を決定する。演算部１１が５種類のパラメータ２５Ｐを用いてシミュレーションするため、データ番号特定部１２１は、５つの種類に対応する５つのデータ番号を決定する。データ番号特定部１２１は、決定したデータ番号を記録した番号情報３１を判断部１２２及び領域決定部１２３に出力する。

判断部１２２は、番号情報３１に記録されたデータ番号の中で先頭のデータ番号を特定する。判断部１２２は、特定した先頭のデータ番号が奇数であるか否かを判断する。判断部１２２は、特定した先頭データのデータ番号が奇数であるか否かを示す判断情報３２を領域決定部１２３に出力する。

領域決定部１２３は、データ番号特定部１２１から受けた番号情報３１と、判断部１２２から受けた判断情報３２に基づいて、パラメータ２５Ｐを読み出すアドレスを決定する。

具体的には、判断情報３２が、先頭のデータ番号が奇数であることを示す場合、領域決定部１２３は、データ番号特定部１２１により特定されたデータ番号のうち、最後尾のデータ番号に対応するパラメータ２５Ｐを除くパラメータ２５Ｐを、主領域４１の単位領域から読み出すことを決定する。領域決定部１２３は、最後尾のデータ番号に対応するパラメータ２５Ｐを副領域４２の単位領域から読み出すことを決定する。

判断情報３２が、先頭のデータ番号が偶数であることを示す場合、領域決定部１２３は、データ番号特定部１２１により特定されたデータ番号のうち、最後尾のデータ番号に対応するパラメータ２５Ｐを除くパラメータ２５Ｐを、副領域４２の単位領域から読み出すことを決定する。領域決定部１２３は、最後尾のデータ番号に対応するパラメータ２５Ｐを主領域４１の単位領域から読み出すことを決定する。

領域決定部１２３は、決定した単位領域の各々を示す読み出しアドレス３３を読み出し制御部１２４に出力する。読み出しアドレス３３は、パラメータ２５Ｐのデータ番号と、パラメータ２５Ｐが書き込まれたアドレスとを対応付けたアドレスデータ３４に基づいて決定される。アドレスデータ３４は、パラメータ２５Ｐがメモリ１４に書き込まれる際に、書き込み制御部１２５によって生成される。

読み出し制御部１２４は、読み出しアドレス３３を領域決定部１２３から受け、その受けた読み出しアドレス３３に基づいて、パラメータ２５Ｐをメモリ１４から読み出す。具体的には、読み出し制御部１２４は、受けた読み出しアドレス３３を含む読み出し指示２７をメモリコントローラ１３に出力する。読み出し制御部１２４は、パラメータ２５Ｐを読み出し指示２７の応答として受け、その受けたパラメータ２５Ｐを演算部１１に出力する。

書き込み制御部１２５は、パラメータ２５Ｐをユーザ端末３から受けた場合、その受けたパラメータ２５Ｐの書き込みを指示する書き込み指示２８をメモリコントローラ１３に出力する。書き込み制御部１２５は、アドレスデータ３４を生成し、その生成したアドレスデータ３４を領域決定部１２３に出力する。アドレスデータ３４は、パラメータ２５Ｐのデータ番号と、パラメータ２５Ｐが書き込まれたアドレスとを対応付けたデータである。

［２．動作］
［２．１．パラメータ読み出し時の動作］
図６は、図２に示すメモリアクセス装置１２がパラメータ２５Ｐを読み出すときの動作を示すフローチャートである。図３〜図６を参照しながら、パラメータ２５Ｐを読み出すメモリアクセス装置１２の動作を説明する。

データ番号特定部１２１が、電流信号２４ｉ及び位置信号２４θを演算部１１から受けた場合、メモリアクセス装置１２は、図６に示す処理を開始する。

データ番号特定部１２１は、演算部１１から受けた電流信号２４ｉ及び位置信号２４θに対応するデータ番号を特定する（ステップＳ１０１）。具体的には、データ番号特定部１２１は、電流信号２４ｉ及び位置信号２４θをパラメータ２５Ｐのデータ番号に対応付けたテーブル５１を保持している。データ番号特定部１２１は、図３に示すテーブル５１を参照して、電流信号２４ｉ及び位置信号２４θに対応するパラメータ２５Ｐのデータ番号を特定する。

ステップＳ１０１において、鎖交磁束、ｄ軸電流、ｑ軸電流、ｄ軸インダクタンス及びｑ軸インダクタンスの各々に対応するデータ番号が、電流信号２４ｉ及び位置信号２４θに基づいて特定される。つまり、データ番号特定部１２１は、ステップＳ１０１において、５つのデータ番号を特定する。特定された５つのデータ番号は、連続している。データ番号特定部１２１は、連続する５つのデータ番号を記録した番号情報３１を判断部１２２及び領域決定部１２３に出力する。

判断部１２２は、番号情報３１をデータ番号特定部１２１から受ける。判断部１２２は、その受けた番号情報３１に記録されたデータ番号のうち、先頭のデータ番号と最後尾のデータ番号とを特定する（ステップＳ１０２）。先頭のデータ番号は、番号情報３１に記録されたデータ番号のうち最小の番号である。最後尾のデータ番号は、番号情報３１に記録されたデータ番号のうち最大の番号である。例えば、番号情報３１に含まれるデータ番号が、「３」〜「７」である場合、先頭のデータ番号は「３」である。最後尾のデータ番号は、「７」である。

判断部１２２は、メモリ１４から読み出すパラメータ２５Ｐの数が奇数であるか否かを判断する（ステップＳ１０３）。具体的には、判断部１２２は、番号情報３１に記録されたデータ番号をカウントした値が奇数であるか否かを判断する。

以下、メモリ１４から読み出すパラメータ２５Ｐの数が奇数である場合と、偶数である場合とに分けて、メモリアクセス装置１２の動作を説明する。

（読み出すパラメータ２５Ｐの数が奇数である場合）
判断部１２２は、先頭のデータ番号に対応するパラメータ２５Ｐを主領域４１及び副領域４２のどちらから読み出すかを決定するために、ステップＳ１０２で特定した先頭のデータ番号が奇数であるか否かを判断する（ステップＳ１０４）。先頭のデータ番号が奇数であるか否かによって、先頭のデータ番号に対応するパラメータ２５Ｐを読み出す領域を変更する理由については後述する。

先頭のデータ番号が奇数である場合（ステップＳ１０４においてＹｅｓ）、判断部１２２は、読み出すパラメータ２５Ｐの数が奇数であり、かつ、先頭のデータ番号が奇数であることを示す判断情報３２を領域決定部１２３に出力する。

領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、最後尾のデータ番号を除くデータ番号に対応するパラメータ２５Ｐを、主領域４１から読み出すことを決定する（ステップＳ１０５）。領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、最後尾のデータ番号に対応するパラメータ２５Ｐを副領域４２から読み出すことを決定する（ステップＳ１０６）。

番号情報３１に記録されたデータ番号が「３」〜「７」である場合を例にして、ステップＳ１０５〜Ｓ１０６を詳しく説明する。

最後尾のデータ番号が「７」であるため、領域決定部１２３は、データ番号が「３」〜「６」であるパラメータ２５Ｐを記録した単位領域を、主領域４１から読み出すことを決定する（ステップＳ１０５）。メモリアクセス装置１２は、パラメータ２５Ｐを単位領域ごとに読み出すため、主領域４１に設定された単位領域６１Ｂ及び６１Ｃを読み出し対象に決定する。

領域決定部１２３は、データ番号が「７」であるパラメータ２５Ｐを記録した単位領域を、副領域４２から読み出すことを決定する（ステップＳ１０６）。メモリアクセス装置１２は、パラメータ２５Ｐを単位領域ごとに読み出すため、副領域４２に設定された単位領域６２Ｃを読み出し対象に決定する。

領域決定部１２３は、ステップＳ１０５及びＳ１０６の結果として、読み出し対象に決定された単位領域６１Ｂ、６１Ｃ及び６２Ｃの各々の読み出しアドレス３３を読み出し制御部１２４に出力する。

読み出し制御部１２４は、領域決定部１２３から受けた読み出しアドレス３３を用いて、パラメータ２５Ｐをメモリ１４から読み出す（ステップＳ１０９）。具体的には、読み出し制御部１２４は、領域決定部１２３から受けた読み出しアドレス３３を含む読み出し指示２７を生成し、その生成した読み出し指示２７をメモリコントローラ１３に出力する。メモリコントローラ１３は、領域決定部１２３から受けた読み出し指示２７に基づいてパラメータ２５Ｐを読み出し、読み出したパラメータ２５Ｐを読み出し制御部１２４に出力する。読み出し制御部１２４は、メモリコントローラ１３から受けたパラメータ２５Ｐを演算部１１に出力する。

番号情報３１に記録されたデータ番号が「３」〜「７」である場合、読み出し制御部１２４は、最初に、単位領域６１Ｂを読み出し、その次に、単位領域６１Ｃを読み出す。最後に、単位領域６２Ｃが読み出される。

この結果、データ番号が「６」であるパラメータ２５Ｐは、主領域４１及び副領域４２の各々から読み出される。データ番号が「６」であるパラメータ２５Ｐは、演算部１１に２回出力される。演算部１１は、同じパラメータ２５Ｐを重複して受けた場合、同じパラメータ２５Ｐのうち一方を破棄する。

メモリアクセス装置１２が、データ番号が「６」〜「７」であるパラメータ２５Ｐを副領域４２から読み出す理由を説明する。

読み出し制御部１２４は、上述のように、単位領域ごとにデータを読み出す。従って、データ番号が「７」であるパラメータ２５Ｐを主領域４１から読み出すと仮定した場合、読み出し制御部１２４は、単位領域６１Ｄを読み出す。単位領域６１Ｄは、データ番号が「７」であるパラメータ２５Ｐと、データ番号が「８」であるパラメータ２５Ｐを記憶している。

読み出し制御部１２４は、データ番号が「７」であるパラメータ２５Ｐを主領域４１から読み出す場合、データ番号が「７」であるパラメータ２５Ｐの他に、データ番号が「８」であるパラメータ２５Ｐを読み出す必要がある。データ番号「８」は、ステップＳ１０１で特定されるデータ番号「３」〜「７」に対応していない。データ番号が「８」であるパラメータ２５Ｐを演算部１１に出力した場合、演算部１１が誤ったシミュレーションを実行する虞がある。

そこで、メモリアクセス装置１２は、データ番号が「６」〜「７」であるパラメータ２５Ｐを副領域４２の単位領域６２Ｃから読み出す。データ番号が「６」であるパラメータ２５Ｐは、ステップＳ１０１で特定されたデータ番号「３」〜「７」に含まれる。つまり、データ番号が「６」〜「７」であるパラメータ２５Ｐを副領域４２から読み出すことにより、演算部１１が誤ったシミュレーションを実行することを防ぐことができる。

メモリアクセス装置１２は、データ番号が「６」〜「７」であるパラメータ２５Ｐを副領域４２から読み出すことにより、ホストである演算部１１が要求していないパラメータ２５Ｐを出力することを防ぐことができる。

先頭のデータ番号が奇数である場合、先頭のデータ番号に対応するパラメータ２５Ｐが主領域４１から読み出される理由を説明する。先頭のデータ番号が奇数である場合、メモリアクセス装置１２は、ステップＳ１０１で特定されたデータ番号以外の番号のパラメータ２５Ｐを読み出すことを防ぐために、先頭のデータ番号に対応するパラメータ２５Ｐを主領域４１から読み出す。

例えば、ステップＳ１０１において、データ番号「３」〜「７」が特定されたと仮定する。この仮定において、副領域４２における単位領域６２Ａが読み出し対象に決定された場合、メモリアクセス装置１２は、ステップＳ１０１において特定されなかったデータ番号「２」のパラメータ２５Ｐを読み出す必要がある。主領域４１における単位領域６１Ｂが読み出し対象に決定された場合、メモリアクセス装置１２は、ステップＳ１０１において特定されなかったデータ番号「２」のパラメータ２５Ｐを読み出さなくてもよい。この結果、メモリアクセス装置１２は、ホストである演算部１１が要求していないパラメータ２５Ｐを出力することを防ぐことができる。

ステップＳ１０４の説明に戻る。先頭のデータ番号が偶数である場合（ステップＳ１０４においてＮｏ）、判断部１２２は、メモリ１４から読み出すパラメータ２５Ｐの数が奇数であり、かつ、先頭のデータ番号が偶数であることを示す判断情報３２を領域決定部１２３に出力する。

領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、最後尾のデータ番号を除くデータ番号に対応するパラメータ２５Ｐを、副領域４２から読み出すことを決定する（ステップＳ１０７）。領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、最後尾のデータ番号に対応するパラメータ２５Ｐを主領域４１から読み出すことを決定する（ステップＳ１０８）。

例えば、番号情報３１に記録されたデータ番号が「４」〜「８」である場合、領域決定部１２３は、データ番号が「４」〜「７」であるパラメータ２５Ｐを副領域４２から読み出すことを決定する（ステップＳ１０７）。つまり、副領域４２に設定された単位領域６２Ｂ及び６２Ｃが読み出し対象に決定される。

領域決定部１２３は、データ番号が「７」〜「８」であるパラメータ２５Ｐを主領域４１から読み出すことを決定する（ステップＳ１０８）。つまり、主領域４１に設定された単位領域６１Ｄが読み出し対象に決定される。領域決定部１２３は、読み出し対象に決定された単位領域６２Ｂ、６２Ｃ及び６１Ｃの各々のアドレス３３を読み出し制御部１２４に出力する。

読み出し制御部１２４は、領域決定部１２３から受けたアドレス３３を用いて、パラメータ２５Ｐをメモリ１４から読み出す（ステップＳ１０９）。読み出し制御部１２４は、読み出したパラメータ２５Ｐを演算部１１に出力する。この結果、データ番号が「７」であるパラメータ２５Ｐが、主領域４１及び副領域４２の各々から読み出される。演算部１１は、上述のように、重複して受けたパラメータのうち一方を破棄する。これにより、先頭のデータ番号が奇数であり、かつ、読み出すパラメータの数が奇数である場合と同様に、ホストである演算部１１が要求していないパラメータ２５Ｐを出力することを防ぐことができる。

（読み出すパラメータ２５Ｐの数が偶数である場合）
読み出すパラメータ２５Ｐの数が偶数である場合（ステップＳ１０３においてＮｏ）におけるメモリアクセス装置１２の動作を説明する。この場合、判断部１２２は、ステップＳ１０２で特定された先頭のデータ番号が奇数であるか否かを判断する（ステップＳ１１０）。

先頭のデータ番号が奇数である場合（ステップＳ１１０においてＹｅｓ）、判断部１２２は、読み出すパラメータの数が偶数であり、かつ、先頭のデータ番号が奇数であることを示す判断情報３２を領域決定部１２３に出力する。

領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、番号情報３１に記録されたデータ番号に対応するパラメータ２５Ｐを、主領域４１から読み出すことを決定する（ステップＳ１１１）。例えば、番号情報３１に記録されたデータ番号が「３」〜「１０」である場合、領域決定部１２３は、単位領域６１Ｂ〜６１Ｅを読み出し対象に決定する。領域決定部１２３は、読み出し対象に決定した単位領域６１Ｂ〜６１Ｅに対応するアドレス３３を読み出し制御部１２４に出力する。

このように、読み出すパラメータ２５Ｐの数が偶数であり、かつ、先頭のデータ番号が偶数である場合、メモリアクセス装置１２は、パラメータ２５Ｐを副領域４２から読み出さない。メモリアクセス装置１２は、副領域４２にアクセスすることなく、ステップＳ１０１で特定されたデータ番号に対応する全てのパラメータ２５Ｐを読み出すことができるためである。

先頭のデータ番号が偶数である場合（ステップＳ１１０においてＮｏ）、判断部１２２は、読み出すパラメータの数が偶数であり、かつ、先頭のデータ番号が偶数であることを示す判断情報３２を領域決定部１２３に出力する。

領域決定部１２３は、判断部１２２から受けた判断情報３２に基づいて、番号情報３１に記録されたデータ番号に対応するパラメータ２５Ｐを、副領域４２から読み出すことを決定する（ステップＳ１１２）。例えば、番号情報３１に記録されたデータ番号が「２」〜「９」である場合、領域決定部１２３は、単位領域６２Ａ〜６２Ｄを読み出し対象に決定する。この場合、メモリアクセス装置１２は、ステップＳ１０１で特定されたデータ番号に対応する全てのパラメータ２５Ｐを副領域４２から読み出すことができる。メモリアクセス装置１２は、パラメータ２５Ｐを読み出すために主領域４１にアクセスしなくてもよい。

読み出し制御部１２４は、領域決定部１２３から受けたアドレスを用いて、ステップＳ１１１又はＳ１１２で決定された単位領域からパラメータ２５Ｐを読み出す（ステップＳ１０９）。

先頭のデータ番号が偶数である場合、先頭のデータ番号に対応するパラメータ２５Ｐが副領域４２から読み出される理由を説明する。先頭のデータ番号が偶数である場合、メモリアクセス装置１２は、ステップＳ１０１で特定されたデータ番号以外の番号のパラメータ２５Ｐを読み出すことを防ぐために、先頭のデータ番号に対応するパラメータ２５Ｐを副領域４２から読み出す。

例えば、ステップＳ１０１において、データ番号「４」〜「８」が特定されたと仮定する。この仮定において、主領域４１における単位領域６１Ｂが読み出し対象に決定された場合、メモリアクセス装置１２は、ステップＳ１０１において特定されなかったデータ番号「３」のパラメータ２５Ｐを読み出す必要がある。副領域４２における単位領域６２Ｂが読み出し対象に決定された場合、メモリアクセス装置１２は、データ番号「３」のパラメータ２５Ｐを読み出さなくてもよい。この結果、メモリアクセス装置１２は、ホストである演算部１１が要求していないパラメータ２５Ｐを出力することを防ぐことができる。

以上説明したように、メモリアクセス装置１２は、連続する２つのパラメータ２５Ｐを読み出す場合、読み出し対象のパラメータ２５Ｐにおける先頭のデータ番号と、読み出し対象のパラメータ２５Ｐの数とを特定する。メモリアクセス装置１２は、特定した先頭のデータ番号と、特定したパラメータ２５Ｐの数とに基づいて、パラメータ２５Ｐを主領域４１及び副領域４２のどちらから読み出すかを決定する。

これにより、メモリアクセス装置１２は、連続するパラメータ２５Ｐを高速にメモリ１４から読み出すことができる。以下、メモリアクセス装置１２が連続するパラメータ２５Ｐを高速に読み出すことができる理由をさらに詳しく説明する。

１つの単位領域が複数のバンクにより設定されている場合、データの読み出しに遅延が発生する。図７は、複数のバンクにより設定された単位領域を含むメモリの一例を示す図である。

図７を参照して、メモリ１４ａは、アドレスが「２００１」から「２０１０」までのアドレス空間を有する。単位領域６３Ａ〜６３Ｅがメモリ１４ａに設定されている。単位領域６３Ａ及び６３Ｄの各々は、バンク１４１及び１４２に設定される。単位領域６３Ｂ及び６３Ｅの各々は、バンク１４２及び１４３に設定される。単位領域６３Ｃは、バンク１４３及び１４１に設定される。

単位領域６３Ａに記憶されるパラメータ２５Ｐのデータ番号は、「１」〜「２」である。単位領域６３Ｂに記憶されるパラメータ２５Ｐのデータ番号は、「３」〜「４」である。単位領域６３Ｃに記憶されるパラメータ２５Ｐのデータ番号は、「５」〜「６」である。単位領域６３Ｄに記憶されるパラメータ２５Ｐのデータ番号は、「７」〜「８」である。単位領域６３Ｅに記憶されるパラメータ２５Ｐのデータ番号は、「９」〜「１０」である。

データ番号「１」〜「４」のパラメータ２５Ｐを図７に示すメモリ１４ａから読み出す場合におけるメモリアクセス装置１２の動作を説明する。メモリアクセス装置１２は、上述のように、パラメータ２５Ｐを単位領域ごとにメモリ１４ａから読み出す。

最初に、読み出し制御部１２４は、単位領域６３Ａの読み出しをメモリコントローラ１３に指示する。メモリコントローラ１３は、バンク１４１にアクセスしてデータ番号が「１」であるパラメータ２５Ｐを読み出し、バンク１４２にアクセスしてデータ番号が「２」であるパラメータ２５Ｐを読み出す。

次に、読み出し制御部１２４は、単位領域６３Ｂの読み出しをメモリコントローラ１３に指示する。メモリコントローラ１３は、単位領域６３Ａの読み出しと同様に、単位領域６３Ｂを読み出すために、バンク１４２及び１４３にアクセスする。

メモリコントローラ１３は、単位領域を読み出すたびに、複数のバンクにアクセスしなければならない。この結果、往復遅延時間が長くなり、パラメータ２５Ｐの読み出し効率が低下する。往復遅延時間は、メモリアクセス装置１２がパラメータ２５Ｐの読み出しを指示してから、パラメータ２５Ｐを取得するまでの時間である。

これに対して、メモリ１４は、主領域４１及び副領域４２を含む。主領域４１及び副領域４２は、複数の単位領域を含む。各単位領域は、バンク１４１〜１４３のうちいずれか１つに設定され、連続する２つのパラメータ２５Ｐを記憶する。主領域４１に設定される単位領域において、先頭のデータ番号は奇数である。副領域４２に設定される単位領域において、先頭のデータ番号は偶数である。

先頭のデータ番号が奇数である場合、最後尾のデータ番号を除くデータ番号に対応するデータを主領域４１から読み出す。先頭のデータ番号が偶数である場合、最後尾のデータ番号を除くデータ番号に対応するデータを副領域４２から読み出す。これにより、メモリアクセス装置１２は、単位領域からデータを読み出すたびに、複数のバンクにアクセスしなくてもよいため、パラメータ２５Ｐを高速に読み出すことが可能となる。

［２．２．パラメータ２５Ｐの書き込み］
図８は、パラメータ２５Ｐをメモリ１４に書き込むメモリアクセス装置１２の動作を示すフローチャートである。以下、図４及び図８を参照しながら、パラメータ２５Ｐを書き込むメモリアクセス装置１２の動作を説明する。

メモリアクセス装置１２において、書き込み制御部１２５は、メモリコントローラ１３を介して、メモリ１４のアドレス空間を設定する（ステップＳ２０１）。具体的には、書き込み制御部１２５は、連続する２つの論理アドレスが１つのバンクに割り当てられるように、アドレス空間を設定する。例えば、図４を参照して、書き込み制御部１２５は、論理アドレス「０００１」及び「０００２」をバンク１４１に割り当て、論理アドレス「２００１」及び「２００２」をバンク１４１に割り当てる。

書き込み制御部１２５は、ステップＳ２０１で設定された論理アドレスのうち、連続する２つの論理アドレスを単位領域に設定する（ステップＳ２０２）。連続する２つの論理アドレスとは、ステップＳ２０１において同一のバンクに設定されたアドレスである。この結果、図４に示すように、単位領域６１及び６２が設定される。

書き込み制御部１２５は、ステップＳ２０２で設定された単位領域を主領域４１及び副領域４２のいずれか一方に割り当てる（ステップＳ２０３）。本実施の形態では、論理アドレスが連続する複数の単位領域が、図４に示すように、主領域４１又は副領域４２に割り当てられる。しかし、主領域４１又は副領域４２に割り当てられる単位領域の論理アドレスが不連続であることは妨げられない。

書き込み制御部１２５は、ステップＳ２０３において主領域４１に設定された単位領域６１に、データ番号「１」〜「３６０」のパラメータ２５Ｐを書き込む（ステップＳ２０４）。このとき、書き込み制御部１２５は、データ番号が連続する２つのパラメータ２５Ｐを単位領域６１に書き込む。単位領域６１の先頭アドレスに書き込まれるパラメータ２５Ｐのデータ番号は、奇数である。単位領域６１の論理アドレスが連続している場合、パラメータ２５Ｐが格納される記憶領域の論理アドレスは、図４に示すように、データ番号の増加に伴って増加する。

書き込み制御部１２５は、ステップＳ２０３において副領域４２に設定された単位領域６２に、データ番号「２」〜「３６０」のパラメータ２５Ｐを書き込む（ステップＳ２０５）。このとき、書き込み制御部１２５は、データ番号が連続する２つのパラメータ２５Ｐを単位領域６２に書き込む。単位領域６２の先頭アドレスに書き込まれるパラメータ２５Ｐのデータ番号は、偶数である。単位領域６２の論理アドレスが連続している場合、パラメータ２５Ｐが格納される記憶領域の論理アドレスは、図４に示すように、データ番号の増加に伴って増加する。

書き込み制御部１２５は、一のパラメータ２５Ｐのデータ番号を、一のパラメータ２５Ｐが書き込まれた論理アドレスと対応付ける（ステップＳ２０６）。ステップＳ２０６の結果、アドレスデータ３４が生成される。書き込み制御部１２５は、生成されたアドレスデータ３４を領域決定部１２３に出力する。その後、書き込み制御部１２５は、図８に示す書き込み処理を終了する。

書き込み制御部１２５が図８に示すフローチャートに基づいてパラメータ２５Ｐをメモリ１４に書き込むことにより、読み出し制御部１２４は、図６に示す処理を実行することが可能となる。つまり、書き込み制御部１２５は、読み出し制御部１２４がバンクへのアクセス回数を削減できるように、パラメータ２５Ｐをメモリに書き込むことができる。

［変形例］
上記実施の形態では、複数のパラメータ２５Ｐがメモリ１４に書き込まれる例を説明したが、これに限定されない。メモリ１４に書き込まれるデータは、特に限定されない。つまり、メモリ１４に書き込まれるデータは、１〜Ｎ（Ｎは３以上の自然数）のデータ番号が付された第１〜第Ｎデータであればよい。主領域４１は、第１〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域６１を含む。副領域４２は、第２〜第Ｎデータを記憶し、各々が前記複数のバンクのいずれか１つに設定された複数の単位領域６２を含む。

上記実施の形態では、メモリアクセス装置１２が、シミュレータ１に搭載される例を示したが、これに限定されない。メモリアクセス装置１２は、メモリ１４を搭載する情報処理機器に搭載されればよい。

上記実施の形態では、メモリ１４が、ＲＡＭである例を説明したが、これに限定されない。メモリ１４は、メモリアクセス装置１２がデータの書き込みと読み出し可能な記憶装置であれば、メモリ１４の種類は特に限定されない。

また、上記実施の形態において、メモリアクセス装置１２の各機能ブロックは、ＬＳＩなどの半導体装置により個別に１チップ化されてもよいし、一部又は全部を含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。

集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、メモリアクセス装置１２により実行される処理の一部または全部は、プログラムにより実現されてもよい。そして、上記各実施の形態の各機能ブロックの処理の一部または全部は、コンピュータにおいて、中央演算装置（ＣＰＵ）により行われる。また、それぞれの処理を行うためのプログラムは、ハードディスク、ＲＯＭなどの記憶装置に格納されており、ＲＯＭにおいて、あるいはＲＡＭに読み出されて実行される。

また、上記実施の形態の各処理をハードウェアにより実現してもよいし、ソフトウェア（ＯＳ（オペレーティングシステム）、ミドルウェア、あるいは、所定のライブラリとともに実現される場合を含む。）により実現してもよい。さらに、ソフトウェアおよびハードウェアの混在処理により実現しても良い。

例えば、メモリアクセス装置１２の各機能ブロックを、ソフトウェアにより実現する場合、図９に示したハードウェア構成（例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ（メモリ１４）、入力部、出力部等をバスＢｕｓにより接続したハードウェア構成）を用いて、各機能部をソフトウェア処理により実現するようにしてもよい。

また、上記実施の形態における処理方法の実行順序は、上記実施の形態の記載に制限されるものではなく、発明の要旨を逸脱しない範囲で実行順序を入れ替えてもよい。

前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、大容量ＤＶＤ、次世代ＤＶＤ、半導体メモリを挙げることができる。

以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

１ シミュレータ
１１ 演算部
１２ メモリアクセス装置
１３ メモリコントローラ
１４ メモリ
１２１ データ番号特定部
１２２ 判断部
１２３ 領域決定部
１２４ 読み出し制御部
１２５ 書き込み制御部

Claims (5)

1. メモリにアクセスするメモリアクセス装置であって、
   前記メモリは、
   １〜Ｎ（Ｎは３以上の自然数）のデータ番号が付された第１〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む主領域と、
   第２〜第Ｎデータを記憶し、各々が前記複数のバンクのいずれか１つに設定された複数の単位領域を含む副領域とを備え、
   前記主領域の単位領域の各々は、先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを記憶し、
   前記副領域の単位領域の各々は、先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを記憶し、
   前記メモリアクセス装置は、
   前記第１〜第Ｎデータのうち連続する２以上のデータを読み出す場合、前記２以上のデータのデータ番号のうち最小のデータ番号が奇数であるか否かを判断する判断部と、
   前記最小のデータ番号が奇数であると前記判断部により判断された場合に前記２以上のデータを前記主領域の単位領域から読み出すことを決定し、前記最小のデータ番号が偶数であると前記判断部により判断された場合、前記２以上のデータを前記副領域の単位領域から読み出すことを決定する領域決定部と、
   前記領域決定部により決定された単位領域から前記２以上のデータを読み出す読み出し制御部と、を備えるメモリアクセス装置。
2. 請求項１に記載のメモリアクセス装置であって、
   前記判断部は、前記２以上のデータの数が奇数であるか否かを判断し、
   前記最小のデータ番号が奇数であり、かつ、前記２以上のデータの数が奇数であると前記判断部により判断された場合、前記領域決定部は、前記２以上のデータのデータ番号のうち最大のデータ番号を除くデータ番号に対応するデータを前記主領域の単位領域から読み出し、前記最大のデータ番号に対応するデータを前記副領域の単位領域から読み出す、メモリアクセス装置。
3. 請求項１又は２に記載のメモリアクセス装置であって、
   前記判断部は、前記２以上のデータの数が奇数であるか否かを判断し、
   前記最小のデータ番号が偶数であり、かつ、前記２以上のデータの数が奇数であると前記判断部により判断された場合、前記領域決定部は、前記２以上のデータのデータ番号のうち最大のデータ番号を除くデータ番号に対応するデータを前記副領域の単位領域から読み出し、前記最大のデータ番号に対応するデータを前記主領域の単位領域から読み出す、メモリアクセス装置。
4. 請求項１〜３のいずれか１項に記載のメモリアクセス装置であって、さらに、
   前記第１〜第Ｎデータのうち先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを前記主領域の単位領域に書き込み、前記第２〜第Ｎデータのうち先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを前記副領域の単位領域に書き込む書き込み制御部、を備えるメモリアクセス装置。
5. １〜Ｎ（Ｎは３以上の自然数）のデータ番号が付された第１〜第Ｎデータを記憶し、各々が複数のバンクのいずれか１つに設定された複数の単位領域を含む主領域と、第２〜第Ｎデータを記憶し、各々が前記複数のバンクのいずれか１つに設定された複数の単位領域を含む副領域とを備えるメモリアクセス方法であって、
   前記主領域の単位領域の各々は、先頭データのデータ番号が奇数であってデータ番号が連続する２つのデータを記憶し、
   前記副領域の単位領域の各々は、先頭データのデータ番号が偶数であってデータ番号が連続する２つのデータを記憶し、
   前記メモリアクセス方法は、
   前記メモリに記憶されたデータの読み出し指示を受け付けるステップと、
   第１〜第Ｎデータのうち連続する２以上のデータの読み出し指示を受け付けた場合、前記２以上のデータのデータ番号のうち最小のデータ番号が奇数であるか否かを判断するステップと、
   前記最小のデータ番号が奇数であると判断された場合に前記２以上のデータを前記主領域の単位領域から読み出し、前記最小のデータ番号が偶数であると判断された場合、前記２以上のデータを前記副領域の単位領域から読み出すステップと、を備えるメモリアクセス方法。