JPS63165949A - マイクロプロセツサ間におけるシエイクハンドシステム - Google Patents
マイクロプロセツサ間におけるシエイクハンドシステムInfo
- Publication number
- JPS63165949A JPS63165949A JP31130086A JP31130086A JPS63165949A JP S63165949 A JPS63165949 A JP S63165949A JP 31130086 A JP31130086 A JP 31130086A JP 31130086 A JP31130086 A JP 31130086A JP S63165949 A JPS63165949 A JP S63165949A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- cpu
- information register
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、例えば２つ以上のマルチマイクロプロセッ
サ（以下、マルチＣＰＵと称す）を備えたシーケンサに
係るもので、高速処理を要求されるＣＰＵユニット、特
にそのマルチＣＰＵ間でのシェイクハンドを高速化する
マイクロプロセッサ間におけるシェイクハンドシステム
に関するものである。
サ（以下、マルチＣＰＵと称す）を備えたシーケンサに
係るもので、高速処理を要求されるＣＰＵユニット、特
にそのマルチＣＰＵ間でのシェイクハンドを高速化する
マイクロプロセッサ間におけるシェイクハンドシステム
に関するものである。
従来より２つのｃｐｕ （ｔ）と（２）間でシェイクハ
ンドを行なう場合には、第３図に示す様に、データ転送
に必要な情報レジスタ（３ａ）と、シェイクハンドに必
要なフラグレジスタ（３ｂ）が必要である。
ンドを行なう場合には、第３図に示す様に、データ転送
に必要な情報レジスタ（３ａ）と、シェイクハンドに必
要なフラグレジスタ（３ｂ）が必要である。
すなわち、第１のｃｐｕ（１）は第２のＣＰＵ （２）
との間に存在するランダムアクセスメモリ（以下、ＲＡ
Ｍと称す）（３）の中に割り当てられた情報レジスタ（
３ａ）とフラグレジスタ（３ｂ）とによってシェイクハ
ンドを行なうよう構成されている。
との間に存在するランダムアクセスメモリ（以下、ＲＡ
Ｍと称す）（３）の中に割り当てられた情報レジスタ（
３ａ）とフラグレジスタ（３ｂ）とによってシェイクハ
ンドを行なうよう構成されている。
この従来のシェイクハンドを第４図（ａ） 、 （ｂ）
に示すフローチャートに基いて説明する。まず、第１の
ＣＰＵ（１）は、処理要求データを情報レジスタ（３ａ
）にライト（ステップｓ１）シてからフラグレジスタ（
３ｂ）のデータＤＡをあらかじめリードしくステップＳ
２）、確保しておく。次に、第２の（：ＰＵ（２）に対
して割り込み信号を出しくステップｓ３）、フラグレジ
スタ（３ｂ）のデータＤＢをリードして（ステップＳ４
）、あらかじめ確保しておいたフラグレジスタの内容Ｄ
Ａとを比較して（ステップｓ５）、変化がなければ同じ
ことを繰り返す。
に示すフローチャートに基いて説明する。まず、第１の
ＣＰＵ（１）は、処理要求データを情報レジスタ（３ａ
）にライト（ステップｓ１）シてからフラグレジスタ（
３ｂ）のデータＤＡをあらかじめリードしくステップＳ
２）、確保しておく。次に、第２の（：ＰＵ（２）に対
して割り込み信号を出しくステップｓ３）、フラグレジ
スタ（３ｂ）のデータＤＢをリードして（ステップＳ４
）、あらかじめ確保しておいたフラグレジスタの内容Ｄ
Ａとを比較して（ステップｓ５）、変化がなければ同じ
ことを繰り返す。
一方、第２のＣＰＵ （２）は割り込み信号待ちのルー
プを行っており、割り込み信号を受は付けるとループを
ぬけ（ステップＳ６）、情報レジスタ（３ａ）のデータ
・リードを行ない（ステップｓ７）、それに基いた処理
を行なった後（ステップｓ８）、情報レジスタ（３ａ）
に処理データをライトしくステップＳ９）、フラグレジ
スタ（３ｂ）を変化させて処理を終る（ステップ５１０
）。
プを行っており、割り込み信号を受は付けるとループを
ぬけ（ステップＳ６）、情報レジスタ（３ａ）のデータ
・リードを行ない（ステップｓ７）、それに基いた処理
を行なった後（ステップｓ８）、情報レジスタ（３ａ）
に処理データをライトしくステップＳ９）、フラグレジ
スタ（３ｂ）を変化させて処理を終る（ステップ５１０
）。
しかして、第１の（：ＰＵ （１）は、フラグレジスタ
（３ｂ）の変化によってループをぬけ、次に情報レジス
タ（３ａ）のデータ・リードを行なってから（ステップ
５ｌｌ）、データに基いた処理を行ない（ステップ５１
２）、シェイクハンドを終了する。
（３ｂ）の変化によってループをぬけ、次に情報レジス
タ（３ａ）のデータ・リードを行なってから（ステップ
５ｌｌ）、データに基いた処理を行ない（ステップ５１
２）、シェイクハンドを終了する。
従来のシェイクハンドは、以上のようになるので、一方
のＣＰＵは処理データのライトとフラグを変化させなけ
ればならず、他方のＣＰＵは、フラグのリードと情報の
リードを行なうことが必要で、２つのＣＰＵはそれぞれ
２つの情報をリード、ライトしなければシェイクハンド
できないため、処理時間が延びるという問題点があり、
高速処理を必要とするシーケンサには不向きとなってい
た。
のＣＰＵは処理データのライトとフラグを変化させなけ
ればならず、他方のＣＰＵは、フラグのリードと情報の
リードを行なうことが必要で、２つのＣＰＵはそれぞれ
２つの情報をリード、ライトしなければシェイクハンド
できないため、処理時間が延びるという問題点があり、
高速処理を必要とするシーケンサには不向きとなってい
た。
この発明は、上記の様な問題点を解消するためになされ
たもので、処理を簡単にすることで処理速度を早めるこ
とができるマイクロプロセッサ間におけるシェイクハン
ドシステムを提供することを目的とする。
たもので、処理を簡単にすることで処理速度を早めるこ
とができるマイクロプロセッサ間におけるシェイクハン
ドシステムを提供することを目的とする。
この発明に係るマイクロプロセッサ間におけるシェイク
ハンドシステムは、第１と第２のマイクロプロセッサ間
に第１と第２の情報レジスタを有するランダムアクセス
メモリを設け、データ転送制御時、第１のマイクロプロ
セッサは、処理要求データを第１の情報レジスタにラッ
チし、次いで第２の情報レジスタのデータをリードして
確保し、上記第２のマイクロプロッサに割込み信号を送
出すると共に、第２のマイクロプロセッサは、該割込み
信号の入力に基いて上記第１の情報レジスタの処理要求
データをリードし、該データに基いた処理後、上記第２
のレジスタに処理データをライトするよう制御し、これ
ら制御処理に基いて第１のマイクロプロセッサにより、
予め確保した上記第２の情報レジスタの値と上記第２の
マイクロプロセッサによってライトされる処理データの
値と比較して一致した時点でシェイクハンドを終了する
ことを特徴とするものである。
ハンドシステムは、第１と第２のマイクロプロセッサ間
に第１と第２の情報レジスタを有するランダムアクセス
メモリを設け、データ転送制御時、第１のマイクロプロ
セッサは、処理要求データを第１の情報レジスタにラッ
チし、次いで第２の情報レジスタのデータをリードして
確保し、上記第２のマイクロプロッサに割込み信号を送
出すると共に、第２のマイクロプロセッサは、該割込み
信号の入力に基いて上記第１の情報レジスタの処理要求
データをリードし、該データに基いた処理後、上記第２
のレジスタに処理データをライトするよう制御し、これ
ら制御処理に基いて第１のマイクロプロセッサにより、
予め確保した上記第２の情報レジスタの値と上記第２の
マイクロプロセッサによってライトされる処理データの
値と比較して一致した時点でシェイクハンドを終了する
ことを特徴とするものである。
この発明においては、一方のＣＰＵの処理データのライ
ト、及び他方のＣＰｕによる処理データのリードにより
シェイクハンドを行なうことができ、高速化される。
ト、及び他方のＣＰｕによる処理データのリードにより
シェイクハンドを行なうことができ、高速化される。
以下、この発明の一実施例を第３図と対応する部分は同
一符号を付して示す第１図に基いて説明すると、同図実
施例において、ＲＡＭ（３）には従来のフラグレジスタ
は排除されて、第１と第２の情報レジスタ（３ａ＋）と
（３ａ２）が割当てられており、第１のＣＰＵ （１）
がＲＡＭ（３）に割り当てられた第１の情報レジスタ（
３ａ＋）に処理要求データをライトし、第２の情報レジ
スタ（３ａ２）の内容をリードして、第１（７）ＣＰｔ
ｌ（１）に確保した後に、第２ （７） ＣＰＵ （２
） ニ割り込みをかけ第２のＣＰＵ （２）に処理を移
すようになされ、第２のＣＰＵ （２）は、第１の情報
レジスタ（３ａｔ）をリードし、その内容に基いた処理
を行ない、処理データを第２の情報レジスタ（３ａ２）
にライトして処理を完了するようになされている。しか
して、第１ノＣＰＵ（１）は、第２ （７） （：ＰＵ
（２） ｋ：処理を移した後、第２の情報レジスタ（
３ａ２）をリードしては、最初に確保しである第２の情
報レジスタ（３ａ２）の内容と比較し、変化がなければ
再び第２の情報レジスタ（３ａ２）をリードして比較す
ることを繰り返している。そして第２のＣＰＵ （２）
が処理を完了すれば、第２のレジスタ（３ａ２）の内容
が変化するので、第１のＣＰＵ（１）は、シェイクハン
ドを終了する。
一符号を付して示す第１図に基いて説明すると、同図実
施例において、ＲＡＭ（３）には従来のフラグレジスタ
は排除されて、第１と第２の情報レジスタ（３ａ＋）と
（３ａ２）が割当てられており、第１のＣＰＵ （１）
がＲＡＭ（３）に割り当てられた第１の情報レジスタ（
３ａ＋）に処理要求データをライトし、第２の情報レジ
スタ（３ａ２）の内容をリードして、第１（７）ＣＰｔ
ｌ（１）に確保した後に、第２ （７） ＣＰＵ （２
） ニ割り込みをかけ第２のＣＰＵ （２）に処理を移
すようになされ、第２のＣＰＵ （２）は、第１の情報
レジスタ（３ａｔ）をリードし、その内容に基いた処理
を行ない、処理データを第２の情報レジスタ（３ａ２）
にライトして処理を完了するようになされている。しか
して、第１ノＣＰＵ（１）は、第２ （７） （：ＰＵ
（２） ｋ：処理を移した後、第２の情報レジスタ（
３ａ２）をリードしては、最初に確保しである第２の情
報レジスタ（３ａ２）の内容と比較し、変化がなければ
再び第２の情報レジスタ（３ａ２）をリードして比較す
ることを繰り返している。そして第２のＣＰＵ （２）
が処理を完了すれば、第２のレジスタ（３ａ２）の内容
が変化するので、第１のＣＰＵ（１）は、シェイクハン
ドを終了する。
次に上記実施例の動作を第２図（ａ） 、 （ｂ）のフ
ローチャートにて説明する。
ローチャートにて説明する。
まず、第１のＣＰＵ（１）は、処理要求データを第１の
情報レジスタ（３ａｌ）にライトしくステップ５２１）
、次いで第２の情報レジスタ（３ａ２）のデータをリー
ドして確保しておき（ステップ５２２）、第２のＣＰＵ
（２）に割り込み信号を出す（ステップ５２３）。
情報レジスタ（３ａｌ）にライトしくステップ５２１）
、次いで第２の情報レジスタ（３ａ２）のデータをリー
ドして確保しておき（ステップ５２２）、第２のＣＰＵ
（２）に割り込み信号を出す（ステップ５２３）。
その後第１のｃｐｕ（ｉ）は第２の情報レジスタ（３ａ
２）のデータをリードしては（ステップ５２４）、あら
かじめ確保しておいた第２の情報レジスタ（３ａｚ）の
値と比較しくステップ５２５）、変化がなければ同じこ
とを繰り返すというループを行なう。
２）のデータをリードしては（ステップ５２４）、あら
かじめ確保しておいた第２の情報レジスタ（３ａｚ）の
値と比較しくステップ５２５）、変化がなければ同じこ
とを繰り返すというループを行なう。
他方、第２のＣＰｔＪ （２）は、割り込み待ちループ
を行なっており、第１のＣＰＵ （１）からの割り込み
信号を受は付けると（ステップ５２６）、第１の情報レ
ジスタ（３ａ＋）のデータをリードしくステップ５２７
）、そのデータに基いた処理を行なった後（ステップ５
２８）、第２の情報レジスタ（３ａ２）にデータをライ
トして（ステップ５２９）、再び割り込み待ちループに
入る。
を行なっており、第１のＣＰＵ （１）からの割り込み
信号を受は付けると（ステップ５２６）、第１の情報レ
ジスタ（３ａ＋）のデータをリードしくステップ５２７
）、そのデータに基いた処理を行なった後（ステップ５
２８）、第２の情報レジスタ（３ａ２）にデータをライ
トして（ステップ５２９）、再び割り込み待ちループに
入る。
しかして、第１のｃｐｕ（ｔ）は、第２の情報レジスタ
（３ａ２）に変化があれば、ループ（ステップＳ２４゜
５２５）をぬけ、そのデータの処理（ステップ５３０）
を行なって、シェイクハンドを終了する。
（３ａ２）に変化があれば、ループ（ステップＳ２４゜
５２５）をぬけ、そのデータの処理（ステップ５３０）
を行なって、シェイクハンドを終了する。
したがって、上記実施例によれば、フラグレジスタを排
除し、これを兼ねた第１と第２の情報レジスタを介して
データのリード・ライトのみにより第１と第２のＣＰＵ
間におけるシェイクハンドを行うので、処理が簡単かつ
高速なものとすることができる。
除し、これを兼ねた第１と第２の情報レジスタを介して
データのリード・ライトのみにより第１と第２のＣＰＵ
間におけるシェイクハンドを行うので、処理が簡単かつ
高速なものとすることができる。
なお、上記実施例は、シーケンサにおいて、２つのＣＰ
Ｕ間でシェイクハンドを高速に行なう場合であるが、Ｃ
ＰＵが３つ以上でも、情報レジスタを増やすことによっ
て、高速にシェイクハンドすることが可能である。
Ｕ間でシェイクハンドを高速に行なう場合であるが、Ｃ
ＰＵが３つ以上でも、情報レジスタを増やすことによっ
て、高速にシェイクハンドすることが可能である。
（発明の効果〕
以上のようにこの発明によれば、フラグレジスタを兼ね
た情報レジスタをマルチＣＰｕ間に設け、情報レジスタ
を介したデータのリード、ライトのみでシェイクハンド
を行なうので、処理を簡単にし、速度を早めることがで
きる。
た情報レジスタをマルチＣＰｕ間に設け、情報レジスタ
を介したデータのリード、ライトのみでシェイクハンド
を行なうので、処理を簡単にし、速度を早めることがで
きる。
第１図はこの発明の一実施例によるシステム構成図、第
２図（ａ） 、 （ｂ）は第１と第２のｃｐｕにおける
各動作フローチャート、第３図は第１図に対応する従来
のシステム構成図、第４図（ａ） 、 （ｂ）は第２図
（ａ） 、 （ｂ）に対応する従来の動作フローチャー
トである。 図中、（１）は第１のマイクロプロセッサ、（２）は第
２のマイクロプロセッサ、 （３）はランダムアクセスメモリ、 （３ａｔ）と（３ａ２）は第１と第２の情報レジスタ。 なお、各図中、同一符号は同−又は相当部分を示す。
２図（ａ） 、 （ｂ）は第１と第２のｃｐｕにおける
各動作フローチャート、第３図は第１図に対応する従来
のシステム構成図、第４図（ａ） 、 （ｂ）は第２図
（ａ） 、 （ｂ）に対応する従来の動作フローチャー
トである。 図中、（１）は第１のマイクロプロセッサ、（２）は第
２のマイクロプロセッサ、 （３）はランダムアクセスメモリ、 （３ａｔ）と（３ａ２）は第１と第２の情報レジスタ。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 第１と第２のマイクロプロセッサ間に第１と第２の情報
レジスタを有するランダムアクセスメモリを設け、デー
タ転送制御時、第１のマイクロプロセッサは、処理要求
データを第１の情報レジスタにラッチし、次いで第２の
情報レジスタのデータをリードして確保し、上記第２の
マイクロプロッサに割込み信号を送出すると共に、第２
のマイクロプロセッサは、該割込み信号の入力に基いて
上記第１の情報レジスタの処理要求データをリードし、
該データに基いた処理後、上記第２のレジスタに処理デ
ータをライトするよう制御し、これら制御処理に基いて
第１のマイクロプロセッサにより、予め確保した上記第
２の情報レジスタの値と上記第２のマイクロプロセッサ
によってライトされる処理データの値と比較して一致し
た時点でシェイクハンドを終了することを特徴とするマ
イクロプロセッサ間におけるシェイクハンドシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31130086A JPS63165949A (ja) | 1986-12-27 | 1986-12-27 | マイクロプロセツサ間におけるシエイクハンドシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31130086A JPS63165949A (ja) | 1986-12-27 | 1986-12-27 | マイクロプロセツサ間におけるシエイクハンドシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63165949A true JPS63165949A (ja) | 1988-07-09 |
Family
ID=18015472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31130086A Pending JPS63165949A (ja) | 1986-12-27 | 1986-12-27 | マイクロプロセツサ間におけるシエイクハンドシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63165949A (ja) |
-
1986
- 1986-12-27 JP JP31130086A patent/JPS63165949A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63165949A (ja) | マイクロプロセツサ間におけるシエイクハンドシステム | |
| JP2687716B2 (ja) | 情報処理装置 | |
| JP2555580B2 (ja) | 記憶装置制御方式 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JPS63196968A (ja) | 入出力制御装置 | |
| JPH05324534A (ja) | Ｄｍａ転送方式 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JPS62256160A (ja) | プロセツサ間レジスタの同時アクセス防止方式 | |
| JPS61107593A (ja) | 磁気バブルメモリ装置 | |
| JPS63318651A (ja) | メモリ管理回路 | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPS61112272A (ja) | マイクロコンピユ−タ応用装置 | |
| JPS63182764A (ja) | 記憶装置制御方式 | |
| JPS62262170A (ja) | デ−タ転送方式 | |
| JPH02301851A (ja) | システムバスアクセス方式 | |
| JPS6242235A (ja) | 仮想スタツク方式 | |
| JPH09231151A (ja) | コンピュータの通信処理装置 | |
| JPS63279359A (ja) | マルチｃｐｕのデ−タ受け渡し装置 | |
| JPH0236415A (ja) | プリンタ出力処理方式 | |
| JPS61202231A (ja) | マイクロプロセツサを有するデ−タ処理装置 | |
| JPH0277957A (ja) | データ転送制御装置とデータ処理装置 | |
| JPH1195812A (ja) | プログラマブルコントローラ | |
| JPS62168231A (ja) | デ−タ処理装置 | |
| JPH0553976A (ja) | コンピユータ間パラレルデータ転送方法及びバスアダプタ |